JP6462652B2 - 遊技機 - Google Patents

Description

本発明は、遊技動作に起因する抽選処理を行い、その抽選結果に対応する画像演出を実行する遊技機に関し、特に、迫力ある画像演出を安定して実行できる遊技機に関する。

パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、７・７・７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。

このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される演出動作を２０秒前後実行し、その後、特別図柄を整列させている。一方、ハズレ状態の場合にも、同様のリーチアクションが実行されることがあり、この場合には、遊技者は、大当り状態になることを強く念じつつ演出動作の推移を注視することになる。そして、図柄変動動作の終了時に、停止ラインに所定図柄が揃えば、大当り状態であることが遊技者に保証されたことになる。

特開２０１３−１２８５７６号公報

この種の遊技機では、各種の演出を複雑化かつ豊富化したいところ、特に、画像演出については、その要請が高い。そのため、大型の表示装置を使用すると共に、高速動画も含め、各画像の解像度を上げたいところである。また、表示装置の数を増やすことができれば、更に画像演出を豊富化することができる。

しかし、高解像度の動画や静止画を大画面で表示するには、その分だけ一フレーム分のデータ量が大型化するので、画像制御基板から表示装置への高速伝送が必要となり、万一、伝送ミスが生じると、せっかくの画像演出が台無しになる。また、表示装置の個数が増えると、ＬＶＤＳ伝送路を使用したとしても、その配線数が膨大化するので、この点も問題である。特許文献１に記載の通り、表示装置の個数Ｎに対応して、Ｎ×５ペアの差動信号線が必要となる。

なお、特許文献１には、配線数の増加を抑制するためＶ−ｂｙ−Ｏｎｅ（登録商標）を使用する構成が提案されているが、Ｖ−ｂｙ−Ｏｎｅ伝送では、ＲＧＢ各６ビットのピクセルデータしか伝送できないので、高画質化が不可能となる。また、本発明者の検討では、Ｖ−ｂｙ−Ｏｎｅ伝送は、遊技機という劣悪なノイズ環境下、伝送距離が１ｍを超えると伝送ミスが生じることがある。

この発明は、上記の課題に鑑みてなされたものであって、多様な画像演出を安定して実現可能な遊技機を提供することを目的とする。

上記の目的を達成するため、本発明は、所定のスイッチ信号に起因して実行される抽選処理の抽選結果に対応する画像演出を、他の制御手段から受けた制御コマンドに基づいて、表示装置を使用して実行可能なサブ制御手段を設けた遊技機であって、前記サブ制御手段は、所定の演出時には、表示装置の表示内容を特定する描画指示を出力して、画像演出を中心統括的に制御する画像演出制御手段と、画像演出を構成する静止画及び／又は動画の構成要素となる圧縮データを記憶するデータ記憶手段と、前記画像演出制御手段から受ける前記描画指示に基づいて、データ記憶手段をアクセスして生成された画像信号を出力可能な画像生成手段と、前記画像生成手段が出力する画像信号を受けて、信号形式及び／又はドットクロックを変換したシリアル変換信号を出力可能な信号変換回路を配置した信号変換手段と、前記信号変換手段から受けるシリアル変換信号に基づいて、表示装置の一フレームを特定する画像信号を復元して、復元した画像信号を一の表示装置に供給する信号復元回路を配置した信号復元手段と、を有して構成され、前記信号変換回路は、画像演出制御手段から所定の制御端子（ＤＵＡＬ）に受ける伝送制御信号のレベルに基づいて、１系統のシリアル変換信号を一対の差動信号線に出力するか、１系統のシリアル変換信号より伝送速度が低減化された２系統のシリアル変換信号を二対の差動信号線に出力するか、何れか一の動作をするよう構成され、前記信号復元回路は、一対の差動信号線又は二対の差動信号線を経由してシリアル変換信号を受けて動作して、何れの場合も、前記一の表示装置の一フレームを特定する画像信号を復元している。

何れにしても、前記信号変換回路は、前記画像生成手段からＲＧＢパラレル形式の画像信号を受けているのが好ましく、また、前記信号変換回路は、前記画像生成手段が出力する画像信号とは経路の関連信号を受け、これらの信号を混合させたシリアル変換信号を出力可能に構成されているのが好ましい。ここで、前記関連信号は、前記一の表示装置のバックライトを調光制御する１ビット長のＰＷＭ信号であるか、或いは、必要時に前記一の表示装置を可動させる複数ビット長のモータ駆動信号である。後者の場合、好ましくは、複数ビット長のモータ駆動信号を１ビット長の複合信号に纏めるＰＳ変換部が設けられ、前記信号変換回路は、ＰＳ変換部から複合信号を受けている。また、前記複合信号を複数ビット長のモータ駆動信号に復元するＳＰ変換部が設けられ、前記ＳＰ変換部は、前記信号復元回路から前記複合信号を受けているのが好適である。

上記した本発明の遊技機によれば、高解像の画像演出を安定して実現でき、また、表示装置の数を増やすことで、バリエーション豊富な画像演出を実現することができる。

実施例に示すパチンコ機の斜視図である。 図１のパチンコ機の遊技盤を示す正面図と、各表示装置の解像度を図示したものである。 実施例のパチンコ機の全体構成を示すブロック図である。 演出制御部と画像制御部の回路構成を例示するブロック図である。 時計ＩＣの構成を説明する図面である。 画像演出を担当する複合チップの内部構成を示すブロック図である。 メモリの記憶内容と、画像演出を実現する動作手順を説明する図面である。 表示回路の動作を説明する図面である。 ＶＤＰ回路から表示装置までの第１構成を説明する図面である。 メイン表示装置ＤＳ１用のＬＶＤＳ信号に関する信号変換回路ＴＸ１を説明する図面である。 サブ表示装置ＤＳ２用のＬＶＤＳ信号に関する信号変換回路ＴＸ２を説明する図面である。 サブ表示装置ＤＳ３，ＤＳ４用のＲＧＢ信号に関する信号変換回路ＴＸ３と、シリアル受信回路ＲＶ２〜ＲＶ４を説明する図面である。 プリローダを使用しない第１実施例について、複合チップの内部動作を説明するフローチャートである。 第１実施例について、ＣＰＵの動作と、ＶＤＰ回路の内部回路の動作を説明する図面である。 プリローダを使用する第２実施例について、複合チップの内部動作を説明するフローチャートである。 第２実施例について、ＣＰＵの動作と、ＶＤＰ回路の内部回路の動作を説明する図面である。 ＶＤＰ回路から表示装置までの第２構成を説明する図面である。 ＶＤＰ回路から表示装置までの第３構成を説明する図面である。 ＶＤＰ回路から表示装置までの第４構成を説明する図面である。 ＶＤＰ回路から表示装置までの第５構成や第６構成を説明する図面である。 第２構成を実現する信号変換回路ＴＸ２’を説明する図面である。 第２構成を実現する別の信号変換回路ＴＸ３’を説明する図面である。 第３構成や第４構成を実現する信号変換回路ＴＸ４，ＴＸ４’を説明する図面である。 第４構成の変形例を説明する図面である。 ストライプ連結処理について説明する図面である。 ＶＤＰ回路から表示装置までの第７構成を説明する図面である。 ＶＤＰ回路から表示装置までの第８構成を説明する図面である。 第７構成の信号変換回路ＴＸ５と、シリアル受信回路ＲＶ５を説明する図面である。 調光回路について説明する図面である。 ＰＳ変換部とＳＰ変換部の内部構成を図示したものである 第８構成の信号変換回路ＴＸ５と、シリアル受信回路ＲＶ５を説明する図面である。 ＶＤＰ回路から表示装置までの第９構成を説明する図面である。 表示装置の可動機構を説明する図面である。 表示装置の可動演出を説明する図面である。

以下、実施例に基づいて本発明を詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。

ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。一方、ガラス扉６の上部左右位置と下側には、全３個のスピーカが配置されている。上部に配置された２個のスピーカは、各々、左右チャネルＲ，Ｌの音声を出力し、下側のスピーカは重低音を出力するよう構成されている。

前面板７には、発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。

上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。

上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。

図２に示すように、遊技盤５の表面には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その略中央には、中央開口ＨＯが設けられている。そして、中央開口ＨＯの下方には、不図示の可動演出体が隠蔽状態で収納されており、可動予告演出時には、その可動演出体が上昇して露出状態となることで、所定の信頼度の予告演出を実現している。ここで、予告演出とは、遊技者に有利な大当り状態が招来することを不確定に報知する演出であり、予告演出の信頼度とは、大当り状態が招来する確率を意味している。

中央開口ＨＯには、例えば、１９インチ程度の大型の液晶カラーディスプレイ（ＬＣＤ）で構成されたメイン表示装置ＤＳ１が配置され、メイン表示装置ＤＳ１の右側には、例えば、５インチ程度の小型の液晶カラーディスプレイで構成されたサブ表示装置ＤＳ２が配置されている。また、メイン表示装置ＤＳ１の下方には、小型の液晶カラーディスプレイで構成された可動式の５インチ程度のサブ表示装置ＤＳ３〜ＤＳ４が、隠蔽状態で配置されている。

特に限定されるものではないが、メイン表示装置ＤＳ１は、その有効表示面積が、例えば、３７６．３２（Ｈ）×３０１．０５６（Ｖ）ｍｍ程度で、画素ピッチが０．２９４（Ｈ）×０．２９４（Ｖ）ｍｍ程度である。また、サブ表示装置ＤＳ２〜ＤＳ４は、その有効表示面積が、例えば、６４．８（Ｈ）×１０８．０（Ｖ）ｍｍ程度で、画素ピッチがメイン表示装置ＤＳ１の１／２以下に設定され、０．１３５（Ｈ）×０．１３５（Ｖ）ｍｍ程度である。

メイン表示装置ＤＳ１は、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置ＤＳ１は、中央部に特別図柄表示部Ｄａ〜Ｄｃと右上部に普通図柄表示部１９とを有している。そして、特別図柄表示部Ｄａ〜Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されることがあり、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、適宜な動画などによる予告演出が実行される。

サブ表示装置ＤＳ２は、固定状態で配置されているが、他の２個のサブ表示装置ＤＳ３〜ＤＳ４は、必要時に、何れか一方又は双方が隠蔽状態から上昇して、サブ表示装置ＤＳ２と協働した画像予告演出を実現するよう構成されている。すなわち、実施例のサブ表示装置ＤＳ３〜ＤＳ４は、単なる表示装置ではなく、予告演出を実行する可動演出体としても機能している。ここで、サブ表示装置ＤＳ３及び／又はサブ表示装置ＤＳ４による予告演出は、その信頼度が、出現個数などに応じて適宜に高く設定されており、遊技者は、大きな期待感をもってサブ表示装置ＤＳ３及び／又はＤＳ４の出現に注目することになる。

本実施例では、メイン表示装置ＤＳ１だけでなく、サブ表示装置ＤＳ２〜ＤＳ４でも画像演出が実行されるが、メイン表示装置ＤＳ１は、図２（ｂ）に示す通り、横Ｈ＝１２８０ピクセル、縦Ｖ＝１０２４ピクセルで構成され、各ピクセルＰ（ｉ，ｊ）は、ＲＢＧ三色が各々８ｂｉｔで輝度制御されることで、ＲＧＢ三色とも２５６（＝２^８）諧調を実現している。但し、本実施例の構成では、ＲＢＧ三色を各々１０ｂｉｔで輝度制御して１０２４（＝２^１０）諧調を実現することもできる。

このように、メイン表示装置ＤＳ１の一フレームは、左上ピクセルＰ（１，１）から右下ピクセルＰ（Ｈ，Ｖ）まで、１２８０×１０２４ピクセルで構成されているので、これを１／６０秒毎に更新する場合のドットクロック（ピクセルクロック）は、１２８０×１０２４×６０に対応して、１０８ＭＨｚ程度となり、これを一系統の伝送路でＬＶＤＳ伝送するとノイズ重畳や誤送信のおそれがある。

そこで、本実施例では、Ｐ（１，１）〜Ｐ（Ｈ，Ｖ）のピクセルデータについて、水平方向（Ｈ）の奇数ピクセルと偶数ピクセルとを、別々の伝送路（ＬＶＤＳａ，ＬＶＤＳｂ）で、ＬＶＤＳ（Low voltage differential signaling）伝送することで（図４参照）、伝送距離の大小に拘らずノイズの重畳や誤送信を回避している。この動作を図示すると、図２（ｂ）に示す通りであり、１２８０列の縦ラインのうち、奇数ラインを伝送路ＬＶＤＳａで伝送する一方、偶数ラインを伝送路ＬＶＤＳｂで伝送して、各伝送路のドットクロックを１／２に抑制することで（５４ＭＨｚ）、安定したＬＶＤＳ伝送を実現している。

本明細書では、以下、表示画面の一フレームを奇数ラインと偶数ラインに分割する動作を、便宜上、ストライプ分割と称し、元の一フレームに復元する動作をストライプ連結と称することがある。なお、後述する第１構成、第２構成、及び第５構成の実施例では、一フレームを縦方向に分割するが、何ら限定されず、横方向のストライプ分割とストライプ連結も可能である。

また、水平一ラインや垂直一ラインごとに分割する必要は必ずしもなく、水平方向又は垂直方向の複数ラインを纏めた矩形枠毎に区分して分割する動作や、逆に連結する動作を採るのも好適である。なお、これらの点は、メイン表示装置ＤＳ１だけでなく、サブ表示装置ＤＳ２〜ＤＳ４についても同様である（第３構成、第４構成参照）。

次に、３つのサブ表示装置ＤＳ２〜ＤＳ４は、何れも、横４８０ピクセル、縦８００ピクセルで構成され、各ピクセル（画素）は、ＲＢＧ三色が各々８ｂｉｔで輝度制御されることで、ＲＧＢ三色とも２５６諧調を実現している。そして、これらの一フレームを１／６０秒毎に更新する場合のドットクロックは、総ピクセル数に対応して、２７ＭＨｚ程度となる。

ここで、サブ表示装置ＤＳ２〜ＤＳ４で使用する画像データを、各々、ＬＶＤＳ伝送すると、たとえシリアル伝送とはいえ、各五対の差動信号路が必要となり、遊技機内部の配線が煩雑化する。そこで、本実施例では、各サブ表示装置ＤＳ２〜ＤＳ４への伝送路を、図１１に関して後述する一対の差動信号で実現することで、表示装置の増加に拘わらず、それらへの配線数を大幅に抑制している。

また、本実施例では、合計４台の表示装置ＤＳ１〜ＤＳ４を配置するが、これらを単一の表示プロセッサ（ＶＤＰ）を生成するべく、２個の表示装置ＤＳ３，ＤＳ４の各一フレームを混合させた複合フレームを生成している。なお、これらについては更に後述する。

遊技盤５の構成に戻って説明を続けると、遊技球が落下移動する遊技領域には、第１図柄始動口１５ａ、第２図柄始動口１５ｂ、第１大入賞口１６ａ、第２大入賞口１６ｂ、普通入賞口１７、及び、ゲート１８が配設されている。これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。

第１図柄始動口１５ａの上部には、導入口ＩＮから進入した遊技球がシーソー状又はルーレット状に移動した後に、第１図柄始動口１５に入賞可能に構成された演出ステージ１４が配置されている。そして、第１図柄始動口１５に遊技球が入賞すると、特別図柄表示部Ｄａ〜Ｄｃの変動動作が開始されるよう構成されている。

第２図柄始動口１５ｂは、左右一対の開閉爪を備えた電動式チューリップで開閉されるように構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、所定時間だけ、若しくは、所定個数の遊技球を検出するまで、開閉爪が開放されるようになっている。

なお、普通図柄表示部１９は、普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止する。

第１大入賞口１６ａは、前後方向に進退するスライド盤を有して構成され、第２大入賞口１６ｂは、下端が軸支されて前方に開放する開閉板を有して構成されている。第１大入賞口１６ａや第２大入賞口１６ｂの動作は、特に限定されないが、この実施例では、第１大入賞口１６ａは、第１図柄始動口１５ａに対応し、第２大入賞口１６ｂは、第１図柄始動口１５ｂに対応するよう構成されている。

すなわち、第１図柄始動口１５ａに遊技球が入賞すると、特別図柄表示部Ｄａ〜Ｄｃの変動動作が開始され、その後、所定の大当り図柄が特別図柄表示部Ｄａ〜Ｄｃに整列すると、第１大当りたる特別遊技が開始され、第１大入賞口１６ａのスライド盤が、前方に開放されて遊技球の入賞が容易化される。

一方、第２図柄始動口１５ｂへの遊技球の入賞によって開始された変動動作の結果、所定の大当り図柄が特別図柄表示部Ｄａ〜Ｄｃに整列すると、第２大当りたる特別遊技が開始され、第２大入賞口１６ｂの開閉板が開放されて遊技球の入賞が容易化される。特別遊技（大当り状態）の遊技価値は、整列する大当り図柄などに対応して種々相違するが、何れの遊技価値が付与されるかは、遊技球の入賞タイミングに応じた抽選結果に基づいて予め決定される。

典型的な大当り状態では、大入賞口１６の開閉板が開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板が閉じる。このような動作は、最大で例えば１５回まで継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態（確変状態）となるという特典が付与される。

図３は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図であり、図４はその一部を詳細に図示したものである。図３に示す通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧や、電源異常信号ＡＢＮ１、ＡＢＮ２やシステムリセット信号（電源リセット信号）ＳＹＳなどを出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出などを実行する演出制御基板２２と、演出制御基板２２から受けた制御コマンドＣＭＤ’に基づいて２つの表示装置ＤＳ１，ＤＳ２を駆動する画像制御基板２３と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２４と、遊技者の操作に応答して遊技球を発射させる発射制御基板２５と、を中心に構成されている。

図示の通り、主制御基板２１が出力する制御コマンドＣＭＤは、演出制御基板２２に伝送される。また、主制御基板２１が出力する制御コマンドＣＭＤ”は、主基板中継基板３２を経由して、払出制御基板２４に伝送される。

制御コマンドＣＭＤ，ＣＭＤ’，ＣＭＤ”は、何れも１６ビット長であるが、主制御基板２１や払出制御基板２４が関係する制御コマンドは、８ビット長毎に２回に分けてパラレル送信されている。一方、演出制御基板２２から画像制御基板２３に伝送される制御コマンドＣＭＤ’は、１６ビット長をまとめてパラレル伝送されている。そのため、可動予告演出を含む予告演出を、多様化して多数の制御コマンドを連続的に送受信するような場合でも、迅速にその処理を終えることができ、他の制御動作に支障を与えない。

図示の通り、本実施例では、画像制御基板２３及び演出制御基板２２からアクセス可能な液晶インタフェイス基板２８が設けられている。そして、液晶インタフェイス基板２８は、現在時刻を計時可能な時計回路（リアルタイムクロック）ＲＴＣと、遊技実績情報を記憶するメモリ素子（Static Random Access Memory ）ＳＲＡＭが搭載されている。

また、本実施例では、画像制御基板２３は、信号変換部ＣＮＶなどを搭載した液晶インタフェイス基板２８を経由して、メイン表示装置ＤＳ１と３個のサブ表示装置ＤＳ２〜ＤＳ４を駆動している。ここで、液晶インタフェイス基板２８と、画像制御基板２３とは、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されている。同様に、演出制御基板２３と液晶インタフェイス基板２８についても、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されている。そのため、各電子回路の回路構成を複雑高度化しても基板全体の収納空間を最小化できると共に、接続ラインを最短化することで耐ノイズ性を高めることができる。

これら主制御基板２１、演出制御基板２２、画像制御基板２３、及び払出制御基板２４には、ワンチップマイコンなどのコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板２１〜２４と液晶インタフェイス基板２８に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２２、画像制御部２３、及び払出制御部２４と言うことがある。なお、主制御部２１に対して、演出制御部２２、画像制御部２３、及び払出制御部２４の全部又は一部がサブ制御部となる。

このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新たな盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材１を除く全てが、盤側部材ＧＭ２である。

図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２４と、発射制御基板２５と、枠中継基板３５とが含まれており、これらの回路基板が、前枠３の適所に各々固定されている。一方、遊技盤５の背面には、主制御基板２１、演出制御基板２２、画像制御基板２３が、表示装置ＤＳ１，ＤＳ２〜ＤＳ４やその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１〜Ｃ４によって電気的に接続されている。

電源基板２０は、接続コネクタＣ２を通して、主基板中継基板３２に接続され、接続コネクタＣ３を通して、電源中継基板３３に接続されている。電源基板２０には、交流電源の投入と遮断とを監視する電源監視部ＭＮＴが設けられている。電源監視部ＭＮＴは、交流電源が投入されたことを検知すると、所定時間だけシステムリセット信号ＳＹＳをＬレベルに維持した後に、これをＨレベルに遷移させる。

また、電源監視部ＭＮＴは、交流電源の遮断を検知すると、電源異常信号ＡＢＮ１，ＡＢＮ２を、直ちにＬレベルに遷移させる。電源異常信号ＡＢＮ１，ＡＢＮ２は、電源投入後に速やかにＨレベルとなる。

ところで、本実施例のシステムリセット信号は、交流電源に基づく直流電源によって生成されている。そのため、交流電源の投入（通常は電源スイッチのＯＮ）を検知してＨレベルに増加した後は、直流電源電圧が異常レベルまで低下しない限り、Ｈレベルを維持する。したがって、直流電源電圧が維持された状態で、交流電源が瞬停状態となっても、システムリセット信号ＳＹＳがＣＰＵをリセットすることはない。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、交流電源の瞬停状態でも出力される。

主基板中継基板３２は、電源基板２０から出力される電源異常信号ＡＢＮ１、バックアップ電源ＢＡＫ、及びＤＣ５Ｖ，ＤＣ１２Ｖ，ＤＣ３２Ｖを、そのまま主制御部２１に出力している。一方、電源中継基板３３は、電源基板２０から受けたシステムリセット信号ＳＹＳや、交流及び直流の電源電圧を、そのまま演出制御部２２に出力している。そして、演出制御部２２は、受けたシステムリセット信号ＳＹＳを、そのまま画像制御部２３に出力している。

一方、払出制御基板２４は、中継基板を介することなく、電源基板２０に直結されており、主制御部２１が受けると同様の電源異常信号ＡＢＮ２や、バックアップ電源ＢＡＫを、その他の電源電圧と共に直接的に受けている。

電源基板２０が出力するシステムリセット信号ＳＹＳは、電源基板２０に交流電源２４Ｖが投入されたことを示す電源リセット信号であり、この電源リセット信号によって演出制御部２２のワンチップマイコン４０と画像制御部２３の内蔵ＣＰＵ回路は、その他の回路素子やＶＤＰを含む内部回路と共に電源リセットされるようになっている。

但し、このシステムリセット信号ＳＹＳは、主制御部２１と払出制御部２４には、供給されておらず、各々の回路基板２１，２４のリセット回路ＲＳＴにおいて電源リセット信号（ＣＰＵリセット信号）が生成されている。そのため、例えば、接続コネクタＣ２がガタついたり、或いは、配線ケーブルにノイズが重畳しても、主制御部２１や払出制御部２４のＣＰＵが異常リセットされるおそれはない。演出制御部２２と画像制御部２３は、主制御部２１からの制御コマンドに基づいて、従属的に演出動作を実行することから、回路構成の複雑化を回避するために、電源基板２０から出力されるシステムリセット信号ＳＹＳを利用している。

主制御部２１や払出制御部２４に設けられたリセット回路ＲＳＴは、各々ウォッチドッグタイマを内蔵しており、各制御部２１，２４のＣＰＵから、定時的なクリアパルスを受けない限り、各ＣＰＵは強制的にリセットされる。

また、この実施例では、ＲＡＭクリア信号ＣＬＲは、主制御部２１で生成されて主制御部２１と払出制御部２４のワンチップマイコンに伝送されている。ここで、ＲＡＭクリア信号ＣＬＲは、各制御部２１，２４のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷのＯＮ／ＯＦＦ状態に対応した値を有している。

主制御部２１及び払出制御部２４は、電源基板２０から電源異常信号ＡＢＮ１，ＡＢＮ２を受けることによって、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源ＢＡＫは、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御部２１と払出制御部２４のワンチップマイコンの内蔵ＲＡＭのデータを保持するＤＣ５Ｖの直流電源である。したがって、主制御部２１と払出制御部２４は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。

図３に示す通り、主制御部２１は、主基板中継基板３２を経由して、払出制御部２４に制御コマンドＣＭＤ”を送信する一方、払出制御部２４からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮや、動作開始信号ＢＧＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号ＢＧＮは、電源投入後、払出制御部２４の初期動作が完了したことを主制御部２１に通知する信号である。

また、主制御部２１は、遊技盤中継基板３１を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６〜１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動式チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部２１から配電された電源電圧ＶＢ（１２Ｖ）で動作するよう構成されている。また、図柄始動口１５への入賞状態などを示す各スイッチ信号は、電源電圧ＶＢ（１２Ｖ）と電源電圧Ｖｃｃ（５Ｖ）とで動作するインタフェイスＩＣで、ＴＴＬレベル又はＣＭＯＳレベルのスイッチ信号に変換された上で、主制御部２１に伝送される。

先に説明した通り、演出制御基板２２と画像制御基板２３と液晶インタフェイス基板２８とはコネクタ連結によって一体化されており、演出制御部２２は、電源中継基板３３を経由して、電源基板２０から各レベルの直流電圧（５Ｖ，１２Ｖ，３２Ｖ）と、システムリセット信号ＳＹＳを受けている（図３及び図４（ａ）参照）。

また、演出制御部２２は、主制御部２１から制御コマンドＣＭＤとストローブ信号ＳＴＢとを受けている。そして、演出制御部２２は、ランプ駆動基板３６及びランプ駆動基板２９やモータランプ駆動基板３０に搭載されたドライバＩＣに、ランプ駆動信号ＳＤＡＴＡを、クロック信号ＣＫに同期してシリアル伝送することで、多数のＬＥＤランプや電飾ランプで構成されたランプ群を駆動して、制御コマンドＣＭＤに基づくランプ演出を実現している。

本実施例の場合、ランプ演出は、三系統のランプ群ＣＨ０〜ＣＨ２によって実行されており、ランプ駆動基板３６は、枠中継基板３４，３５を経由して、ＣＨ０のランプ駆動信号ＳＤＡＴＡ０を、クロック信号ＣＫ０に同期して受けている（クロック同期式シリアル通信）。なお、シリアル信号として伝送される一連のランプ駆動信号ＳＤＡＴＡ０は、動作制御信号ＥＮＡＢＬＥ０がアクティブレベルに変化したタイミングで、ドライバＩＣからランプ群ＣＨ０に出力されることで一斉に点灯状態が更新される。

以上の点は、ランプ駆動基板２９についても同様であり、ランプ駆動基板２９のドライバＩＣは、ランプ群ＣＨ１のランプ駆動信号ＳＤＡＴＡ１を、クロック信号ＣＫ１に同期して受け、動作制御信号ＥＮＡＢＬＥ１がアクティブレベルに変化したタイミングで、ランプ群ＣＨ１の点灯状態を一斉に更新している。

一方、モータランプ駆動基板３０に搭載されたドライバＩＣは、クロック同期式で伝送されるランプ駆動信号を受けてランプ群ＣＨ２を駆動すると共に、クロック同期式で伝送されるモータ駆動信号を受けて、複数のステッピングモータで構成された演出モータ群Ｍ１〜Ｍｎを駆動している。なお、ランプ駆動信号とモータ駆動信号は、一連のシリアル信号ＳＤＡＴＡ２であって、クロック信号ＣＫ１に同期してシリアル伝送され、これを受けたドライバＩＣは、動作制御信号ＥＮＡＢＬＥ２がアクティブレベルに変化するタイミングで、ランプ群ＣＨ２やモータ群Ｍ１〜Ｍｎの駆動状態を更新する。

また、演出制御部２２は、画像制御部２３に対して、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’と、電源基板２０から受けたシステムリセット信号ＳＹＳと、２種類の直流電圧（１２Ｖ，５Ｖ）とを出力している。そして、画像制御部２３では、制御コマンドＣＭＤ’に基づいて表示装置ＤＳ１〜ＤＳ４を駆動して各種の画像演出を実行している。

図３及び図４（ａ）に示す通り、画像制御部２３は、汎用ワンチップマイコンと同等の内部構成を有する内蔵ＣＰＵ回路（画像演出制御装置）５１と、ＶＤＰ（Video Display Processor ）５２と、を内蔵した複合チップ５０を中心に構成されている。また、内蔵ＣＰＵの制御プログラムを記憶する制御メモリ（ＰＲＯＭ）５３と、大量のデータを高速にアクセス可能なＤＲＡＭ（Dynamic Random Access Memory）５４と、画像制御に必要な大量のＣＧデータを記憶するＣＧＲＯＭ５５とが搭載されている。

そして、ＣＧＲＯＭ５５から読み出したＣＧデータに基づいてＶＤＰ５２が生成した画像データは、第１と第２のＬＶＤＳ信号（LVDS_1, LVDS_2）と、ＲＧＢパラレル信号RGB_P として、液晶インタフェイス基板２８に伝送される。図示の通り、液晶インタフェイス基板２８には、各信号（LVDS_1, LVDS_2, RGB_P ）の信号形式を変換する信号変換部ＣＮＶが搭載されている。後述するように、信号変換部ＣＮＶは、３個の変換回路ＴＸ１〜ＴＸ３（図９〜図１１）で構成されている。

第１のＬＶＤＳ信号LVDS_1は、メイン表示装置ＤＳ１用の画像データであって、図２（ｂ）に関して説明した通り、１２８０×１０２４ピクセルで構成された一フレームを特定している。そして、本実施例では、この１２８０×１０２４個のピクセルデータを確実に伝送するべく、ドットクロック１０８ＭＨｚのＬＶＤＳ信号LVDS_1を、信号変換部ＣＮＶで二系統のＬＶＤＳ信号（LVDS_a，LVDS_b）にストライプ分割して、各々、１／６０秒に６４０×１０２４ピクセル（＝６５５，３６０）の画像データを伝送している（図２（ｂ）参照）。

そのため、二系統のＬＶＤＳ信号（LVDS_a，LVDS_b）のドットクロックは、信号変換部ＣＮＶの変換回路（図９参照）を経由することで、各々、５４ＭＨｚ程度に抑制されることになる。

また、第２のＬＶＤＳ信号LVDS_2は、サブ表示装置ＤＳ２用の画像データであって、図２（ｂ）に関して説明した通り、４８０×８００ピクセルで構成された一フレームを特定している。そして、本実施例では、この４８０×８００個のピクセルデータを、最小の伝送配線で伝送するべく、液晶インタフェイス基板２８まで伝送されたＬＶＤＳ信号LVDS_2（五対の差動信号）を、信号変換部ＣＮＶの変換回路ＴＸ２（図９（ａ）図１１参照）において、一対の差動信号ＳＥＲ２に変換している。

一対の差動信号ＳＥＲ２で伝送されるデータは、サブ表示装置ＤＳ２用の画像データ（１ピクセル＝２４ビット長）である。そして、図１１（ｂ）に関し後述するように、本実施例では、２７ＭＨｚ程度のドットクロック（ピクセルクロック）の一周期の間に、スクランブル処理された３６ビット長のシリアルデータを伝送する。そのため、通信速度としては、２７ＭＨｚ×３６＝９７２ＭＨｚ程度となり、以下、本明細書では、このようなシリアル信号を、便宜上、高速シリアル信号ＳＥＲｉと称することにする（ｉ＝１〜５）。

なお、本実施例では、Ｖ−Ｂｙ−Ｏｎｅ信号ではなく、あえて、図１１（ｂ）に示す高速シリアル信号を使用する。そのため、メイン表示装置ＤＳ１の１／２以下の画素ピッチに設定されたサブ表示装置ＤＳ２〜ＤＳ４において、各画素（ピクセル）を２５６諧調で制御することができ、最高１６，７７７，２１６（＝２５６^３）種類の色彩による高画質の画像演出（予告演出）が可能となる。なお、サブ表示装置ＤＳ２〜ＤＳ４における画像演出には、動画演出も含まれる。

次に、ＲＧＢパラレル信号RGB_P は、各８ビットで全２４ビット長のＲＧＢ信号と、同期信号とを含んだパラレル信号である。但し、図２（ｂ）に関して説明した通り、本実施例のＶＤＰ５２は、表示装置ＤＳ３，ＤＳ４の各一フレームを混合させた複合フレームを、複合ＲＧＢパラレル信号RGB_P の形式で出力している。本実施例の場合、複合フレームは、４８０×８００ピクセルの２倍であるので、結局、複合ＲＧＢパラレル信号RGB_P は、９６０×８００（＝７６８，０００）ピクセルを特定し、そのドットクロックは５４ＭＨｚ程度となる。

そして、これを受けた信号変換部ＣＮＶの変換回路ＴＸ３（図１２参照）は、複合ＲＧＢパラレル信号RGB_P を、表示装置ＤＳ３と表示装置ＤＳ４のＲＧＢパラレルデータに分割すると共に、各ＲＧＢパラレルデータを、各々、一対の差動信号ＳＥＲ３，ＳＥＲ４に変換している。

特に限定されないが、この差動信号ＳＥＲ３，ＳＥＲ４は、上記した高速シリアル信号と同一形式である。また、信号変換部ＣＮＶを実現する各変換回路ＴＸ１〜ＴＸ３の構成や動作については、図９〜図１２に基づいて更に後述する。

図４について説明を続けると、図４に示す通り、メイン表示装置ＤＳ１には、二系統のＬＶＤＳ信号（LVDS_a，LVDS_b）を受けるＬＶＤＳ受信部ＲＶ１が内蔵されている。そして、ＬＶＤＳ受信部ＲＶ１は、図２（ｂ）に示す奇数ラインを特定するＬＶＤＳ信号LVDS_aと、偶数ラインを特定するＬＶＤＳ信号LVDS_bとに基づいて、１２８０×１０２４個のピクセルデータを復元し（ストライプ連結）、ストライプ連結されたＲＧＢデータに基づいて、メイン表示装置ＤＳ１の一フレームの描画を実現している。

また、３系統の高速シリアル信号ＳＥＲ２〜ＳＥＲ４と、３つのサブ表示装置ＤＳ２〜ＤＳ４に対応して、シリアル受信回路ＲＶ２〜ＲＶ４が配置されている。そして、各シリアル受信回路ＲＶ２〜ＲＶ４では、受信した高速シリアル信号ＳＥＲ２〜ＳＥＲ４に基づいて、４８０×８００個のピクセルデータを復元し、復元したＲＧＢデータに基づいて、各表示装置ＤＳ２〜ＤＳ４の各一フレームの描画を実現している。

続いて、図４（ａ）に基づいて、演出制御部２２の構成を更に詳細に説明する。図４（ａ）に示す通り、演出制御部２２は、音声演出・ランプ演出・演出可動体による予告演出・データ転送などの処理を実行するワンチップマイコン４０（演出制御ＣＰＵ４０）と、演出制御ＣＰＵ４０の制御プログラムや各種の演出データＥＮを記憶する制御メモリ（flash memory）４１と、内蔵レジスタＲＧ０〜ＲＧｎに設定される演出制御ＣＰＵ４０の指示に基づいて音声信号を再生して出力する音声プロセッサ４２と、再生される音声信号の元データである圧縮音声データなどを記憶する音声メモリ４３と、音声プロセッサ４２から出力される音声信号を受けるデジタルアンプ４６と、を備えて構成されている。

本実施例の場合、制御メモリ４１に記憶されている演出データＥＮには、ランプ演出や音声演出の演出進行を管理するシナリオデータと、ＬＥＤの点滅態様を決定するランプ駆動データと、モータの回転態様を決定するモータ駆動データと、が含まれている。なお、ランプ駆動データやモータ駆動データは、１ビットずつ時間順次に出力されることで、ランプ駆動シリアル信号やモータ駆動シリアル信号となる。

ワンチップマイコン４０には、複数のシリアル入出力ポートＳＩＯと、複数のパラレル入出力ポートＰＩＯとが内蔵されている。ここで、シリアル入出力ポートＳＩＯには、ＣＨｉのランプ駆動信号又はモータ駆動信号ＳＤＡＴＡｉをクロック信号ＣＫｉに同期して出力するシリアル出力ポートＳｏｉと、モータ群Ｍ１〜Ｍｎの原点センサ信号（シリアル信号）をクロック信号ＣＫ３に同期して受けるシリアルポートＳｉとが含まれている。なお、ｉ＝０〜２であって、三系統のランプ群ＣＨ０〜ＣＨ２や、ＣＨ２のランプ群と共に駆動されるモータ群Ｍ１〜Ｍｎに対応している。

一方、パラレル入出力ポートＰＩＯは、出力ポートＰｏ，Ｐｏ’と入力ポートＰｉに区分され、入力ポートＰｉには、主制御部２１からの制御コマンドＣＭＤ及びストローブ信号ＳＴＢが入力される。一方、出力ポートＰｏ’からは動作制御信号ＥＮＡＢＬＥ０〜ＥＮＡＢＬＥ２が出力され、出力ポートＰｏからは、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’が出力されるよう構成されている。詳細には、主制御基板２１から出力された制御コマンドＣＭＤ及びストローブ信号（割込み信号）ＳＴＢが、バッファ４４において、ワンチップマイコン４０の電源電圧３．３Ｖに対応する論理レベルに降圧された後、入力ポートＰｉに８ビット単位で二回に分けて供給される。また、割込み信号ＳＴＢは、演出制御ＣＰＵ４０の割込み端子に供給され、受信割込み処理によって、演出制御部２２は、制御コマンドＣＭＤを取得するよう構成されている。

演出制御部２２が取得する制御コマンドＣＭＤには、（１）異常報知その他の報知用制御コマンドなどの他に、（２）図柄始動口への入賞に起因する各種演出動作の概要特定する制御コマンド（変動パターンコマンド）や、図柄種別を指定する制御コマンド（図柄指定コマンド）が含まれている。ここで、変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当たり抽選における当否結果とが含まれている。

また、図柄指定コマンドには、大当たり抽選の結果に応じて、大当たりの場合には、大当たり種別に関する情報（１５Ｒ確変、２Ｒ確変、１５Ｒ通常、２Ｒ通常など）を特定する情報が含まれ、ハズレの場合には、ハズレを特定する情報が含まれている。変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当り抽選における当否結果とが含まれている。なお、これらに加えて、リーチ演出や予告演出の有無などを含めて変動パターンコマンドで特定しても良いが、この場合でも、演出内容の具体的な内容は特定されていない。

そのため、演出制御部２２では、変動パターンコマンドを取得すると、これに続いて演出抽選を行い、取得した変動パターンコマンドで特定される演出概要を更に具体化している。例えば、リーチ演出や予告演出について、その具体的な内容が決定される。そして、決定された具体的な遊技内容にしたがい、ＬＥＤ群などの点滅によるランプ演出や、スピーカによる音声演出の準備動作を行うと共に、画像制御部２３に対して、ランプやスピーカによる演出動作に同期した画像演出に関する制御コマンドＣＭＤ’を出力する。

このような演出動作に同期した画像演出を実現するため、演出制御部２２は、出力ポートＰｏを通して、画像制御部２３に対するストローブ信号（割込み信号）ＳＴＢ’と共に、１６ビット長の制御コマンドＣＭＤ’を出力している。なお、演出制御部２２は、図柄指定コマンドや、異常報知用制御コマンドや、その他の制御コマンドを受信した場合は、その８ビット単位の制御コマンドを、１６ビット長に纏めた状態で、割込み信号ＳＴＢ’と共に画像制御部２３に向けて出力している。

先に説明した通り、本実施例の音声プロセッサ４２は、演出制御ＣＰＵ４０から内蔵レジスタ（音声制御レジスタ）ＲＧ０〜ＲＧｎに受ける指示（音声コマンドＳＮＤによる設定値）に基づいて、音声メモリ４３をアクセスして、必要な音声信号を再生して出力している。図示の通り、音声プロセッサ４２と、音声メモリ４３とは、２６ビット長の音声アドレスバスと、１６ビット長の音声データバスで接続されている。そのため、音声メモリ４３には、１Ｇビット（＝２^２６＊１６）のデータが記憶可能となる。本実施例の場合、音声メモリ４３に記憶された圧縮音声データは、１３ビット長のフレーズ番号（０００Ｈ〜１ＦＦＦＨ）で特定されるフレーズ（phrase）圧縮データであり、一連の背景音楽の一曲分（ＢＧＭ）や、ひと纏まりの演出音（予告音）などが、最高８１９２種類（＝２^１３）、各々、フレーズ番号に対応して記憶されている。そして、このフレーズ番号は、演出制御ＣＰＵ４０から音声プロセッサ４２の音声制御レジスタＲＧ０〜ＲＧｎに伝送される音声コマンドＳＮＤの設定値によって特定される。

音声コマンドＳＮＤは、複数（２又は３）バイト長であって、音声プロセッサ４２に内蔵された多数の音声制御レジスタＲＧ０〜ＲＧｎの何れかＲＧｉに、所定の設定値を伝送するWrite 用途で使用される。但し、本実施例の音声コマンドＳＮＤは、フレーズ番号などの設定値を書込むWrite 用途だけでなく、所定の音声制御レジスタＲＧｉからステイタス情報（エラー情報）ＳＴＳを読み出すRead用途でも使用される。なお、アクセス対象となる所定の音声制御レジスタＲＧｉは、１バイト長のレジスタアドレスで特定される。

音声制御レジスタＲＧｉへの設定値の設定（Write ）は、必ずしも、音声制御レジスタ毎に個別的に実行する必要はなく、音声メモリ４３に格納されているＳＡＣデータを指定して、一群の音声制御レジスタＲＧｉ〜ＲＧｊに対する一連の設定動作を完了させることもできる。ここで、ＳＡＣデータとは、音声制御レジスタＲＧｉのレジスタアドレス（１バイト）と、その音声制御レジスタＲＧｉへの設定値（複数バイト）とを対応させた最大５１２個（最大１０２４バイト）の集合体を意味する。本実施例では、このようなＳＡＣデータが、必要組だけ、予め音声メモリ４３に記憶されており、一組のＳＡＣデータは、単一のＩＤ情報である１３ビット程度のＳＡＣ番号で特定されるようになっている。

したがって、本実施例の場合、Write 用途の音声コマンドＳＮＤは、ＳＡＣ番号を指定して一組のＳＡＣデータを特定するか、或いは、設定値とレジスタアドレスとを個別的に特定することになる。

図４（ｂ）に接続関係の要部を記載している通り、演出制御ＣＰＵ４０と音声プロセッサ４２は、１バイトデータを送受信可能なパラレル信号線（データバス）ＣＤ０〜ＣＤ７と、動作管理データを送信可能な２ビット長の動作管理データ線（アドレスバス）Ａ０〜Ａ１と、読み書き（read/write）動作を制御可能な２ビット長の制御信号線ＷＲ，ＲＤと、音声プロセッサ４２を選択するチップセレクト信号線ＣＳとで接続されている。

パラレル信号線ＣＤ０〜ＣＤ７は、演出制御ＣＰＵ４０のデータバスで実現され、また、動作管理データ線Ａ０〜Ａ１は、演出制御ＣＰＵ４０のアドレスバスで実現されており、各々、演出制御ＣＰＵ４０に接続されている。そして、演出制御ＣＰＵ４０が、プログラム処理によって、例えば、ＩＯＲＥＡＤ動作やＩＯＷＲＩＴＥ動作を実行すると、制御信号ＷＲ，ＲＤやチップセレクト信号ＣＳが適宜に変化して、パラレル信号線ＣＤ０〜ＣＤ７で特定される音声制御レジスタＲＧｉとの読み書き（Ｒ／Ｗ）動作が実現される。

具体的には、図４（ｂ’）のタイムチャートに示す通りであり、音声制御レジスタＲＧｉのレジスタアドレスと、音声制御レジスタＲＧｉへの書込みデータは、各々、パラレル信号線ＣＤ０〜ＣＤ７を通してパラレル伝送される。そして、パラレル伝送された１バイトが、レジスタアドレスであるか、それとも、書込みデータ（ライトデータ）であるかは、動作管理データＡ０〜Ａ１によって特定される。

したがって、図４（ｂ）に示す通り、動作管理データ（アドレスデータＡ０〜Ａ１）を、［００］→［０１］と推移させる一方で、データバスの１バイトデータを、［音声制御レジスタＲＧｉのレジスタアドレス］→［音声制御レジスタＲＧｉへの書込みデータ］と推移させることで、所定の音声コマンドＳＮＤが送信される。なお、ＳＡＣ番号（１３ビット）を送信する場合のように、書込みデータが複数バイト長の場合には、［０１］の動作管理データＡ０〜Ａ１を、［００］→［０１］→［０１］→［０１］と繰り返しつつ、複数バイトの書込みデータを送信する。

このようにして送信された音声コマンドは、通信異常がない限り、その後、実効化される。但し、複数バイト長のデータが互いに整合しないなど、通信異常が認められる場合には、その音声コマンドＳＮＤが実効化させることはない。そして、音声制御レジスタＲＧｎのエラーフラグがセットされるが、このエラーフラグ（ステイタス情報ＳＴＳ）は、アドレスバスの動作管理データＡ０〜Ａ１を、［０１］から［１０］に推移させることで、演出制御ＣＰＵ４０がRead動作によって受信することができる。

このように、この実施例では、動作管理データＡ０〜Ａ１を、［００］→［０１］→・・・［０１］→［１０］と推移させる最終サイクルにおいて、複数ビット長のエラー情報（異常時はＦＦＨ）を取得することができる。そして、正当にパラレル送信できなかった音声コマンドＳＮＤを再送することで、音声演出を適切に進行させることができる。したがって、本実施例の構成によれば、音声演出が突然、途絶えるような不自然さを確実に解消されることができる。

なお、図４（ｂ）の構成では、演出制御ＣＰＵ４０は、エラー情報を含んだステイタス情報ＳＴＳを、音声プロセッサ４２からパラレル受信しているが、何ら、この構成に限定されるものではない。すなわち、音声プロセッサ４２が通信エラーを認識すると、演出制御ＣＰＵ４０に割込み信号を出力する構成を採るのも好適であり、この場合には、演出制御ＣＰＵ４０の割込み処理プログラムにおいて、通信エラーが生じた音声コマンドを再送すればよい。このような構成を採れば、殆どの場合に無駄な処理となる、エラーフラグ（ステイタス情報ＳＴＳ）の取得処理、すなわち、動作管理データＡ０〜Ａ１を［１０］に遷移させる処理を省略することができる。

図３及び図４（ａ）に示す通り、本実施例では、デジタルアンプ４６の出力によって、遊技機上部の左右スピーカと、遊技機下部のスピーカとを駆動している。そのため、音声プロセッサ４２は、３チャネルの音声信号を生成する必要があり、これをパラレル伝送すると、音声プロセッサ４２とデジタルアンプ４６との配線が複雑化する。

そこで、本実施例では、音質の劣化を防止すると共に、配線の複雑化を回避するため、音声プロセッサ４２とデジタルアンプ４６との間は、４本の信号線で接続されており、具体的には、転送クロック信号ＳＣＬＫと、チャネル制御信号ＬＲＣＬＫと、２ビット長のシリアル信号ＳＤ１，ＳＤ２との合計４ビットの信号線に抑制されている。

ここで、ＳＤ１は、遊技機上部に配置された左右スピーカのステレオ信号Ｒ，Ｌを特定するＰＣＭデータについてのシリアル信号であり、ＳＤ２は、遊技機下部に配置された重低音スピーカのモノラル信号を特定するＰＣＭデータについてのシリアル信号である。そして、音声プロセッサ４２は、チャネル制御信号ＬＲＣＬＫをＬレベルに維持した状態で、左チャネルの音声信号Ｌを伝送し、チャネル制御信号ＬＲＣＬＫをＨレベルに維持した状態で、右チャネルの音声信号Ｒを伝送する。重低音スピーカは、本実施例では１個であるので、モノラル音声信号が伝送されているが、ステレオ音声信号として伝送できるのは勿論である。

何れにしても本実施例では、４種類の音声信号を４本のケーブルで伝送可能であるので、最小のケーブル本数によってノイズによる音声劣化のない信号伝達が可能となる。すなわち、シリアル伝送であるのでパラレル伝送より圧倒的にケーブル本数が少ない。

このようなシリアル信号ＳＤ１，ＳＤ２は、クロック信号ＳＣＬＫの立上りエッジに同期して、デジタルアンプ４６に取得される。そして、デジタルアンプ４６内部で、所定ビット長毎にパラレル変換され、ＤＡ変換後にＤ級増幅されて各スピーカに供給されている。

図４（ａ）に関して説明を続けると、演出制御基板２２には、ワンチップマイコン４０のシリアル入出力ポートＳＩＯのシリアル出力ポートＳｏｉから出力されるシリアルデータＳＤＡＴＡｉとクロック信号ＣＫｉを転送するバッファ回路４７〜４９が設けられている（ｉ＝０〜２）。

ここで、出力バッファ４７は、シリアル出力ポートＳｏ０が出力するランプ駆動信号ＳＤＡＴＡ０とクロック信号ＣＫ０を、ランプ駆動基板３６のシフトレジスタ回路（ドライバＩＣ）に転送している。また、出力バッファ４８は、シリアル出力ポートＳｏ１が出力するランプ駆動信号ＳＤＡＴＡ１とクロック信号ＣＫ１を、ランプ駆動基板２９のドライバＩＣに転送している。なお、各ランプ駆動基板２９，３６に搭載されたドライバＩＣが、ＣＨ０とＣＨ１のランプ群を点灯駆動することは先に説明した通りである。

一方、バッファ回路４９は、入出力バッファとして機能しており、シリアル出力ポートＳｏ２が出力するシリアル信号ＳＤＡＴＡ２を、クロック信号ＣＫ２と共にモータランプ駆動基板３０に転送している。また、一群の演出モータＭ１〜Ｍｎの原点位置を示す原点センサ信号（シリアル信号）を、クロック信号ＣＫ３に同期してワンチップマイコン４０のシリアル入力ポートＳｉに転送している。

本実施例の場合、バッファ回路４９が転送するシリアル信号ＳＤＡＴＡ２は、ランプ群ＣＨ２を点灯させるためのランプ駆動信号（シリアル信号）と、演出モータＭ１〜Ｍｎを回転させるためのモータ駆動信号（シリアル信号）とが連続するよう構成されている。そして、モータランプ駆動基板３０では、これら一連のシリアル信号を１６ビット長毎に分断すると共に、各１６ビット長をパラレル信号に変換して、ランプ演出と可動予告演出を実行している。具体的には、制御コマンドＣＭＤに対応して抽選決定された演出動作として、一連のランプ演出を実行すると共に、モータ駆動信号を受信した場合には、演出モータＭ１〜Ｍｎを回転させて適宜な可動予告演出を実行している。

次に、図４（ａ）の左側に示す通り、本実施例では、演出制御ＣＰＵ４０のデータバスとアドレスバスは、液晶インタフェイス基板２８にも及んでいる。説明の便宜上、図４（ａ）の左側に、この関係を図示しているが、時計回路ＲＴＣは、演出制御ＣＰＵ４０のアドレスバスの下位４ビットと、データバスの下位４ビットとでＣＰＵに接続されており、任意にアクセス可能に構成されている。また、遊技実績情報を記憶するメモリ素子ＳＲＡＭは、演出制御ＣＰＵ４０のアドレスバスの１６ビットと、データバスの下位１６ビットとで、演出制御ＣＰＵ４０のランダムアクセスを可能にしている。

時計回路ＲＴＣは、現在年月日や現在時刻を計時する時計ＩＣ（リアルタイムクロック）であり、メモリ素子ＳＲＡＭと共に、演出制御基板２２から受ける電源電圧で充電される二次電池ＢＴで永続的に動作している。すなわち、遊技機に電源が投入されている状態で、二次電池ＢＴ（図５）が充電される一方、遊技機の電源が遮断された後は、充電状態の二次電池ＢＴに基づいて、時計回路ＲＴＣの計時動作が継続され、演出データも永続的に記憶保持される（バックアップ動作）。

図５に示す通り、実施例の時計回路ＲＴＣは、４ビットのデータバスと、４ビットのデータバスと、Ｒｅａｄ／Ｗｒｉｔｅ動作用のコントロールバスＲＤ＋ＷＲとを通して、演出制御ＣＰＵ４０に接続されている。そして、演出制御ＣＰＵ４０は、遊技動作に関する重要な遊技情報や異常情報を、時計回路ＲＴＣから取得した年月日情報及び曜日情報や時刻情報を付加して、メモリ素子ＳＲＡＭに記憶するようにしている。

この時計回路ＲＴＣは、ＣＳ１とＣＳ０バーの２種類のチップセレクト端子を有しており、各端子への入力電圧が正常レベルであることを条件に、演出制御ＣＰＵ４０からのアクセスを許可するようになっている。ここで、ＣＳ０バー端子は、アドレスデコーダの出力を受ける通常のチップセレクト端子である。一方、ＣＳ１端子は、電源異常検出部ＥＲの出力（電圧降下信号）Ｖｏを受けており、ＣＳ１端子が異常レベルの出力Ｖｏを受けた場合には、時計回路ＲＴＣの異常検出フラグＦｏｓが自動的にセットされるようになっている。

本実施例の場合、この異常検出フラグＦｏｓは、他の異常検出フラグＴＥＭＰと共に、電源投入時に演出制御ＣＰＵ４０によって判定され、仮に、異常検出フラグＦｏｓがセット状態であれば、その時の年月日及び時刻が報知されるようになっている。そのため、もし、時計機能の異常が認められた場合には、これに素早く対処することができる。

なお、電源遮断時に二次電池ＢＴの電圧が降下しても、二次電池ＢＴの電圧レベルは、電源復帰によって素早く回復してＣＳ１端子が正常レベルに戻るので、演出制御ＣＰＵ４０からのアクセスが許可されることになる。したがって、異常検出フラグＦｏｓの判定処理を設ける本実施例の構成を採らない場合には、時計回路ＲＴＣの異常を永続的に検出できないおそれがある。

また、実施例の時計回路ＲＴＣは、一週間に一回、例えば、毎金曜日の２１時５０分に、割込み信号ＩＲＱを出力するよう構成されおり、割込み信号ＩＲＱを受けた演出制御ＣＰＵ４０では、それまでにメモリ素子ＳＲＡＭに蓄積した遊技情報や異常情報について、適宜に集計するようにしている。

なお、集計する遊技情報は、大当り状態に関する履歴情報をまとめたものであり、例えば、（１）大当り状態となるまでに要した図柄始動口への入賞回数、（２）大当り状態の図柄や、確変か否かの大当り状態の集計値や統計値、（３）大当り状態に至った予告演出やリーチ演出の種類、（４）連チャン回数、（５）連チャンによる払出球数の時間的な増加推移、などが含まれる。そして、これらの集計情報や統計情報は、遊技者の求めに応じて適宜に報知される。遊技者の指示は、例えば、デモ演出中のチャンスボタン１１の押圧で特定され、報知内容は表示装置ＤＳ１に表示される。

一方、集計する異常情報には、例えば、（１）ドア開放回数、（２）違法行為を検出する検知センサの検出種別や検出回数や検出時刻、（３）閉塞状態の図柄始動口１５や大入賞口１６を針金などで無理に開放しようとする行為の検出回数や検出頻度や検出時刻などが含まれる。そして、これらの集計情報は、係員による特別な操作に対応して、表示装置ＤＳ１に表示される。

図５（ａ）に示す通り、実施例の時計回路ＲＴＣは、Ｂａｎｋ０〜Ｂａｎｋ２の３つの内部レジスタテーブルを内蔵して構成されている。但し、Ｂａｎｋ２のレジスタテーブルは、時刻設定や年月日設定に関するものであるので、図５（ｂ）と図５（ｃ）に、Ｂａｎｋ０とＢａｎｋ１のレジスタテーブルだけ記載している。何れにしても、各レジスタテーブルは、４バイト×１６個のレジスタで構成されおり、内部回路が計時した現在年月日と現在時刻は、Ｂａｎｋ０のレジスタテーブル（図５（ｂ））に書込まれるよう構成されている。

図５（ｂ）に示すように、Ｂａｎｋ０のレジスタテーブルにおいて、１番レジスタのビット３は、異常検出フラグＦｏｓであり、１４番レジスタのビット２は、内蔵温度センサが異常温度を検出したことを示す温度異常フラグＴＥＭＰである。そして、本実施例では、演出制御部２２のＣＰＵリセット時に、異常検出フラグＦｏｓの値を判定することで、異常な計時動作の継続を防止している。また、時計回路ＲＴＣを演出制御ＣＰＵ４０に近接配置すると共に、適宜な時間間隔で、温度異常フラグＴＥＭＰの値を繰り返し判定することで、演出制御ＣＰＵ４０の温度異常を素早く検出している。

また、Ｂａｎｋ０のレジスタテーブルにおいて、１５番レジスタのビット０は、レジスタテーブルが更新中であることを示すＢｕｓｙフラグである。そして、本実施例では、Ｂｕｓｙフラグが非Ｂｕｓｙ状態（更新完了）であることを条件に、Ｂａｎｋ０のレジスタテーブルから、現在年月日と現在時刻を取得している。そのため、本実施例では、更新動作中の中途半端、又は不合理な時計情報を取得するおそれがなく、メモリ素子ＳＲＡＭに記憶される時計情報の正当性が担保される。例えば、１時５９分５９秒から２時０分０秒に更新中の時計情報を取得すると、１時０分０秒の時計情報を取得してしまうおそれがある。

また、Ｂａｎｋ１のレジスタテーブルは、割込み信号ＩＲＱの発生時刻を設定可能に構成されている。そこで、本実施例では、Ｂａｎｋ１の１番レジスタのビット０に１をセットすることで割込み発生を指示し（Interrupt Enable）、Ｂａｎｋ１の０番レジスタ〜８番レジスタに、金曜の曜日指定と、２１時３０分００秒の時刻情報を設定している。

続いて、画像制御部２３について図６〜図８を参照しつつ詳細に説明する。先ず、図６（ａ）は、画像制御部２３を構成する複合チップ５０について、関連する回路素子も含めて図示した回路ブロック図である。図示の通り、実施例の複合チップ５０には、内蔵ＣＰＵ回路５１とＶＤＰ回路５２とが内蔵されている。そして、内蔵ＣＰＵ回路５１とＶＤＰ回路５２とは、互いの送受信データを中継するＣＰＵＩＦ回路５６を通して接続されると共に、ＶＤＰ回路５２から内蔵ＣＰＵ回路５１に対して、Ｖブランク割込み信号（ＶＢＬＡＮＫ）が供給されるようになっている。

ここで、Ｖブランク割り込み信号は、表示装置ＤＳ１の垂直同期信号に対応するもので、表示装置ＤＳ１の一フレーム分の画像データの出力が完了したタイミングを１／６０秒毎に規定している。この実施例では、３つの表示回路７４Ａ／７４Ｂ／７４Ｃのうち、表示回路７４Ａが定常的に機能するよう構成される一方、表示回路７４Ｂ〜７４Ｃは、必要時に機能して、表示回路７４Ａに同期して動作するので、結局、垂直同期信号（Ｖブランク割り込み信号）は、表示回路７４Ａの出力動作が終わったことを意味することになる。

Ｖブランク割り込みに基づくシーケンス動作については後述するが、ＣＰＵＩＦ回路５６には、図６に示す通り、制御プログラムや、必要な制御データを不揮発的に記憶する制御メモリ（PROGRAM_ROM ）５３と、２Ｍバイト程度の記憶容量を有するワークメモリ（ＲＡＭ）５７とが接続され、各々、内蔵ＣＰＵ回路５１からアクセス可能に構成されている。

内蔵ＣＰＵ回路５１は、汎用のワンチップマイコンと同等の性能を有する回路であり、制御メモリ５３の制御プログラムに基づき画像演出を統括的に制御する画像制御ＣＰＵ６３と、プログラムが暴走状態になるとＣＰＵを強制リセットするウォッチドッグタイマ（ＷＤＴ）５８と、１６ｋバイト程度の記憶容量を有してＣＰＵの作業領域として使用されるＲＡＭ５９と、ＣＰＵを経由しないでデータ転送を実現するＤＭＡＣ（Direct Memory Access Controller ）６０と、複数の入力ポートＳｉ及び出力ポートＳｏを有するシリアル入出力ポート（ＳＩＯ）６１と、複数の入力ポートＰｉ及び出力ポートＰｏを有するパラレル入出力ポート（ＰＩＯ）６２と、を有して構成されている。

便宜上、本明細書では、入出力ポートとの表現を使用するが、画像制御部２３において、入出力ポートには、独立して動作する入力ポートと出力ポートとが含まれている。この点は、以下に説明する入出力回路６４ｐや入出力回路６４ｓについても同様である。

パラレル入出力ポート６２は、入出力回路６４ｐを通して外部機器（演出制御基板２２）に接続されており、画像制御ＣＰＵ６３は、入力回路６４ｐ及びパラレル入力ポートＰｉを経由して、演出制御部２２が出力する制御コマンドＣＭＤ’と割込み信号ＳＴＢ’を受信するようになっている。一方、この実施例では、シリアル入出力ポート６１と、ＤＭＡＣ６０については、これらを使用していない。

次に、ＶＤＰ回路５２について説明すると、ＶＤＰ回路５２には、画像演出を構成する静止画や動画の構成要素となる圧縮データを記憶するＣＧＲＯＭ５５と、４Ｇｂｉｔ程度の記憶容量を有する外付けＤＲＡＭ（Dynamic Random Access Memory）５４と、メイン表示装置ＤＳ１と、サブ表示装置ＤＳ２とが接続されている。

特に限定されるものではないが、この実施例では、ＣＧＲＯＭ５５は、６２Ｇｂｉｔ程度の記憶容量のＮＡＮＤ型フラッシュメモリで構成されたフラッシュＳＳＤ（solid state drive ）で構成されており、シリアル伝送によって必要な圧縮データを取得するよう構成されている。そのため、パラレル伝送において不可避的に生じるスキュー（ビットデータ毎の伝送速度の差）の問題が解消され、極限的な高速伝送動作が可能となる。

なお、ＮＡＮＤ型のフラッシュメモリは、ハードディスクより機械的に安定であり、且つ高速アクセスが可能である一方で、シーケンシャルアクセスメモリであるため、ＤＲＡＭやＳＲＡＭ（Static Random Access Memory ）に比較するとアクセス速度に劣り、アクセス速度は、内蔵ＶＲＡＭ７１＞外付けＤＲＡＭ５４＞ＣＧＲＯＭ５５の順番に遅くなる。但し、一群の圧縮データ（ＣＧデータ）を、描画動作に先行してＤＲＡＭ５４に読み出しておくプリロード動作を実行することで、描画動作時におけるＣＧデータの円滑なランダムアクセスを実現することができる。

ＶＤＰ回路５２は、詳細には、ＶＤＰの動作を規定する各種の動作パラメータが設定されるレジスタ群７０と、各表示装置ＤＳ１，ＤＳ２に表示すべき画像データの生成時に使用される４８Ｍバイト程度のＶＲＡＭ（Video RAM ）７１と、チップ内部の各部間のデータ送受信及びチップ外部とのデータ送受信を制御するデータ転送回路７２と、プリロード動作を実行するプリローダ７３と、ＶＲＡＭ７１の画像データを読み出して、適宜な画像処理を並列的に実行する３系統（Ａ／Ｂ／Ｃ）の表示回路７４と、ＣＧＲＯＭ５５から読み出した圧縮データをデコードするグラフィックスデコーダ７５と、デコード後の静止画データや動画データを適宜に組み合わせて各表示装置ＤＳ１〜ＤＳ４の一フレーム分の画像データを生成する描画回路７６と、描画回路７６の動作の一部として、適宜な座標変換によって立体画像を生成するジオメトリエンジン７７と、シリアルデータ送受信可能なＳＭＣ部７８と、３系統（Ａ／Ｂ／Ｃ）の表示回路７４の出力を適宜に選択出力する出力選択部７９と、出力選択部７９が出力する画像データをＬＶＤＳ信号に変換する２系統のＬＶＤＳ部８０ａ，８０ｂと、出力選択部７９が出力する画像データをデジタルＲＧＢ信号のままパラレル出力するデジタルＲＧＢ部８０ｃと、ＣＰＵＩＦ回路５６とのデータ送受信を中継するＣＰＵＩＦ部８１と、ＣＧＲＯＭ５５からのデータ受信を中継するＣＧバスＩＦ部８２と、外付けＤＲＡＭ５４とのデータ送受信を中継するＤＲＡＭＩＦ部８３と、ＶＲＡＭ７１とのデータ送受信を中継するＶＲＡＭＩＦ部８４と、を有して構成されている。

特に限定されないが、この実施例では、３系統（Ａ／Ｂ／Ｃ）の表示回路７４のうち、表示回路７４Ａが第１のＬＶＤＳ部８０ａに対応し、表示回路７４Ｂが第２のＬＶＤＳ部８１ｂに対応し、表示回路７４ＣがデジタルＲＧＢ部８０ｃに対応している。そして、図４に関して説明した通り、第１のＬＶＤＳ信号LVDS_1と、第２のＬＶＤＳ信号LVDS_2と、ＲＧＢパラレル信号RGB_P は、液晶インタフェイス基板２８に配置された信号変換部ＣＮＶに伝送されるよう構成されている。

図６（ｂ）には、ＣＰＵＩＦ部８１、ＣＧバスＩＦ部８２、ＤＲＡＭＩＦ部８３、及び、ＶＲＡＭＩＦ部８４と、レジスタ群７０、ＣＧＲＯＭ５５、ＤＲＡＭ５４、及びＶＲＡＭ７１との関係が図示され、特に、レジスタ群７０については、その一部が具体的に記載されている。図示の通り、ＣＧＲＯＭ５５とＣＧバスＩＦ部８２は、シリアル回線で接続されており、アドレス情報Ｔｘの送信に対応して、ＣＧＲＯＭ５５がシーケンシャルアクセスされ、一群のＣＧデータ（圧縮データ）Ｒｘが、順次読み出されるようになっている。

ＣＧＲＯＭ５５から読み出されたＣＧデータは、第１実施例では、ＣＧバスＩＦ部８２→ＶＲＡＭＩＦ部８４を経由して、ＶＲＡＭ７１に格納されるが、図７のタイミングＴ１＋δの矢印は、この読出し動作を示している。図７に示す通り、ＶＲＡＭ７１には、グラフィックスデコーダ７５の作業領域として、静止画デコード領域と動画デコード領域とが確保されており、ＣＧデータの種別に応じた位置に、ＣＧデータが圧縮状態のまま格納される。また、図７や図８に示す通り、ＶＲＡＭ７１には、デコード後の一フレーム分の画像データを配置するフレームバッファＦＢ領域も確保されている。

一方、プリローダ７３を機能させる第２実施例では、ＣＧデータは、デコード処理に必要なタイミングに先行して、ＣＧバスＩＦ部８２→ＤＲＡＭＩＦ部８３を経由して、ＤＲＡＭ５４のプリロード領域に格納され、その後の必要なタイミングでランダムアクセスされて、ＶＲＡＭ７１に転送される。但し、何れの実施例でも、ＶＲＡＭ７１の静止画デコード領域や動画デコード領域に格納されたＣＧデータは、グラフィックスデコーダ７５によってデコードされた後、描画回路７６によって、ＶＲＡＭ７１のフレームバッファＦＢ領域の適所に展開される。なお、図７のタイミングＴ１＋δ’の矢印は、この動作を示している。

図６（ａ）に戻って説明を続けると、データ転送回路７２は、ＶＤＰ回路内部のリソース（記憶媒体）と外部記憶媒体を、転送元ポート又は転送先ポートとして、これらの間でデータ転送動作を実行する回路である。転送元ポートには、ＶＲＡＭ７１の他、ＣＰＵバス、ＣＧバス、外部ＤＲＡＭバスに接続された記憶媒体（リソース）が含まれる。同様に、転送先ポートには、ＶＲＡＭ７１の他、ＣＰＵバス、ＣＧバス、外部ＤＲＡＭバスに接続された記憶媒体が含まれる。また、データ転送回路７２は、一群の描画コマンドによって一フレーム分の表示画像を特定するディスプレイリストＤＬを、描画回路７６（必要時にはプリローダ７３）に送信する動作も担当している。

プリローダ７３は、データ転送回路７２によって送信されたディスプレイリストＤＬを解釈して、その中で参照しているＣＧＲＯＭ５５上のＣＧデータを、予め指定されているＤＲＡＭ５４のプリロード領域に転送する回路である。また、このとき、プリローダ７３は、ＣＧデータの参照先を、転送後のアドレスに書換えたディスプレイリストＤＬを出力する。そして、書換えたディスプレイリストＤＬは、データ転送回路７２によって描画回路７６に送信される。

但し、第１実施例では、プリローダ７３を使用していない。一方、第２実施例では、プリローダレジスタ（図６（ｂ）参照）への設定値に基づき、外付けＤＲＡＭ５４に、十分な記憶領域のプリロード領域を設定している。そして、この第２実施例では、プリロード領域として設定された記憶領域を使い切らない限り、プリロードされた圧縮データは、その後の圧縮データによって上書き消去されることなく維持される。そのため、プリロード処理を使用する第２実施例では、必要な圧縮データが、プリロード領域に存在しない場合に限り、ＣＧＲＯＭ５５をアクセスすることになる。なお、プリロード領域に十分な記憶領域が確保されているので、複数フレーム分のＣＧデータを一気にプリロードしても何も問題が生じない。

描画回路７６は、データ転送回路７２によって、内蔵ＲＡＭ５９から外付けＤＲＡＭ５４に転送されたディスプレイリストＤＬ（図７のタイミングＴ１’参照）の描画コマンドを順番に解析して、グラフィックスデコーダ７５や、ジオメトリエンジン７７などと協働して、ＶＲＡＭ７１に形成されたフレームバッファＦＢに、表示装置ＤＳ１〜ＤＳ４の一フレーム分の画像を描画する回路である。

すなわち、描画回路７６は、ディスプレイリストＤＬの描画コマンドを解析するDisplaylist Analyzer（以下、ＤＬアナライザという）と、頂点の座標変換や照明演算を実行するGeometry Pipeline と、トライアングル描画時のソースアドレスとデスティネーションアドレスを生成するTriangle Rasterizer と、テクスチャをサンプリングし、バイリニアフィルタリングを実行するTexture Sampler と、画素間演算用のフレームバッファとＺバッファを取得するFramebuffer Sampler と、αブレンドなどの処理を施して、フレームバッファＦＢに書き込む画素データを生成するPixel Generator などを含んで構成されている。

ここで、ディスプレイリストＤＬは、描画する順番に記載された一群の描画コマンドで構成されており、一フレームのどの位置に、どのような画像を描画するかを規定するコマンドも含まれ、描画すべき画像のＣＧＲＯＭなどの記憶位置（ソースアドレス）も特定されている。そして、描画回路７６のＤＬアナライザは、このようなディスプレイリストＤＬを解釈して、他のGeometry Pipeline 、Triangle Rasterizer 、Texture Sampler 、Framebuffer Sampler 、Pixel Generator と協働して、内蔵ＶＲＡＭ７１に確保されたフレームバッファＦＢに、表示装置ＤＳ１〜ＤＳ４の各一フレーム分の画像データを生成している（図８参照）。なお、４個の表示装置ＤＳ１〜ＤＳ４に対して、３つのフレームバッファＦＢａ〜ＦＢｃしか存在せず、個数が一致しない矛盾点の解消については後で説明する。

本実施例のディスプレイリストＤＬは、表示装置ＤＳ１用の描画コマンド群と、表示装置ＤＳ２用の描画コマンド群と、表示装置ＤＳ３用の描画コマンド群と、表示装置ＤＳ４用の描画コマンド群とに大別され、最終行または適当な位置には、ストライプ連結用のストライプ連結処理ＪＯＩＮが記載されている。ここで、ストライプ連結処理ＪＯＩＮとは、表示装置ＤＳ３と表示装置ＤＳ４の画像データを連結するために、遊技機の開発時に事後的に作成された描画コマンド列であり、描画回路７６（ＤＬアナライザ）がアクセス可能なサブルーチンＪＯＩＮとして、電源リセット時に、例えば、内蔵ＶＲＡＭ７１や外付けＤＲＡＭ５４に記憶される。ストライプ連結処理ＪＯＩＮを構成する描画コマンド列をＣＧＲＯＭ５５や制御メモリ５３に格納しておくのも好適であるが、実施例では、電源リセット時に、制御メモリ５３から内蔵ＶＲＡＭ７１に転送している。

何れにしても、ストライプ連結処理ＪＯＩＮの動作は、所定のメモリ（実施例は内蔵ＶＲＡＭ７１）に格納された一連の描画コマンド列を、描画回路７６が実行することで実現される。但し、ディスプレイリストＤＬには、この描画コマンド列の存在位置（内蔵ＶＲＡＭ７１であることの特定）と、描画コマンド列の開始アドレスと、描画コマンド列の総データサイズとを特定するだけで足りるので、ディスプレイリストＤＬが長文化したり、図１３のステップＳＴ３に示す画像制御ＣＰＵ６３の制御負担が増加することはない。

図８に示す通り、本実施例のフレームバッファＦＢは、表示回路７４Ａ／７４Ｂ／７４Ｃに対応して、三区分（ＦＢａ，ＦＢｂ，ＦＢｃ）されているが、各フレームバッファＦＢ（ＦＢａ，ＦＢｂ，ＦＢｃ）の描画位置は、ディスプレイリストＤＬに記載された所定の描画コマンドによって特定される。図９に関して後述するように、フレームバッファＦＢａには、メイン表示装置ＤＳ１の一フレーム分（１２８０×１０２４ピクセル）の画像データが配置され、フレームバッファＦＢｂには、サブ表示装置ＤＳ２の一フレーム分（４８０×８００ピクセル）の画像データが配置される。

一方、フレームバッファＦＢｃには、サブ表示装置ＤＳ３の一フレームと、サブ表示装置Ｓ４の一フレームとを複合させた複合フレームの４８０×８００×２ピクセル分の画像データが配置される。

これら三区分されたフレームバッファＦＢ（ＦＢａ，ＦＢｂ，ＦＢｃ）は、何れも、描画領域と表示領域に機能的に区分されたダブルバッファであり、２つの領域（領域０と領域１）を、交互に用途を切り換えて使用している。すなわち、描画回路７６が、２つの領域の何れか一方の領域に、画像データが書込んでいるとき、表示回路７４は、他方の領域の画像データを読み出して出力している。

特に限定されるものではないが、本実施例では、表示装置ＤＳ１〜ＤＳ４の一フレームは、最大状態では、３種類又はそれ以上の画像（動画と静止画）で構成されている。すなわち、表示装置ＤＳ１〜ＤＳ４では、最大状態では、一又は複数の動画が再生される一方で、これに重ねて時間的に変化する静止画が背景画に重ねて表示されるよう構成されている。

静止画の基本形状は、スプライト画像として予めＣＧＲＯＭ５５に記憶されており、この基本形状を、適宜に拡大／縮小／回転／変形させると共に、配置位置を変更させることで、時間的な変化を実現している。一方、動画は、所定時間、滑らかに変化するいわゆるムービーであって、複数枚のフレームが、ＭＰＥＧ符号化方式などの動画圧縮手法で圧縮されてＣＧＲＯＭ５５に記憶されている。

特に限定されないが、本実施例の動画は、ＩフレームとＰフレームとで構成されたＩＰストリーム動画である。ここで、Ｐフレームとは、過去フレームから予測したデータとの差分をエンコードするＰピクチャ（Predictive Picture）で構成されたフレームを意味し、圧縮率が高いものの、順次再生が必須となる。一方、Ｉフレームとは、他のフレームに依存することなく、単独でエンコード可能なＩピクチャ（Intra Picture ）で構成されたフレームを意味する。

このような構成に対応して、グラフィックスデコーダ７５は、静止画デコーダと動画デコーダに区分され、所定の圧縮アルゴリズムでエンコード（圧縮）された静止画と動画を、各々に対応する伸張アルゴリズムでデコード（伸張）している。例えば、静止画は、１枚の静止画を構成する画像データ毎に所定のアルゴリズムで圧縮され、ＩＰストリーム動画のＰフレームは、一連の動画を実現する複数枚の静止画データが、フレーム間のデータ差分値などに基づいて圧縮されている。

次に、表示回路７４は、フレームバッファＦＢの画像データを読み出して、最終的な画像処理を施した上で出力する回路である（図８参照）。図８に示す通り、表示回路７４での画像処理には、スケーラが機能してフレーム画像を拡大／縮小するスケーリング処理と、微妙なカラー補正処理と、画像全体の量子化誤差が最小化するディザリング処理と、が含まれている。なお、スケーリング処理には、縦長縮小された動画データ（縦長縮小データ）について、動画デコード後のフレームデータの拡大処理が含まれている。

図８に示す通り、本実施例では、上記の動作を並列的に実行する３系統の表示回路７４Ａ／７４Ｂ／７４Ｃが設けられており、各表示回路７４Ａ／７４Ｂ／７４Ｃは、各々に対応するフレームバッファＦＢａ／ＦＢｂ／ＦＢｃの画像データを読み出して、上記の最終画像処理を実行している。そして、これらの画像処理を経たでデジタルＲＧＢデータ（合計２４ビット）が、水平同期信号や垂直同期信号と共に、出力選択回路７９に向けて出力される。

出力選択部７９は、表示回路７４Ａの出力信号をＬＶＤＳ部８０ａに伝送し、表示回路７４Ｂの出力信号をＬＶＤＳ部８０ｂに伝送し、表示回路Ｃの出力信号をデジタルＲＧＢ部８０ｃに出力している。そして、先に説明した通り、ＬＶＤＳ部８０ａとＬＶＤＳ部８０ｂは、画像データ（合計２４ビットのデジタルＲＧＢデータ）をＬＶＤＳ信号に変換して、クロック信号を伝送する一対を加えた全五対の差動信号LVDS_1,LVDS_2 を、液晶インタフェイス基板２８の信号変換部ＣＮＶに出力している。同様に、デジタルＲＧＢ部８０ｃは、同期信号などを付加したＲＧＢパラレル信号RGB_P を、信号変換部ＣＮＶに出力している。

次に、ＳＭＣ部７８（Serial Management Controller）は、ＬＥＤコントローラとＭｏｔｏｒコントローラとを内蔵した複合コントローラである。そして、外部基板に搭載したＬＥＤ／Ｍｏｔｏｒドライバ（シフトレジスタを内蔵するドライバＩＣ）に対して、クロック信号に同期してＬＥＤ駆動信号やモータ駆動信号を出力する一方、適宜なタイミングで、ラッチパルスを出力可能に構成されている。

上記したＶＤＰ回路５２の内部回路及びその動作に関し、内部回路が実行すべき動作内容は、画像制御ＣＰＵ６３が、レジスタ群７０に設定する動作パラメータ（設定値）で規定され、ＶＤＰ回路５２の実行状態は、レジスタ群７０の動作ステイタス値をＲＥＡＤすることで特定できるようになっている。レジスタ群７０は、画像制御ＣＰＵ６３のメモリマップ上、１Ｍバイト程度のメモリ空間（０〜ＦＦＦＦＦＨ）にマッピングされた多数のレジスタを意味し、画像制御ＣＰＵ６３は、ＣＰＵＩＦ部８１を経由して動作パラメータのＷＲＩＴＥ（設定）動作と、動作ステイタス値のＲＥＡＤ動作を実行するようになっている（図６（ｂ）参照）。

レジスタ群７０には、割り込み動作などシステム動作に関する初期設定値が書込まれる「システム制御レジスタ」と、画像制御ＣＰＵ６３とＶＤＰ回路５２の内部回路との間のデータ転送回路７２によるデータ転送処理に関する設定値などが書込まれる「データ転送レジスタ」と、グラフィックスデコーダ７５のエラー発生などを含む実行状況を特定可能な「ＧＤＥＣレジスタ」と、描画コマンドや描画回路７６に関する設定値が書込まれる「描画レジスタ」と、プリローダ７３の動作に関する設定値が書込まれる「プリローダレジスタ」と、三区分された表示回路Ａ／Ｂ／Ｃの各動作に関する設定値が書込まれる「表示レジスタ」と、ＬＥＤコントローラ（ＳＭＣ部７８）に関する設定値が書込まれる「ＬＥＤ制御レジスタ」と、Ｍｏｔｏｒコントローラ（ＳＭＣ部７８）に関する設定値が書込まれる「モータ制御レジスタ」とが含まれており、これらの制御レジスタは、各々複数バイト長で構成されている。

より詳細には、「プリローダレジスタ」には、(1) プリロード領域をＤＲＡＭ５４に設定するか、ＶＲＡＭ８４に設定するかの設定、(2) プリロード領域の先頭アドレス、(3) プリロードデータ領域を、何フレーム分使用するかの設定、(4) 一フレーム当たりのデータサイズなどが設定される。また、「データ転送レジスタ」には、データ転送元やデータ転送先が設定され、「表示レジスタ」には、表示回路Ａ／Ｂ／Ｃに対応して、フレームバッファＦＢａ／ＦＢｂ／ＦＢｃの開始位置及びバッファサイズや、各フレームバッファＦＢａ／ＦＢｂ／ＦＢｃにおいて、時間的に切り換わる描画領域と表示領域の切換指示や、スケーラの縦横拡大率などが設定される。また、「描画レジスタ」「プリローダレジスタ」「データ転送レジスタ」には、描画動作、プリロード動作、データ転送動作について、各動作の実行開始が指示される。

何れにしても、画像制御ＣＰＵ６３が、レジスタ群７０の何れかに適宜な設定値を書込むことで、ＶＤＰ回路５２の内部動作が実現される。したがって、画像制御ＣＰＵ６３は、適宜な時間間隔で更新するディスプレイリストＤＬと、上記したレジスタ群７０を構成するレジスタへの設定値に基づいて、ディスプレイリストＤＬに基づく画像演出を実現することになる。なお、この実施例では、ランプ演出やモータ演出は、演出制御基板２２の演出制御ＣＰＵ４０が担当するので、ＳＭＣ部７８を使用することはなく、ＬＥＤ制御レジスタやモータ制御レジスタに設定値が書込まれることもない。

図９（ａ）は、ＶＤＰ回路５２に内蔵されたフレームバッファＦＢａ〜ＦＢｃと、液晶インタフェイス基板２８の信号変換部ＣＮＶと、４個の表示装置ＤＳ１〜ＤＳ４との関係を確認的に図示したものである。また、図９（ｂ）は、ストライプ連結処理を説明する図面である。なお、本明細書では、この図９（ａ）の回路構成を、便宜上、第１構成と称することがある。

図９（ａ）に示す通り、フレームバッファＦＢは、メイン表示装置ＤＳ１用のフレームバッファＦＢａと、サブ表示装置ＤＳ２用のフレームバッファＦＢｂと、２つのサブ表示装置ＤＳ３，ＤＳ４用のフレームバッファＦＢｃの他に、サブ表示装置ＤＳ３と、サブ表示装置ＤＳ４のための作業領域ＷＫ３，ＷＫ４が確保されている。各フレームバッファＦＢａ／ＦＢｂ／ＦＢｃは、ダブルバッファ構造であり、各々、１２８０×１０２４ピクセル分、４８０×８００ピクセル分、４８０×８００×２ピクセル分の記憶領域が確保されている。

なお、本明細書の添付図面では、他の実施例の場合も含め、便宜上、作業領域ＷＫ１〜ＷＫ４を各一区画に図示しているが、プログラム処理上は、作業領域ＷＫｉについても、フレームバッファＦＢａ／ＦＢｂ／ＦＢｃと同様のダブルバッファ構造とする方が好適である。

フレームバッファＦＢａと、フレームバッファＦＢｂの画像データは、ディスプレイリストＤＬを構成する一群の描画コマンド列に基づいて構築されている。より詳細には、描画回路７６のＤＬアナライザが、外付けＤＲＡＭ５４のディスプレイリストＤＬの描画コマンド列を解釈して、他のGeometry Pipeline 、Triangle Rasterizer 、Texture Sampler 、Framebuffer Sampler 、Pixel Generator と協働して、表示装置ＤＳ１，ＤＳ２に必要な画像データを、フレームバッファＦＢａ，ＦＢｂに構築している。

この点は、フレームバッファＦＢｃについても基本的に同一であるが、フレームバッファＦＢｃの画像データは正確には、二段階に生成される。この点は、図９（ｂ）に示す通りであり、描画回路７６は、ディスプレイリストＤＬの一群の描画コマンド列を解釈して、先ず、表示装置ＤＳ３と表示装置ＤＳ４の画像データをフレームバッファの作業領域ＷＫ３，ＷＫ４に別々に構築する。次に、ディスプレイリストＤＬの最終行に記載されているストライプ連結処理ＪＯＩＮ（描画コマンド列）に基づいて、作業領域ＷＫ３と作業領域ＷＫ４の画像データを読出し、これらをストライプ連結して、フレームバッファＦＢｃに書込む。

図９（ｂ）は、この関係を図示したものであり、表示装置ＤＳ３の一フレームを構成するピクセルＰ（１，１）〜Ｐ（４８０，８００）と、表示装置ＤＳ４の一フレームを構成するピクセルＰ（１，１）〜Ｐ（４８０，８００）を特定する画像データが連結されて、複合フレームのピクセルＰ（１，１）〜Ｐ（９６０，８００）が生成されている。

図示の通り、この実施例では、複合フレームの奇数縦ラインが表示装置ＤＳ３の縦ラインであり、複合フレームの偶数縦ラインが表示装置ＤＳ４の縦ラインを意味する。そして、複合フレームの画像データは、表示回路７４Ｃに読み出されて、ストライプ連結された複合ＲＧＢパラレル信号RGB_P として、信号変換部ＣＮＶの信号変換回路ＴＸ３に伝送される。先に説明した通り、複合ＲＧＢパラレル信号RGB_P のドットクロックは、５４ＭＨｚ程度である。

図９（ａ）に戻って信号変換部ＣＮＶと表示装置ＤＳ１〜ＤＳ４の関係について説明を続けると、３個のサブ表示装置ＤＳ２〜ＤＳ４に対応して、３個のシリアル受信回路ＲＶ２〜ＲＶ４が配置され、各シリアル受信回路ＲＶ２〜ＲＶ４は、一対の差動信号線で伝送される高速シリアル信号ＳＥＲ２〜ＳＥＲ４からＲＧＢパラレルデータを復元している。また、メイン表示装置ＤＳ１には、ＬＶＤＳ受信部ＲＶ１が内蔵されており、ＬＶＤＳ受信部ＲＶ１は、ＬＶＤＳ信号からＲＧＢパラレルデータを復元している。

図９（ａ）に示す通り、信号変換部ＣＮＶは、３個の信号変換回路ＴＸ１〜ＴＸ３を有して構成され、信号変換回路ＴＸ１と信号変換回路ＴＸ２は、各々、出力選択回路７９を経由して、ＬＶＤＳ信号LDVS_1とＬＶＤＳ信号LDVS_2とを受けている。ここで、各ＬＶＤＳ信号LDVS_1，LDVS_2は、例えば、全六対または全五対の差動信号線で伝送されており、何れの場合も、ＲＧＢ信号と、垂直／水平同期信号と、一対のクロック信号とを含んでいる。

なお、以下の説明では、便宜上、ＬＶＤＳ信号LDVS_1を全六対とし、ＬＶＤＳ信号LDVS_2を全五対とするが、何ら限定されず、他の構成、例えば、ＬＶＤＳ信号LDVS_1を全五対としても良いのは勿論である。

何れにしても、各信号変換回路ＴＸ１，ＴＸ２はクロック信号に同期して必要な動作を実行している。すなわち、信号変換回路ＴＸ１は、例えば、全六対のＬＶＤＳ信号LDVS_1に関して、一入力二出力（Single-In Dual-Out）の信号変換動作（ストライプ分割動作）を実行している。

一方、信号変換回路ＴＸ２は、例えば、全五対のＬＶＤＳ信号LDVS_2を受けて、一対の高速シリアル信号ＳＥＲ２に変換している。先に説明した通り、信号変換回路ＴＸ２が出力する高速シリアル信号ＳＥＲ２は、一対の差動信号線で高速伝送されるドットクロック２７ＭＨｚ程度、通信速度９７２ＭＨｚ程度のシリアル信号を意味する。すなわち、シリアル伝送路ＳＥＲ２では、ドットクロック（ピクセルクロック）の一周期間に、スクランブル処理された３６ビット長のシリアルデータが伝送されるので、通信速度としては、２７ＭＨｚ×３６＝９７２ＭＨｚ程度となる。

また、信号変換回路ＴＸ３は、出力選択回路７９を経由して、ストライプ連結された複合ＲＧＢパラレル信号RGB_P と、ピクセルクロックＰＣＬＫを受けて、複合ＲＧＢパラレル信号RGB_P をストライプ分割した後、２系統の高速シリアル信号ＳＥＲ３，ＳＥＲ４に変換している。先に説明した通り、本明細書で高速シリアル信号とは、便宜上の用語であるが、複合ＲＧＢパラレル信号RGB_P をストライプ分割した結果、２系統の高速シリアル信号ＳＥＲ３，ＳＥＲ４のドットクロックは、何れも２７ＭＨｚ程度となり、各々、サブ表示装置ＤＳ３，ＤＳ４の画像データを特定している。

続いて、図１０に基づいて、信号変換部ＣＮＶの信号変換回路ＴＸ１について具体的に説明する。図示の通り、信号変換回路ＴＸ１は、ＬＶＤＳ信号LVDS_1のクロック信号RCCK1 を受ける位相同期回路PLL と、ＬＶＤＳ信号LVDS_1（RA1 〜RE1 ）からＲＧＢパラレル信号に復元するデシリアライザDe-serializeと、１２８０×１０２４ピクセル分のＲＧＢパラレル信号について、奇数ピクセルと偶数ピクセルのＲＧＢデータにストライプ分割する分割回路Inter Link Multiplexと、ストライプ分割されたＲＧＢデータを２系統のＬＶＤＳ信号LVDS_a，LVDS_bに変換して出力する２系統の出力回路LVDS-TX serialize と、を有して構成されている。

なお、２５６階調を実現する構成を採る場合には、五対のＬＶＤＳ信号（RA1 〜RE1 、TA1 〜TE1 、TA2 〜TE2 ）のうち、四対のＬＶＤＳ信号（RA1 〜RD1 、TA1 〜TD1 、TA2 〜TD2 ）のみを使用することになる。

図１０（ｂ）と、図１０（ｃ）〜図１０（ｄ）とは、１０２４階調を実現する場合における信号変換回路ＴＸ１に入力されるＬＶＤＳ信号LVDS_1と、信号変換回路ＴＸ１から出力されるＬＶＤＳ信号LVDS_a，LVDS_bとの関係を図示したものである。図示の通り、ドットクロック１０８ＭＨｚ程度で伝送されるピクセルデータ３×８×１０２４×１２８０ｂｉｔ（図１０（ｂ）参照）が、周波数１／２のドットクロック５４ＭＨｚに緩和されて、２系統のＬＶＤＳ信号LVDS_a，LVDS_bとして出力される。

このように、本実施例では、信号変換回路ＴＸ１において、ドットクロックの周波数が１／２倍に緩和されるので、高画質の画像データを伝送しても、伝送ミスやノイズ重畳を未然防止することができる。

次に、図１１は、信号変換部ＣＮＶの信号変換回路ＴＸ２の内部構成を示すブロック図である。図示の通り、信号変換回路ＴＸ２は、五対のＬＶＤＳ信号LVDS_2を受けてパラレル変換してＲＧＢデータを復元するＳＰ変換部S-P Converter と、復元されたＲＧＢデータに、同期信号や他の制御データを付加して高速シリアル信号の基礎データを生成するエンコーダEncodeと、高速シリアル信号の基礎データをシリアル変換して高速シリアル信号ＳＥＲ２として出力するＰＳ変換部P-S Converter とを有して構成されている。

図１１（ｂ）と図１１（ｃ）は、信号変換回路ＴＸ２に入力される五対のＬＶＤＳ信号LVDS_2と、信号変換回路ＴＸ２から出力される高速シリアル信号ＳＥＲ２との関係を図示したものである。図示の通り、１ピクセル分の画像データ（７×４＝２８ビット）は、これに他の制御データを付加することで、合計３６ビット長のシリアルデータに変換される。したがって、通信速度としては、９７２ＭＨｚ程度（２７ＭＨｚ×３６）に高速化されるが、ドットクロックの周波数は、２７ＭＨｚ程度である。

図１２（ａ）は、信号変換部ＣＮＶの信号変換回路ＴＸ３の内部構成を示すブロック図である。図示の通り、信号変換回路ＴＸ３は、一フレームが９６０×８００ドットで構成される複合ＲＧＢパラレル信号RGB_P と同期クロックを受けて、これを時間順次に偶数ピクセルと奇数ピクセルに切り分ける入力バッファInput Bufferと、偶数／奇数ピクセルのＲＧＢパラレル信号に、同期信号や他の制御データを付加して２系統の高速シリアル信号の基礎データを生成する一対のエンコーダEncodeと、２系統の基礎データを各々シリアル変換して高速シリアル信号ＳＥＲ３，ＳＥＲ４として出力する一対のＰＳ変換部P-S Converter と、を有して構成されている。

図９に示す通り、信号変換回路ＴＸ３には、ストライプ連結された複合ＲＧＢパラレル信号RGB_P を受けるが、入力バッファInput Bufferが、ＲＧＢパラレル信号を時間順次に偶数ピクセルと奇数ピクセルに切り分けることで、ストライプ分割の処理が実現される。

次に、図１２（ｂ）は、高速シリアル信号ＳＥＲ２〜ＳＥＲ４を受けるシリアル受信回路ＲＶ２〜ＲＶ４の内部構成を示すブロック図である。図示の通り、シリアル受信回路ＲＶ２〜ＲＶ４は、高速シリアル信号ＳＥＲｉをパラレル変換するパラレル変換部S-P Converter と、パラレルデータからＲＢＧデータを復元するデコーダDecodeと、を有して構成されている。そして、復元されたＲＧＢパラレルデータが、他の同期信号と共にサブ表示装置に出力されることで、サブ表示装置ＤＳ２〜ＤＳ４には、各々、一フレーム４８０×８００ドットの画像が描画される。

以上の通り、図９に示す第１構成では、メイン表示装置ＤＳ１へのＬＶＤＳ信号LVDS_1を、ドットクロック周波数を抑制した２系統のＬＶＤＳ信号LVDS_a，LVDS_bに分割するので、大型の表示装置を使用した高画質の表示動作を実現することができる。また、メイン表示装置への伝送距離が長くても、伝送ミスやノイズ重畳の問題が生じない。

また、図９に示す第１構成では、信号変換回路ＴＸ２，ＴＸ３を配置することで、サブ表示装置ＤＳ２〜ＤＳ４に向かう信号伝送路は、全て高速シリアル信号ＳＥＲ２〜ＳＥＲ４で構成される。そのため、表示装置の個数を増加させたにも拘らず、遊技機内部の配線がシンプルとなる。また、ドットクロックが２７ＭＨｚであり、サブ表示装置ＤＳ２〜ＤＳ４を使用した高画質で多様な画像演出が可能となる。

続いて、表示装置ＤＳ１〜ＤＳ４を使用して実行される画像演出の制御動作について、図１３（ａ）〜図１３（ｄ）のフローチャートと、図８や図１４の動作説明図を参照しつつ説明する。これらの画像演出は、演出制御ＣＰＵ４０から制御コマンドＣＭＤ’を受ける画像制御ＣＰＵ６３と、画像制御ＣＰＵ６３に指示されて機能するＶＤＰ回路５２と、によって実現される。そして、画像制御ＣＰＵ６３からＶＤＰ回路５２に対する指示は、レジスタ群７０に書込まれる動作パラメータによって特定される。なお、以下の説明では、便宜上、全ての表示装置ＤＳ１〜ＤＳ４が機能する演出タイミングについて説明するが、実際には、表示装置ＤＳ３〜ＤＳ４の一方又は双方が機能しない演出タイミングも存在する。

図１３に示す通り、画像演出動作は、画像制御ＣＰＵ６３によって所定時間毎に実行されるディスプレイリストＤＬの更新処理（図１３（ａ）〜図１３（ｂ））と、画像制御ＣＰＵ６３から受けるディスプレイリストＤＬに基づいて動作する描画回路７６、及び、表示回路７４の各シーケンス動作（図１３（ｃ）〜図１３（ｄ））と、によって実現される。なお、描画回路７６、及び、表示回路７４が、以下に説明するシーケンス動作を実現するよう、画像制御ＣＰＵ６３は、電源リセット時やその後の必要なタイミングで、必要な動作パラメータをレジスタ群７０に設定している。

以上を踏まえて説明すると、画像制御ＣＰＵ６３は、１／６０秒毎のＶブランク割込みで規定される一定時間δ（例えば１／３０秒）毎に、ディスプレイリストＤＬの更新処理を開始し（ＳＴ１）、描画回路７６、及び、表示回路７４のシーケンス動作を開始させている（ＳＴ２）。図６に関して説明した通り、Ｖブランク割り込みは、表示回路７４Ａの出力動作が終わったことを意味するが、ステップＳＴ２の処理に基づき、描画回路７６と、表示回路７４Ａ／７４Ｂ／７４Ｃは、間欠的に、自らの動作を並列的に実行する（図１４参照）。

最初に、図１４を参照して、描画回路７６と表示回路７４のシーケンス動作について概略的に説明する。先ず、Ｔ１から始まる実行周期で、ＣＰＵ６３が生成したディスプレイリストＤＬは、Ｔ１＋δから始まる実行周期で、描画回路７６に解釈され、描画回路７６が生成した画像データが、フレームバッファＦＢａ〜ＦＢｃに作成される。なお、全ての表示装置ＤＳ１〜ＤＳ４が機能する演出タイミングでは、ディスプレイリストＤＬには、４個の表示装置ＤＳ１〜ＤＳ４の表示画面を特定する一連の描画コマンド列が４区分されて記載されており、一連の描画コマンドの最終行には、表示装置ＤＳ３〜ＤＳ４の画像データをストライプ連結するためのストライプ連結処理ＪＯＩＮが記載されている。

そのため、フレームバッファＦＢｃには、ストライプ連結処理ＪＯＩＮに基づいて描画回路７６がストライプ連結した４８０×８００×２ピクセル分の画像データが展開されている。そして、これらの画像データが、Ｔ１＋２δから始まる実行周期で、表示回路７４によって出力される。したがって、本実施例では、３回の実行周期を経て、画像演出についての一単位動作が完了することになる。

以上の関係は、図７にも記載の通りであり、Ｔ１’のタイミングでＤＲＡＭ５４に転送されたディスプレイリストＤＬに基づき、Ｔ１＋δのタイミングで、ＣＧＲＯＭ５５のＣＧデータがＶＲＡＭ７１に読み出され（但し必要時に限る）、同じ実行周期で、フレームバッファＦＢａ〜ＦＢｃに画像データが作成される（タイミングＴ１＋δ’）。そして、この画像データは、Ｔ１＋２δのタイミングで、図９に示す３系統の通信路を通して、表示装置ＤＳ１〜ＤＳ４に出力される。

以上、概略説明をしたので、続いて、図１３（ｂ）に基づいて、ステップＳＴ２の処理を具体的に説明する。画像制御ＣＰＵ６３は、表示回路７４Ａ〜７４Ｃの表示領域を切換えるべく、各表示回路７４Ａ〜７４Ｃに対応する所定の表示レジスタに、所定値を設定すると共に、表示動作の開始を指示する（ＳＴ１０〜ＳＴ１２）。

図７に示す通り、フレームバッファＦＢａ〜ＦＢｃはダブルバッファ構造（０／１）になっており、その一方が、描画回路７６のアクセス対象となる描画領域であり、他方が、表示回路７４のアクセス対象となる表示領域である。そして、ステップＳＴ１０〜ＳＴ１２の処理によって、描画領域と表示領域が入れ替わることになり、それまでに描画回路７６がフレームバッファＦＢａ〜ＦＢｃに生成した一フレーム分の画像データが、この実行周期で、表示回路７４Ａ〜７４Ｃによって表示装置ＤＳ１〜ＤＳ４に向けて出力されることになる。

本実施例では、表示回路７４Ａ〜７４Ｃの動作周期が１／６０秒に設定されているのに対して、画像制御ＣＰＵ６３の動作周期が１／３０秒であるので、表示回路７４Ａ／７４Ｂ／７４Ｃは、実際には、同一の画像データを２度出力して、同一フレームを連続して二回表示することになる。なお、表示装置ＤＳ３／ＤＳ４が機能しないタイミングでは、破線で示すように、ステップＳＴ１１／ＳＴ１２の処理がスキップされる。また、表示装置ＤＳ３／ＤＳ４が表示動作を終えるべきタイミングでは、表示回路７４Ｂ／７４Ｃに対応する所定の表示レジスタに、所定値を設定することで、表示動作を停止させる。

表示回路７４についての上記の処理（ＳＴ１０〜ＳＴ１２）と共に、画像制御ＣＰＵ６３は、描画回路７６の動作を規定する所定の描画レジスタに、描画動作の動作開始を指示する（ＳＴ１３）。その結果、描画回路７６についても、１／３０秒毎に所定の動作を開始することになる。なお、描画回路７６や表示回路７４が実行すべき動作内容は、電源リセット時やその後の必要なタイミングで、画像制御ＣＰＵ６３によって、描画レジスタや表示レジスタに設定されることは先に説明した通りである。

図１３（ｂ）から図１３（ａ）に戻って説明を続けると、画像制御ＣＰＵ６３は、上記したステップＳＴ２の処理で、描画回路７６や表示回路７４のシーケンス動作を指示した後、画像演出シナリオに基づいて、次の一フレームについてのディスプレイリストＤＬを作成する。ここで、画像演出シナリオは、演出制御ＣＰＵ４０から受けた制御コマンドＣＭＤ’で特定される画像演出を具体化したものである。

すなわち、画像演出シナリオには、一定時間継続される一連の動画や、描画位置や配置姿勢や拡大縮小率が適宜に規定される静止画（背景画像や予告画像を含む）について、(1) 一連の動画演出の開始時刻や終了時刻、(2) どの静止画を、どの時刻に、どの位置に、どのように描くか、などが規定されている。なお、動画演出とは言っても、表示装置の描画画像が、迅速かつ円滑に変化するだけであり、一定時間毎に、同一又は異なる次の画像データ（フレーム画像データ）を、表示装置に描画する点では静止画と同じである。

そして、画像制御ＣＰＵ６３は、このような構成の演出シナリオを参照して、各タイミング（Ｔ１，Ｔ１＋δ，Ｔ１＋２δ，・・・）で、表示装置ＤＳ１，ＤＳ２の表示画像を特定する一群の描画コマンドを列記したディスプレイリストＤＬを生成する。ディスプレイリストＤＬは、動画については、時間的に進行する動画のどの部分を表示するかを、ＣＧＲＯＭの記憶位置を特定して規定し、スプライト画像などの静止画については、ＣＧＲＯＭの何処に記憶されている画像を、表示装置のどの位置に、どのように描くかなどを規定している。

ディスプレイリストＤＬを構成する描画コマンド列が、４個の表示装置ＤＳ１〜ＤＳ４に対応して４区分されていること（ＤＬ＝ＤＬｉ１＋ＤＬｉ２＋ＤＬｉ３＋ＤＬｉ４）、及び、一連の描画コマンドの最終行または適当な位置にストライプ連結処理ＪＯＩＮが記載されていることは、前記した通りである（ＤＬ＝ＤＬｉ１＋ＤＬｉ２＋ＤＬｉ３＋ＤＬｉ４＋ＪＯＩＮ）。

そして、このようなディスプレイリストＤＬは、画像制御ＣＰＵ６３に指示されたデータ転送回路７２によって、内蔵ＲＡＭ５９から、外付けＤＲＡＭ５４に転送される（ＳＴ４）。図７のタイミングＴ１’の矢印は、この動作を図示したものである。なお、画像制御ＣＰＵ６３は、動作周期ごとに、各表示装置一フレームを特定する一のディスプレイリストＤＬを生成する必要はなく、複数タイミングでの表示内容を特定する複数のディスプレイリストＤＬ１，ＤＬ２・・・を、一の動作周期でまとめて生成しても良い。

また、図１４には、画像制御ＣＰＵ６３によるステップＳＴ１３の処理が、ＣＰＵ６３から描画回路７６へ向かう縦方向の矢印で示され、画像制御ＣＰＵ６３によるステップＳＴ１０〜ＳＴ１２の処理が、ＣＰＵ６３から表示回路Ａ／Ｂ／Ｃに向う縦方向の矢印で示されている。

続いて、図１３（ｃ）〜（ｄ）や図１４を参照しつつ、描画回路７６、グラフィックスデコーダ７５、及びジオメトリエンジン７７などが協働して実行する描画動作について確認的に説明する。図１４に示す通り、この描画動作は、一定時間（δ）毎に繰り返されるが、便宜上、以下の説明では、書換え後のディスプレイリストＤＬ１に基づいて実行されるタイミングＴ１＋２δ以降の描画動作を説明する。

描画回路７６は、外付けＤＲＡＭ５４に記憶されているディスプレイリストのうち、未処理で最古のディスプレイリストであるディスプレイリストＤＬ１に記載されている描画コマンドを順番に解析して（図１３（ｃ）のＳＳ２０）、描画コマンドが指定する静止画や動画について、グラフィックスデコーダ７５やジオメトリエンジン７７を機能させる。

そして、グラフィックスデコーダ７５によってデコードされた静止画データや動画データは、各々、内蔵ＶＲＡＭ７１に確保されている静止画デコード領域や動画デコード領域に伸張展開される（ＳＳ２２〜ＳＳ２３）。次に、デコード後の静止画データや動画データが、描画コマンドによって規定される描画態様で、ＶＲＡＭ７１のフレームバッファＦＢ（ＦＢａ，ＦＢｂ，ＦＢｃ）の所定位置に書込まれることで描画処理が実行される（ＳＳ２４）。なお、描画態様には、フレームバッファＦＢ（ＦＢａ，ＦＢｂ，ＦＢｃ）における描画位置が含まれるが、スプライト画像などの場合には、更に、描画姿勢や拡大縮小率などが規定される場合があり、ジオメトリエンジン７７が機能する。

また、４区分されたディスプレイリストＤＬ１（＝ＤＬ１１＋ＤＬ１２＋ＤＬ１３＋ＤＬ１４）のうち、３区分目の描画コマンド列ＤＬ１３と、４区分目の描画コマンド列ＤＬ１４に基づく画像データは、各々、作業領域ＷＫ３と作業領域ＷＫ４に生成された後、最終のストライプ連結処理ＪＯＩＮに基づいたストライプ連結処理によってフレームバッファＦＢｃに纏められる（図９及びＳＳ２４参照）。なお、フレームバッファＦＢａ／ＦＢｂ／ＦＢｃは、各々、描画領域と表示領域に区分されたダブルバッファ構造であるので、描画動作（ＳＳ２４）では、より正確には、フレームバッファＦＢａ／ＦＢｂ／ＦＢｃの描画領域に画像データが書込まれることになる。

このようにして、全ての描画コマンドについての描画処理が終われば、間欠的に開始される次回の描画動作まで待機状態となる（ＳＳ２５）。なお、図７には、タイミングＴ１＋δ’において、フレームバッファＦＢ（ＦＢａ＋ＦＢｂ＋ＦＢｃ）に、必要な画像が描画されることが矢印で記載されている。

最後に、図１３（ｄ）に基づいて表示回路７４の動作を説明する。この表示動作も、一定時間（δ）毎に繰り返されるが、便宜上、以下の説明では、図１４に示すタイミングＴ１＋２δ以降の表示動作を説明する。先に説明した通り、このタイミングでは、ディスプレイリストＤＬ１に基づく画像データ（Ａ１，Ｂ１，Ｃ１）が、フレームバッファＦＢａ／ＦＢｂ／ＦＢｃの描画領域に確保されている。そして、この描画領域は、タイミングＴ１＋２δ以降の表示動作では、表示領域として機能する。

図１３（ｄ）に示す通り、表示回路７４Ａ／７４Ｂ／７４Ｃは、各々に対応するフレームバッファＦＢａ／ＦＢｂ／ＦＢｃの表示領域に格納されている画像データ（Ａ１，Ｂ１，Ｃ１）を読み出して、出力選択部７９に出力する（ＳＳ３０）。ここで、フレームバッファＦＢａの画像データ（Ａ１）は、表示装置ＤＳ１の一フレームを特定する画像データであり、フレームバッファＦＢｂの画像データ（Ｂ１）は、表示装置ＤＳ２の一フレームを特定する画像データである。また、フレームバッファＦＢｃの画像データ（Ｃ１）は、ストライプ連結された画像データであって、表示装置ＤＳ３〜ＤＳ４の複合フレームを特定している。

その後は、出力選択部７９の動作に基づき、表示回路７４Ａが出力するフレームバッファＦＢａの画像データ（Ａ１）が、ＬＶＤＳ部８０ａを経由してＬＶＤＳ信号LVDS_1として出力され、表示回路７４Ｂが出力するフレームバッファＦＢｂの画像データ（Ｂ１）が、ＬＶＤＳ部８０ｂを経由してＬＶＤＳ信号LVDS_2として出力される。また、表示回路７４Ｃが出力するフレームバッファＦＢｃの画像データ（Ｃ１）は、デジタルＲＧＢ部８０ｃを経由して複合ＲＧＢパラレル信号RGB_P として出力される。

図９に示す通り、ＬＶＤＳ部８０ａが出力する画像データ（Ａ１）に関するＬＶＤＳ信号LVDS_1は、信号変換回路ＴＸ１において、ストライプ分割されて、ドットクロックの緩和された２系統のＬＶＤＳ信号LVDS_a，LVDS_aとなり、これら２系統のＬＶＤＳ信号LVDS_a，LVDS_aが表示装置ＤＳ１に伝送された後、ＬＶＤＳ受信部ＲＶ１においてストライプ連結されることで、１２８０×１０２４ピクセルの表示画面を実現する。

また、ＬＶＤＳ部８０ｂが出力する画像データ（Ｂ１）に関するＬＶＤＳ信号LVDS_2は、信号変換回路ＴＸ２において、高速シリアル信号ＳＥＲ２に変換され、一対の差動信号ラインを経由して、シリアル受信回路ＲＶ２に伝送され、シリアル受信回路ＲＶ２でＲＧＢパラレル信号に復元されることで、表示装置ＤＳ２における４８０×８００ピクセルの表示画面を実現する。

一方、デジタルＲＧＢ部８０ｃが出力する画像データ（Ｃ１）は、表示装置ＤＳ３〜ＤＳ４についての複合フレームを特定する複合ＲＧＢパラレル信号RGB_P であり、信号変換回路ＴＸ３において、ストライプ分割された上で、高速シリアル信号ＳＥＲ３，ＳＥＲ４に変換され、各一対の差動信号ラインを経由して、シリアル受信回路ＲＶ３と、シリアル受信回路ＲＶ４に伝送される。そして、各シリアル受信回路ＲＶ３〜ＲＶ４でＲＧＢパラレル信号に復元されることで、表示装置ＤＳ３と表示装置ＤＳ４における各４８０×８００ピクセルの表示画面を実現する。

以上の動作は、タイミングＴ１＋２δから始まる表示動作だけでなく、タイミングＴ１＋３δから始まる表示動作でも同じである。すなわちが、タイミングＴ１＋３δから始まる表示動作では、表示回路７４Ａ／７４Ｂ／７４Ｃが、画像データＡ２／Ｂ２／Ｃ２を出力して、各表示装置ＤＳ１〜ＤＳ４に表示されることになる。

以下、同じ動作を繰り返すので、表示装置ＤＳ１〜ＤＳ４には、１／３０秒毎に更新される画像データＡｉ／Ｂｉ／Ｃｉが表示されることになる。なお、表示回路７４Ａ／７４Ｂ／７４Ｃは１／６０毎の動作するよう初期設定されているので、同一の画像データＡｉ／Ｂｉ／Ｃｉが連続して二度出力されることは先に説明した通りである。そのため、表示装置ＤＳ１〜ＤＳ４に表示される動画は、その再生速度が３０ｆｐｓ（Frames Per Second ）となる。

以上、プリローダ７３を機能させない第１実施例を説明したが、ＣＧＲＯＭ５５をシーケンシャルアクセスする弱点をカバーするには、プリローダ７３を活用するのも好適である、図１５及び図１６は、プリローダ７３を使用する第２実施例を示している。図１５に示す通り、第２実施例の画像演出動作は、画像制御ＣＰＵ６３によって所定時間毎に実行されるディスプレイリストの更新処理（図１５（ａ））と、画像制御ＣＰＵ６３から受けるディスプレイリストに基づいて動作するプリローダ７３、描画回路７６、及び、表示回路７４の各シーケンス動作（図１５（ｂ）〜図１５（ｄ））によって実現される。なお、プリローダ７３についても、描画回路７６や表示回路７４と同様に、以下に説明するシーケンス動作を実現するよう、電源リセット時やその後の必要なタイミングで、画像制御ＣＰＵ６３が、必要な動作パラメータをレジスタ群７０に設定している。

画像制御ＣＰＵ６３は、所定時間δ毎に、リスト更新処理を開始し（ＳＴ１）、プリローダ７３、描画回路７６、及び、表示回路７４のシーケンス動作を開始させる（ＳＴ２）。図１６（ａ）に示す通り、画像制御ＣＰＵ６３、プリローダ７３、描画回路７６、及び表示回路７４は、一定時間（δ）間隔で間欠的に、各々、自らの動作を並列的に実行することになる。なお、図１６（ｂ）は、ＣＰＵ回路の内蔵ＲＡＭ５９と、ＶＤＰ回路の内蔵ＶＲＡＭ７１と、外付けＤＲＡＭ５４と、ＣＧＲＯＭ５５について、各メモリの内容を模式的に示している。

画像制御ＣＰＵ６３の動作について説明を続けると、ステップＳＴ２の処理に続いて、画像制御ＣＰＵ６３は、演出シナリオに基づいてディスプレイリストＤＬを更新する（ＳＴ３）。そして、画像制御ＣＰＵ６３は、このような構成の演出シナリオを参照して、各タイミング（Ｔ１，Ｔ１＋δ，Ｔ１＋２δ，・・・）で、表示装置ＤＳ１の表示画像を特定する一群の描画コマンドを列記したディスプレイリストＤＬ１、ＤＬ２，・・・を生成する。

次に、このように構成されたディスプレイリストＤＬを、外付けＤＲＡＭ５４の規定領域に転送して、次のリスト更新タイミングに達するのを待つ（ＳＴ４）。図１６（ａ）及び図１６（ｂ）には、タイミングＴ１から開始される画像制御ＣＰＵ６３の動作の結果、ディスプレイリストＤＬ１が生成され、これがタイミングＴ１’で外付けＤＲＡＭ５４に転送されることが図示されている。

このディスプレイリストＤＬ１は、第２実施例では、一タイミング遅れたタイミングＴ１＋δで、プリローダ７３によって書換え処理がされ、更に一タイミング遅れたタイミングＴ１＋２δで、書換え後のディスプレイリストＤＬ１に基づいて描画回路７６によって描画処理がされる。そして、更に一タイミング遅れたタイミングＴ１＋３δで、表示回路７４の表示動作に基づいて、ディスプレイリストＤＬ１によって特定される表示画面が表示装置ＤＳ１〜ＤＳ４に現れる。

このように、第２実施例では、プリローダ７３、描画回路７６、及び表示回路７４が、一タイミングずつ遅れて動作するよう構成されている。そのため、タイミングＴ１から開始されるプリローダ７３は、外付けＤＲＡＭ５４の未処理で最古のディスプレイリストを処理することで、具体的には、一つ手前のタイミングで生成されたディスプレイリストを処理することになる。言い換えると、タイミングＴ１に画像制御ＣＰＵ６３が生成したディスプレイリストＤＬ１は、タイミングＴ１＋δから開始されるプリローダ７３の動作に基づき、以下の通りに処理される。

以下、タイミングＴ１＋δ以降を説明すると、プリローダ７３は、外付けＤＲＡＭ５４の規定領域に記憶されている、未処理で最古のディスプレイリストであるディスプレイリストＤＬ１を解析する。そして、ディスプレイリストＤＬ１に、ＣＧＲＯＭのＣＧデータの必要とする描画コマンドを検出した場合には、その一群のＣＧデータを外付けＤＲＡＭ５４のＣＧデータ領域に取得するべく、必要な情報をＣＧバスＩＦ部８２に伝える。また、この先読み（プリロード）処理に関わる描画コマンドにおける、ＣＧデータの記憶位置をＣＧＲＯＭ５５のソースアドレス値から、ＤＲＡＭ５４に確保したＣＧデータ領域のアドレス値に書換える（ＳＳ１０）。

以上の動作は、ＣＧＲＯＭのＣＧデータを必要とする描画コマンドを検出する毎に、繰り返し実行され、表示装置ＤＳ１〜ＤＳ４の各一フレームを構築するためのＣＧデータ（圧縮データ）が、全て、ＣＧＲＯＭ５５からＤＲＡＭ５４のＣＧデータ領域に確保されることになる。なお、一度、ＤＲＡＭ５４のＣＧデータ領域に確保したＣＧデータは、その後も使用可能に管理されているので、それ以前のタイミングで確保したＣＧデータを使用する場合には、プリロード処理（ＳＳ１１）がスキップされ（図１５（ｂ）の破線参照）、ＣＧデータの記憶位置をＣＧＲＯＭ５５のソースアドレス値から、ＤＲＡＭ５４に確保したＣＧデータ領域のアドレス値に書換える処理（ＳＳ１０）だけが実行される。

そして、表示装置ＤＳ１〜ＤＳ４の各一フレームを特定するディスプレイリストＤＬ１について、そこに記載された全描画コマンドについて、必要なＣＧデータのＤＲＡＭ５４への転送処理や、デイプレイリストの書換え処理が終了すれば、間欠的に開始される次回のプリロード動作まで待機することになる（ＳＳ１２）。なお、図１６（ｂ）には、タイミングＴ１＋δにおいて、必要なＣＧデータがＣＧＲＯＭ５５から外付けＤＲＡＭ５４に転送される状態が矢印で記載されている。なお、転送されたＣＧデータは圧縮状態のままである。

描画動作（ＳＳ２０〜ＳＳ２４）や出力動作（ＳＳ３０）については、動作タイミングが遅れるだけで動作内容は第１実施例と同じである。なお、図１６（ｂ）には、タイミングＴ１＋２δにおいて、フレームバッファＦＢａに、必要な画像が描画され、タイミングＴ１＋３δに出力されることが矢印で記載されている。この表示回路７４の表示動作も、一定時間（δ）毎に繰り返される。

なお、この実施例では、ステップＳＳ１０〜ＳＳ１１の処理は、必ずしも、単一のディスプレイリストＤＬに限定されず、複数ｎ個のディスプレイリストＤＬｉについて順番に実行することもできる。この場合、画像制御ＣＰＵ６３は、一の動作周期δで、複数のディスプレイリストＤＬｉを生成してＤＲＡＭ５４に転送し、プリローダ７３は、複数のディスプレイリストＤＬｉを可能な限り先行して解釈実行することになる。

以上の通り、第２実施例では、一連の動作を、プリローダ７３と、描画回路７６と、表示回路７４とが、連動して各々が担当する処理を並列的に実行するので、高画質で高速に変化する大画面の画像演出を支障なく実現することができる。

以上、本発明の実施例について詳細に説明したが、具体的な記載内容は特に本発明を限定するものではない。例えば、メイン表示装置ＤＳ１やサブ表示装置ＤＳ２〜ＤＳ４について、縦横ドット数や、ドットクロックについての数値は、それぞれ一例を示したに過ぎず、適宜に変更されるのは勿論である。

また、例えば、図９に示す実施例では、(1) メイン表示装置ＤＳ１の一フレームを特定するＬＶＤＳ信号LVDS_1を、信号変換回路ＴＸ１で、ドットクロック５４ＭＨｚの２つのＬＶＤＳ信号LVDS_1，LVDS_2に分割すると共に、(2) 表示装置ＤＳ３，ＤＳ４の複合フレーム（複合ピクセル）を特定する複合ＲＧＢパラレル信号RGB_P を、信号変換回路ＴＸ３で、ドットクロック２７ＭＨｚの２つの高速シリアル信号ＳＥＲ３，ＳＥＲ４に分割しているが特に限定されない。

図１７は第２構成を例示したものであり、表示装置ＤＳ２と表示装置ＤＳ３の画像データについて、ディスプレイリストに基づいて、一旦、作業領域ＷＫ２と作業領域ＷＫ３に、各４８０×８００ピクセル分の画像データを生成した後、ディスプレイリストに記載されているストライプ連結処理ＪＯＩＮに基づいてストライプ連結し、合計２×４８０×８００ピクセル分の複合フレームの画像データを、フレームバッファＦＢｂに転送している。

そして、表示回路７４Ｂは、フレームバッファＦＢｂの画像データを読み出して、出力選択部７９を経由して、ドットクロック５４ＭＨｚのＬＶＤＳ信号LVDS_2を出力している。この第２構成では、信号変換部ＣＮＶには、図２１に示す信号変換回路ＴＸ２’と、図２２に示す信号変換回路ＴＸ３’が搭載されている。

図２１に示す通り、信号変換回路ＴＸ２’は、図１１の信号変換回路ＴＸ２と類似する構成を有しており、受信したＬＶＤＳ信号LVDS_2をパラレル変換するパラレル変換部S-P Converter と、パラレル変換部S-P Converter が出力するパラレルデータを、奇数ピクセルと偶数ピクセルの画像データに切り分けて出力するバッファ回路Data Buffer と、切り分けられた奇数ピクセルデータと偶数ピクセルデータを受けて高速シリアル信号の基礎データを生成する一対のデコーダDecodeと、デコーダDecodeの出力をシリアル変換して高速シリアル信号ＳＥＲ２，ＳＥＲ３を出力する一対のシリアル変換部P-S Converter と、を有して構成されている。

図２１（ｂ）は、表示装置ＤＳ３，ＤＳ４の複合フレームの画像データを、奇数ピクセルと偶数ピクセルに切り分けるストライプ分割処理を図示したものであり、ストライプ連結された２×４８０×８００ピクセル分の画像データが、ストライプ分割されることで、ドッドクロック周波数が１／２倍になることが示されている。

ところで、表示装置ＤＳ４の画像データについては、図１７に示す通り、ディスプレイリストに基づいて、フレームバッファＦＢｃに生成され、これを表示装置７４Ｃが読み出して、出力選択部７９を経由して、ＲＧＢパラレル信号RGB_P として出力している。このＲＧＢパラレル信号RGB_P は、図２２に示す信号変換回路ＴＸ３’において、高速シリアル信号ＳＥＲ４に変換される。

図２２に示す通り、信号変換回路ＴＸ３’は、図１２の信号変換回路ＴＸ３と類似する構成を有しており、一フレームが４８０×８００ドットで構成されるＲＧＢパラレル信号と同期クロックを受ける入力バッファInput Bufferと、ＲＧＢパラレル信号に、同期信号や他の制御データを付加して高速シリアル信号の基礎データを生成するエンコーダEncodeと、高速シリアル信号の基礎データをシリアル変換して高速シリアル信号ＳＥＲ４として出力するＰＳ変換部P-S Converter と、を有して構成されている。

この第２構成では、信号変換回路ＴＸ３’及び信号変換回路ＴＸ２’を配置することで、サブ表示装置ＤＳ２〜ＤＳ４に向かう信号伝送路は、全て高速シリアル信号ＳＥＲ２〜ＳＥＲ４で構成されており、表示装置の個数を増加させたにも拘らず、遊技機内部の配線がシンプルとなる。また、ドットクロックが２７ＭＨｚであり、サブ表示装置ＤＳ２〜ＤＳ４を使用した高画質で多様な画像演出が可能となる。

図１８は、第３構成を例示したものであり、表示装置ＤＳ２〜ＤＳ４の画像データについて、ディスプレイリストに基づいて、一旦、作業領域ＷＫ２〜ＷＫ４に、各４８０×８００ピクセル分の画像データを生成した後、ディスプレイリストに記載されている横方向の水平連結処理ＪＩＯＮ’に基づいて、フレームバッファＦＢｂに、３×４８０×８００ピクセル分の複合フレームの画像データを転送している。

水平連結処理ＪＯＩＮ’は、所定の矩形枠データを、別の矩形枠データに転送する一連の描画コマンド列であって、ストライプ連結処理ＪＯＩＮと同様のサブルーチン処理である。但し、図１８に示す通り、作業領域ＷＫ２，ＷＫ３，ＷＫ４には、仮想的に矩形枠を構成する各４８０×８００ピクセル分の画像データが格納されるので、水平連結処理ＪＯＩＮ’の実行は、原理的には、矩形枠データの移動を実現する描画コマンドを、３回実行することで終わる。

そして、表示回路７４Ｂは、フレームバッファＦＢｂの画像データを読み出して、出力選択部７９を経由して、ドットクロック８１ＭＨｚのＬＶＤＳ信号LVDS_2を出力している。図１８に示す通り、この第３構成では、表示回路７４ＣやフレームバッファＦＢｃは機能しておらず、また、信号変換部ＣＮＶには、信号変換回路ＴＸ１の他には、信号変換回路ＴＸ４だけが配置されている。

信号変換回路ＴＸ４は、図２１の回路構成と類似の内部回路を有しており、図２３に示す通り、受信したＬＶＤＳ信号LVDS_2をパラレル変換するパラレル変換部S-P Converter と、パラレル変換部S-P Converter が出力するパラレルデータを、所定ピクセル毎に最大４区分（１〜４）して出力するバッファ回路Data Buffer と、所定区分数（１〜４）に区分されたピクセルデータを受けて高速シリアル信号の基礎データを生成するデコーダDecodeと、デコーダDecodeの出力をシリアル変換して高速シリアル信号ＳＥＲｉを出力するシリアル変換部P-S Converter と、を有して構成されている。

切り分けピクセル単位や、１〜４の区分範囲内の区分数は、適宜に設定可能であるが、実施例では、信号変換回路ＴＸ４への設定値に基づいて、切り分けピクセル単位＝４８０ピクセル、区分数＝３に設定することで、３×４８０×８００ピクセルの複合フレームの画像データを、４８０ピクセル毎に３区分して、各々４８０×８００ピクセルデータを伝送する高速シリアル信号ＳＥＲ２〜ＳＥＲ４を出力している。

次に、図１９は、第４構成を例示したものであり、信号変換部ＣＮＶには、ＲＧＢパラレル信号RGB_P を受けて信号変換回路ＴＸ４と同様の動作をする信号変換回路ＴＸ４’が搭載されている。ここで、信号変換回路ＴＸ４’と、信号変換回路ＴＸ４は、入力信号がＲＧＢパラレル信号RGB_P かＬＶＤＳ信号LVDS_2かの違いがある程度であり、見かけ上の内部動作は全く同一である。そして、フレームバッファＦＢｃに生成された、３×４８０×８００ピクセル分のサブ表示装置ＤＳ２〜ＤＳ４の複合フレームの画像データが、高速シリアル信号ＳＥＲ２〜ＳＥＲ４として、サブ表示装置ＤＳ２〜ＤＳ４に向けて出力される。

なお、第３構成の場合も含め、複合フレームの画像データは、必ずしも、水平連結処理ＪＯＩＮ’によって生成する必要はなく、縦横に連結しても良く、このような複合フレームであっても、信号変換回路ＴＸ４，ＴＸ４’において、適宜に切り分けて、高速シリアル信号ＳＥＲ２〜ＳＥＲ４を生成することができる。なお、信号変換回路ＴＸ４’は、縦１×横４の水平連結や、縦２×横２の縦横連結にも対応可能であるので、４つ目のサブ表示装置ＤＳ５を配置するのも好適である。

ところで、この第４構成では、メイン表示装置ＤＳ１の画像データについては、ディスプレイリストに基づいて、作業領域ＷＫ１に１２８０×１０２４ピクセル分の画像データを生成した後、ディスプレイリストに記載されたストライプ分割処理ＤＩＶを実行して、フレームバッファＦＢａと、フレームバッファＦＢｂに再配置している。なお、ストライプ分割処理ＤＩＶは、ストライプ連結処理の逆の動作を実行する描画コマンド列で構成されており、描画回路７６（ＤＬアナライザ）がアクセス可能なサブルーチンＤＩＶとして、電源リセット時に、例えば、内蔵ＶＲＡＭ７１や外付けＤＲＡＭ５４に記憶されている。

そして、表示回路７４Ａと表示回路７４Ｂは、フレームバッファＦＢａとフレームバッファＦＢｂの画像データを読み出し、出力選択部７９を通して、ドットクロック周波数を５４ＭＨｚに抑制したＬＶＤＳ信号LVDS_1，LVDS_2を出力している。この第４構成では、信号変換部ＣＮＶに信号変換回路ＴＸ１を配置することなく、２系統のＬＶＤＳ信号LVDS_1，LVDS_2を出力できる利点がある。

但し、作業領域ＷＫ１を使用する構成は、必ずしも、必須ではなく、より簡素化することも可能である。図２４は、作業領域ＷＫ１を使用しない第４構成の変形例を図示したものである。

ここでは、第１構成〜第３構成や第５構成と同様、１２８０×１０２４ピクセル分の画像データを、直接フレームバッファＦＢａに生成し、表示回路７４ＡがフレームバッファＦＢａの画像データを読み出す構成を採っている。そして、出力選択回路７９において、ストライプ分割の動作を実行させることで、奇数ストライプ分の画像データをＬＶＤＳ信号LDVS_1として出力し、偶数ストライプ分の画像データをＬＶＤＳ信号LDVS_2として出力している。

最後に、図２０は、第５構成を例示したものであり、４個のサブ表示装置ＤＳ２〜ＤＳ５を設ける構成例を示している。図示の通り、表示装置ＤＳ２〜ＤＳ３の画像データは、例えばストライプ連結されてフレームバッファＦＢｂに配置され、表示装置ＤＳ４〜ＤＳ５の画像データは、例えばストライプ連結されてフレームバッファＦＢｃに配置される。

そして、これらの画像データは、表示回路７４Ｂ，７４Ｃに読み出され、出力選択部７９を経由して、ＬＶＤＳ信号LVDS_2と、ＲＧＢパラレル信号RGB_P として、信号変換部ＣＮＶに伝送される。図示の通り、信号変換部ＣＮＶには、信号変換回路ＴＸ２’と、信号変換回路ＴＸ３は配置されているので、これらの回路を経由することで、４種類の高速シリアル信号ＳＥＲ２〜ＳＥＲ５に変換されて、サブ表示装置ＤＳ２〜ＤＳ５に向けて出力される。これら第３構成〜第５構成においても、第１構成と同様の優れた効果を発揮することができる。

ところで、第１構成〜第５構成において、信号伝送距離が長い場合でも、安定した信号伝送性能を確保したところである。そこで、このような目的のためには、図２０に示す第６構成のように、信号変換部ＣＮＶから出力されるＬＶＤＳ信号LVDS_a，LVDS_bを受けるドライブ基板を設けるのが好ましい。ドライブ基板には、例えば、図１０（ａ）に示す信号変換回路ＴＸ１が配置される。図１０に示す通り、信号変換回路ＴＸ１には、ＬＶＤＳ受信部LVDS-Rx と、ＬＶＤＳ送信部LVDS-Tx が、各々上下２段に配置されており、二組のＬＶＤＳ信号LVDS_a，LVDS_bをそのまま出力するドライブ動作（Dual-In Dual-Out）も可能に構成されている。

そこで、第６構成では、信号変換部ＣＮＶの信号変換回路ＴＸ１において、図１０に関して説明したSingle-In Dual-Outの動作を実行する一方、ドライブ基板の信号変換回路ＴＸ１においては、Dual-In Dual-Outのドライブ動作を実行することで、信号劣化を未然防止している。

また、第１構成〜第５構成の何れも、画像インタフェイス基板２８に信号変換部ＣＮＶを配置し、信号変換部ＣＮＶを経由して画像データを転送するため接続コネクタの個数分だけ機器構成が大型化する傾向となる。そこで、可能な限り、画像インタフェイス基板２８を小型化するためには、接続コネクタの個数を減らすのが効果的である。そこで、第６実施例では、信号変換回路ＴＸ２’と信号変換回路ＴＸ３の出力ＳＥＲ２〜ＳＥＲ５を単一の接続コネクタ（集合コネクタ）で受けている。この集合コネクタは、信号中継基板の集合コネクタに接続されており、伝送された高速シリアル信号ＳＥＲ２〜ＳＥＲ５は、信号中継基板で４個の出力用の接続コネクタに伝送されるようになっている。この構成では、信号中継基板を設けた分だけ、画像インタフェイス基板２８の大型化を抑制できる利点がある。

最後に、ストライプ連結処理ＪＯＩＮについて、図２５に基づいて具体的に例示する。図２５に再掲する通り、例えば、図９（ｂ）に示す実施例では、表示装置ＤＳ３用の画像データ（４８０×８００ピクセル分）は、作業領域ＷＫ３に完成され、表示装置ＤＳ４用の画像データ（４８０×８００ピクセル分）は、作業領域ＷＫ４に完成される。

そして、その後、これら完成状態の画像データは、ディスプレイリストの最終位置に記載されたストライプ連結処理ＪＯＩＮによって、９６０×８００ピクセル分の記憶領域を有するフレームバッファＦＢｃに纏められる必要がある。

そこで、このような動作を実現するため、図２５に示す実施例では、フレームバッファＦＢｃは、９６０×８００個の各ピクセルＰ（ｉ，ｊ）について、ＲＧＢデータを特定する３バイトとは別に、α値を特定するαチャンネルを有して構成されている。ここで、α値とは、各ピクセル位置Ｐ（ｉ，ｊ）に設定された透過度情報であって、フレームバッファＦＢｃに上書きする新規画像（source）と、フレームバッファＦＢｃの元画像（destination ）との透明度を規定するαブレンド処理を特定する値である。

特に限定されないが、α値を１バイト構成とすれば、各ピクセル位置Ｐ（ｉ，ｊ）の情報が、合計４バイトで特定されることになり、フレームバッファＦＢｃは、合計、９６０×８００×４バイト長のデータ容量を有することになる。

このような構成を有するフレームバッファＦＢｃに対して、ストライプ連結処理ＪＯＩＮでは、最初に、奇数列ピクセルを特定するαチャンネルに、α値＝０を書込む一方、偶数列ピクセルを特定するαチャンネルに、α値＝２５５を書込んでいる（ＳＳ５１）。

次に、作業領域ＷＫ３に格納されている完成状態の表示装置ＤＳ３の画像データ（４８０×８００ピクセル分）を、横方向に拡大して、９６０×８００ピクセル分の画像データとして、フレームバッファＦＢｃに書込む（ＳＳ５２）。

２倍拡大処理は、作業領域ＷＫ３からフレームバッファＦＢｃに画像データを転送させる描画コマンドにおいて、source側の画像領域（作業領域ＷＫ３）と、destination 側の画像領域（横方向に大きいフレームバッファＦＢｃ）を指定するだけで足りる。すなわち、destination 側のフレームバッファＦＢｃが、source側と比較して横方向に２倍であることから、描画回路（Pixel Generator ）において自動的に横方向の拡大処理が実行される。

また、この２倍拡大処理では、作業領域ＷＫ３の１列目の画像データが、フレームバッファＦＢｃの１列目と２列目にコピーされ、作業領域ＷＫ３の２列目の画像データが、フレームバッファＦＢｃの３列目と４列目にコピーされるよう構成されている。以下同様であり、作業領域ＷＫ３のＮ列目の画像データが、フレームバッファＦＢｃの２＊Ｎ−１列目と、２＊Ｎ列目にコピーされてdestination 画像となる。

次に、作業領域ＷＫ４に格納されている完成状態の表示装置ＤＳ４の画像データを、横方向に２倍拡大して、９６０×８００ピクセル分の画像データとして、フレームバッファＦＢｃの画像データとの間でαブレンド処理を実行する（ＳＳ５３）。この場合も、拡大処理によって、作業領域ＷＫ４のＮ列目の画像データが、フレームバッファＦＢｃの２＊Ｎ−１列目と２＊Ｎ列目に作用し、その位置のdestination 画像との間でαブレンド処理がされる。

αブレンド処理では、例えば、図２５の式１に示すように、Ｃｒ＝Ｃｄ＊（１−α／２５５）＋Ｃｓ＊α／２５５の演算が実行される。この演算式において、Ｃｄは、フレームバッファＦＢｃの、各ピクセル位置Ｐ（ｉ，ｊ）に書込まれた元画像（Destination ）のＲＧＢ情報、つまり、ステップＳＳ５２の処理で、フレームバッファＦＢｃに書込まれた作業領域ＷＫ３の画像データ（横拡大された表示装置ＤＳ３の９６０×８００ピクセル分）である。

一方、Ｃｓは、横拡大された作業領域ＷＫ４のSource画像（表示装置ＤＳ４の９６０×８００ピクセル分）のＲＧＢ情報であり、Ｃｒは、αブレンド処理後のフレームバッファＦＢｃのＲＧＢ情報である。なお、αブレンド処理式において、２５５は、１バイト構成（ｎ＝８）のα値の上限値であり、データ構成に対応して変化する（２^ｎ−１）。

先に説明した通り、α値は、ステップＳＳ５０の処理によって、図２５に示す奇数ピクセル列では０、偶数ピクセル列では２５５であるので、結局、奇数ピクセル列に対応するフレームバッファＦＢｃでは、Ｃｒ＝Ｃｄの関係より、元画像（Destination ）、つまり、サブ表示装置ＤＳ３用の画像データが、そのまま残ることなる。

一方、偶数ピクセル列に対応するフレームバッファＦＢｃでは、Ｃｒ＝Ｃｓの関係より、元画像（Destination ）が消滅して、上書きされる新規画像（Source）、つまり、サブ表示装置ＤＳ４用の画像データだけが記憶されることになる。

そして、これらの結果、フレームバッファＦＢｃには、表示装置ＤＳ３と表示装置ＤＳ４の画像データがストライプ連結されて格納されることになる。

なお、以上説明したαブレント処理では、横拡大されたサブ表示装置ＤＳ４の画像をSource画像としたが、これに代えて、横拡大されたサブ表示装置ＤＳ３の画像をSource画像としても良いのは勿論である。また、奇数ピクセル列に、サブ表示装置ＤＳ４の画像を残すか、サブ表示装置ＤＳ３の画像を残すかも任意であり、これに対応して、変換回路ＴＸ３などの出力側の回路接続を変更すれば良い。

また、実施例では、ストライプ連結処理ＪＯＩＮにステップＳＳ５１の処理を設け、ディスプレイリストの実行毎にα値の設定を行ったが、フレームバッファのαチャンネルが上書きされない構成を採る場合には、電源リセット後、一回だけステップＳＳ５１を実行するのでも良い。

また、実施例では、２つのサブ表示装置ＤＳ３，ＤＳ４に対応して作業領域ＷＫ３，ＷＫ４を２つ設けたが、フレームバッファＦＢｃを使用して、何れか一方の画像データを完成させても良い。但し、この場合には、サブ表示装置ＤＳ３／ＤＳ４の画像データを完成させるまでに、フレームバッファＦＢｃのαチャンネルを書き換えない構成を採る必要がある。

以上、第１構成（図９）、第２構成（図１７）、第５構成（図２０）に関して、ストライプ連結処理について説明したが、第３構成（図１８）、第４構成（図１９、図２４）では、画像データ連結用のαブレンド処理は不要である。

すなわち、作業領域ＷＫｉに完成した矩形枠の画像データを、フレームバッファＦＢに確保された別の矩形枠に転送する描画コマンドを使用することで、水平連結、垂直連結、縦横連結が可能であることは先に説明した通りである。

また、図１９に示す第４構成におけるストライプ分割処理ＤＩＶは、ストライプ連結処理の逆動作を実行すれば良い。

先ず、１２８０×１０２４ピクセルより前後１列（１０２４ピクセル）だけ余裕のある、−１列〜１２８１列の記憶容量を有する作業領域ＷＫ０を確保し（図１９参照）、作業領域ＷＫ０のαチャンネルについて、その奇数列にα値０を書込み、偶数列にはα値２５５を書込む。なお、−１列目の画像データについてはαブレンド処理が実行されず、また、１２８１列目の画像データは活用されないので、これらのα値は任意である。

次に、作業領域ＷＫ１の１２８０×１０２４ピクセル分の画像データＧｂｓを、作業領域ＷＫ０の１列〜１２８０列に書込み、この作業領域ＷＫ０の画像データＧｂｓと、作業領域ＷＫ１の画像データＧｂｓを１ピクセルだけ画面の右方向にずらせた画像データＧｂｓ’との間で、２列目から１２８１列目に対して、Ｃｒ＝Ｃｄ＊（１−α／２５５）＋Ｃｓ＊α／２５５のαブレンド演算Ｌを実行する。

すると、作業領域ＷＫ０の１列目は画像データＧｂｓが残り、２列目以降の偶数列では、Ｃｒ＝Ｃｓとなって画像データＧｂｓが消滅し、画像データＧｂｓより１ピクセルずれた画像データＧｂｓ’が上書きされることになる。

一方、３列目以降の奇数列では、Ｃｒ＝Ｃｄとなって画像データＧｂｓが残るので、結局、作業領域ＷＫ０の１列〜１２８０列において、奇数列と、その右側の偶数列には、同じ画像データが配置されることになる。

そこで、次に、このように完成された作業領域ＷＫ０の画像データ（１２８０×１０２４ピクセル）を、左右方向に１／２の容量を有するフレームバッファＦＢａに転送する。すると、この転送処理によって、左右ピクセルが自動的に横縮小されるので、フレームバッファＦＢａには、６４０×１０２４ピクセル分の奇数ストライプ画像データが完成されることになる。

続いて、作業領域ＷＫ１の１２８０×１０２４ピクセル分の画像データＧｂｓを、作業領域ＷＫ０の１列〜１２８０列に書込み、この作業領域ＷＫ０の画像データＧｂｓと、作業領域ＷＫ１の画像データＧｂｓを１ピクセルだけ左方向にずらせた画像データＧｂｓ”との間で、１列目から１２８０列目に対して、Ｃｒ＝Ｃｓ＊（１−α／２５５）＋Ｃｄ＊α／２５５のαブレンド演算Ｒを実行する。

すると、作業領域ＷＫ０の奇数列では、Ｃｒ＝Ｃｓとなって画像データＧｂｓ”が上書きされる一方、偶数列では、Ｃｒ＝Ｃｄとなって、画像データＧｂｓが残るので、偶数列と、その左側の奇数列には、同じ画像データが配置されることになる。

そこで、次に、このように完成された作業領域ＷＫ０の画像データ（１２８０×１０２４ピクセル）を、左右方向に１／２のフレームバッファＦＢｂに転送する。すると、この転送処理によって、左右ピクセルが自動的に横縮小されるので、フレームバッファＦＢｂには、６４０×１０２４ピクセル分の偶数ストライプ画像データが完成されることになる。

以上、第１構成〜第６構成について例示的に説明したが、集合コネクタや中継基板を配置する構成も含め、第１構成〜第６構成の内部構成を、適宜に交換ないし組み合わせても良いことは勿論であり、各々、同様の効果を発揮することができる。

ところで、ここまで説明した第１構成〜第６構成は、特に、サブ表示装置ＤＳ２〜ＤＳ４までの伝送距離が１ｍ以下である場合に好適に適用される。しかし、更に長い伝送距離であって、好適には、２ｍ以上の伝送距離を確保したい場合もある。

また、伝送距離の長短に拘らず、各表示装置ＤＳ１〜ＤＳ５に節電機構を付加したい場合や、サブ表示装置ＤＳ２〜ＤＳ４の全部又は一部を、役物演出に参加させたい場合もある。しかし、このような要請に応えるために、配線数が増えたのでは機器内部が煩雑化し、組立上や保守用に大変不便である。

そこで、以下に説明する第７構成では、サブ表示装置ＤＳ４で表示されるべき４８０×８００ピクセル分のＲＧＢ画像データ（ＲＧＢパラレル信号RGB_P ）を、信号変換回路ＴＸ５においてストライプ分割し、伝送速度を緩和した２経路（２ＬＡＮＥ）の高速シリアル信号ＳＥＲ６，ＳＥＲ７としてシリアル伝送している。

図２６に示す第７構成を、図１７に示す第２構成と対比すれば明らかなように、この第７構成では、高速シリアル信号ＳＥＲ６，ＳＥＲ７として伝送される画像データのドットクロック周波数が、１／２の１３．５ＭＨｚに抑制されるので、その分だけ伝送距離を長くすることができる。

本発明者の実験では、２ｍ程度の伝送距離でも問題がないことが、アイパターンで確認されている。なお、アイパターン（Eye Pattern ）とは、信号波形の遷移を多数サンプリングし、オシロスコープに重ね合わせて表示した図形である。

図２６に示す通り、この第７構成では、信号変換回路ＴＸ５に対応してシリアル受信回路ＲＶ５が配置されている（図２８参照）。そして、シリアル受信回路ＲＶ５は、２経路で伝送された高速シリアル信号ＳＥＲ６，ＳＥＲ７を受けてパラレル信号に復元し、ストライプ連結した４８０×８００ピクセル分のＲＧＢ画像データを、一のサブ表示装置ＤＳ４に供給している。

また、この実施例では、ＲＧＢ画像データ（２４ビット）などの表示装置ＤＳ４駆動用の信号に加えて、表示装置ＤＳ４のＬＥＤバックライトを調光制御するための調光信号ＤＩＭを伝送している。ここで、調光信号ＤＩＭは、１ビット長のＰＷＭ信号であり、高速シリアル信号を構成する３６ビット長シリアルデータ（図１１（ｂ）参照）の一部（１ビット）として伝送される。

そして、シリアル受信回路ＲＶ５で復元された調光信号ＤＩＭは、調光回路ＬＧＨに供給されて表示装置ＤＳ４のバックライトを階調制御している。したがって、この実施例では、例えば、デモ演出時に、サブ表示装置ＤＳ４のバックライト光を消光させる省電力機能を発揮することもでき、しかも、この調光制御のために配線数が増えることもない。

図２８は、信号変換回路ＴＸ５と、シリアル受信回路ＲＶ５と、調光回路ＬＧＨと、表示装置のバックライト部との関係を図示したものである。信号変換回路ＴＸ５の基本構成は、図２２に示す信号変換回路ＴＸ３’と基本的に同じであり、ＲＧＢ画像データを受けて、高速シリアル信号を出力する内部構成を有している。

但し、この実施例では、ＤＵＡＬ端子をＨレベルに維持（制御）することで、ストライプ分割された２ＬＡＮＥの高速シリアル信号ＳＥＲ６，ＳＥＲ７を出力している。また、信号変換回路ＴＸ５は、ＲＧＢパラレル信号（２４ビット）、同期信号ＨＳ，ＶＳ（２ビット）、及び、データイネーブル信号ＤＥ（１ビット）を、２７ＭＨｚピクセルクロックＰＣＬＫに同期して内部回路（Input Buffer）に取得すると共に、内蔵ＣＰＵ回路５１から受ける調光信号ＤＩＭ（１ビット）を、同じ内部回路（Input Buffer）に取得している。なお、調光信号ＤＩＭは、内蔵ＣＰＵ回路５１の演出制御に基づき、パラレル入出力ポート（ＰＩＯ）６２、出力回路６４ｐを経由して出力される（図６参照）。

信号変換回路ＴＸ５に取得された上記の合計２８ビットの信号は、同一論理レベルが継続して、ＤＣバランスが崩れることを防止するべく、適宜にエンコードされ、且つ、ストライプ分割されて、合計３６ビット長のシリアルデータとしてシリアル伝送される（図１１（ｂ）参照）。

図１１（ｂ）に示す通り、高速シリアル信号ＳＥＲ６，ＳＥＲ７において、３６ビット長のシリアルデータは、この実施例では、２７ＭＨｚのピクセルクロックＰＣＬＫに同期して更新される。

図２８に示す通り、シリアル受信回路ＲＶ５は、信号変換回路ＴＸ５に対応する内部構成を有しており、ＤＵＡＬ端子がＨレベルに固定されることで、２ＬＡＮＥの高速シリアル信号ＳＥＲ６，ＳＥＲ７の受信回路として機能する。そして、S-P Converter におけるパラレル変換の後、適宜にデコードされ、ストライプ連結されたＲＧＢパラレル信号（２４ビット）と、同期信号ＨＳ，ＶＳ（２ビット）と、データイネーブル信号ＤＥ（１ビット）が、ピクセルクロックＰＣＬＫと共に出力される。

また、この動作に合わせて、調光信号ＤＩＭも復元されて調光回路ＬＧＨに向けて出力される。調光回路ＬＧＨは、例えば、白色ＬＥＤドライバＴＰＳ６１１６ｘＡ（Texas Instrument）で構成され、制御端子ＣＴＲＬに受けるＰＷＭ信号たる調光信号ＤＩＭのパルス幅（デュティー比）に基づいて、バックライト部のＬＥＤランプ群を調光制御する。

したがって、本実施例によれば、配線数を増加させることなく、表示装置ＤＳ４の輝度を適宜に調整することができる。例えば、予告演出時に限ってサブ表示装置ＤＳ４を機能させるような遊技機では、デモ演出時だけでなく、予告演出時以外のタイミングでも、バックライトを消光させることができる。

以上の通り、図２６に示す第７構成によれば、ストライプ分割された２ＬＡＮＥの高速シリアル信号ＳＥＲ６，ＳＥＲ７を出力することで、伝送距離を２ｍ以上に延ばすことができる。しかも、図２８に示す信号変換回路ＴＸ５によれば、２ＬＡＮＥ伝送か、１ＬＡＮＥ伝送かをＤＵＡＬ端子によって適宜に選択できるので、伝送距離をそれほど必要としない他機種の遊技機にも、信号変換部ＣＮＶの回路基板をそのまま使用できる利点がある。

図２７は、図２６の信号変換部ＣＮＶをそのまま使用して、ピクセルクロック２７ＭＨｚの１ＬＡＮＥ伝送の機器構成を採る場合を示している。この第８構成では、ＤＵＡＬ端子をＬレベルに維持（制御）すると共に、調光信号ＤＩＭに変えてモータ駆動信号ＤＲを信号変換回路ＴＸ５に供給し、高速シリアル信号として伝送されたモータ駆動信号ＤＲによってサブ表示装置ＤＳ４を適宜に可動させている。

モータ駆動信号ＤＲは、例えば、一対の演出モータＭｒ，Ｍｒを駆動可能な８ビット長であり、ＰＳ変換部ＰＳＣで１ビット長の複合駆動信号に変換されて、信号変換回路ＴＸ５に供給される。そして、シリアル受信回路ＲＶ５で抽出された１ビット長の複合駆動信号は、ＳＰ変換部ＳＰＣで８ビット長のモータ駆動信号に復元されて、演出モータＭｒ，Ｍｒに供給される。

図３０は、ＰＳ変換部ＰＳＣとＳＰ変換部ＳＰＣの内部構成を図示したものである。ＰＳ変換部ＰＳＣは、ラッチ回路を有して構成され、ラッチ回路は、外部から受ける入力制御信号ＣＴＬ０，ＣＴＬ１に基づき、８ビット長のパラレルデータを取得する。取得されたパラレルデータは、サンプリング周波数５０ｋＨｚであって、１／５０ｍＳ毎に機能するシリアライザにおいて、適宜にスクランブルされてＤＣバランスを確保したシリアル信号として出力される。

一方、ＳＰ変換部ＳＰＣは、伝送レート２．５ＭＨｚ程度のシリアル信号（シングルエンド信号）が、デシリアライザでパラレル信号に復元され、出力回路に伝送される。そして、出力回路に伝送されたパラレル信号は、外部から受ける出力制御信号ＣＴＬ０，ＣＴＬ１に基づいて出力される。但し、実施例では、出力制御信号ＣＴＬ０をＬレベル、出力制御信号ＣＴＬ１をＨレベルに固定することで、取得したモータ駆動データを無制御状態で出力している。

図３１は、ＰＳ変換部ＰＳＣとＳＰ変換部ＳＰＣを追加して、モータ駆動データを高速シリアル信号の一部として伝送する回路例を示している。図３１の左側に示す通り、実施例のＰＳ変換部ＰＳＣでは、入力制御信号ＣＴＬ１をＨに固定する一方、データ更新時に、入力制御信号ＣＴＬ０をＬレベルに変化させることで、モータ駆動信号ＤＲをラッチ回路に取得させている。

具体的には、入力制御信号ＣＴＬ０がＬレベルからＨレベルに復帰する立上りエッジで、モータ駆動信号ＤＲがラッチ回路に取得される。そして、シリアライザは、１／５０ｍＳ毎に内部動作を繰り返し、更新されたモータ駆動信号をシリアル信号として繰り返し出力している。

特に限定されないが、出力されるシリアル信号（シングルエンド信号）の伝送レートは、２．５ＭＨｚであり、ＲＧＢデータの伝送レートを規定するピクセルクロック２７ＭＨｚの１／１０以下であって、ＲＧＢデータに混合させて高速シリアル信号として伝送しても何の問題もない。

先に説明した通り、実施例のＳＰ変換部ＳＰＣでは、出力制御信号ＣＴＬ０をＬレベル、出力制御信号ＣＴＬ１をＨレベルに固定することで、取得したモータ駆動データを無制御状態で出力している（図３１の右側参照）。

そして、この構成に対応して、実施例のＳＰ変換部ＳＰＣでは、内蔵されたデジタルフィルタ回路をＯＮ状態に設定しており（ＦＩＬＴ＝Ｈ）、３サンプリング周波数分の取得データが一致することを条件に、新規データとして出力回路に伝送されるようになっている。したがって、モータ駆動データを、無制御状態（垂れ流し状態）で出力し続けても何の問題が生じない。

以上説明した通り、ＤＵＡＬ端子を、適宜にＨ／Ｌ制御することで、同じ信号変換部ＣＮＶを搭載する回路基板の共通化を図りつつ、第７構成又は第８構成を実現することができ、サブ表示装置への伝送距離の違いに対処することができる。なお、第８構成では、シリアル受信回路ＲＶ５を使用したが、調光信号ＤＩＭやモータ駆動信号ＤＲを伝送しない場合には、図１２（ｂ）に示すシリアル受信回路を使用してコスト削減を図っても良い。

また、第７構成において、調光信号ＤＩＭを送らなくても良いし、調光信号ＤＩＭの代わりに、モータ駆動信号ＤＲを送っても良いのは勿論である。同様に、第８構成で、モータ駆動信号ＤＲを送らなくても良いし、モータ駆動信号ＤＲの代わりに、調光信号ＤＩＭを送っても良い。

また、第７構成や第８構成は、サブ表示装置ＤＳ４について説明したが、ＬＶＤＳ信号を受けてストライプ分割された２系統のＬＶＤＳ信号（LVDS_a + LVDS_b ）を出力する信号変換回路ＴＸ１（図９、図１７、図１８、図２０）についても、調光信号ＤＩＭやその他の信号を合わせて送信する構成を採るのも好適である。

以上、単一のメイン表示装置ＤＳ１を前提にして、多数のサブ表示装置ＤＳ２〜ＤＳ４を配置する構成について説明したが、メイン表示装置ＤＳ１を分割構成とする場合にも本発明を好適に適用することができる。

図３２は、１２インチ程度で同一形状の液晶表示装置ＤＳ１ａ，ＤＳ１ｂを二個配置してメイン表示装置ＤＳ１を実現すると共に、５インチ程度の４個のサブ表示装置ＤＳ２〜ＤＳ５を設けた実施例（第９構成）を示している。この構成では、メイン表示装置ＤＳ１が、１２インチの２倍の大きさとなるので、１９インチで構成されるメイン表示装置（第１構成〜第８構成）より大画面を実現することができる。しかも、２つの表示装置ＤＳ１ａ，ＤＳ１ｂを連動させて上下方向に可動させることで、新たな画像演出を実現することが可能となる。なお、ここでは、表示装置ＤＳ１ａ，ＤＳ１ｂの表示画面は、各々、例えば、横８００×縦６００ドットのピクセルを有していることにする。

２つの表示装置ＤＳ１ａ，ＤＳ１ｂの可動構成については、後述するとして、先ず、画像インタフェイス基板２８の回路構成について説明する。フレームバッファＦＢｂの構築された表示装置ＤＳ２，ＤＳ３用の複合画像データ（ストライプ連結された４８０×８００×２ピクセル分）は、第２構成（図１７）の場合と同様、信号変換回路ＴＸ２’において、ストライプ分割されることで、ドッドクロック周波数が１／２倍の２系統の高速シリアル信号に変換される。そして、シリアル受信回路ＲＶ２ａやシリアル受信回路ＲＶ２ｂにおいて、ＲＢＧパラレルデータに復元されて各表示装置ＤＳ２，ＤＳ３に供給される。

一方、フレームバッファＦＢｃの構築された表示装置ＤＳ４，ＤＳ５用の複合画像データ（ストライプ連結された４８０×８００×２ピクセル分）は、第１構成（図９）の場合と同様、信号変換回路ＴＸ３において、ストライプ分割されることで、ドッドクロック周波数が１／２倍の高速シリアル信号に変換される。そして、シリアル受信回路ＲＶ３やシリアル受信回路ＲＶ４において、ＲＢＧパラレルデータに復元されて各表示装置ＤＳ４，ＤＳ５に供給される。

以上の構成は、先に説明した第１構成や第２構成と類似しているが、この第９構成では、液晶表示装置ＤＳ１ａ，ＤＳ１ｂを二個配置してメイン表示装置ＤＳ１を実現するので、フレームバッファＦＢａには、ストライプ連結された表示装置ＤＳ１ａ，ＤＳ１ｂ用の８００×６００×２ピクセル分の画像データが構築される。

ストライプ連結の手法は、図２５に関して説明した通りである。表示装置ＤＳ１ａと表示装置ＤＳ１ｂに、各々、独立的な画像を表示する場合には、各々のディスプレイリストＤＬ１ａ，ＤＬ１ｂに基づき、各８００×６００ピクセル分の画像データが、８００×６００×２ピクセル分の作業領域ＷＫ０に生成される（図３２（ｂ）参照）。

一方、表示装置ＤＳ１ａと表示装置ＤＳ１ｂに、統一的な画像を表示する場合には、手前側の表示装置ＤＳ１の下方表示枠ＦＭ（図３４（ａ）参照）の分だけ大きい、図３２（ｂ’）に例示する８００×（６００×２＋δ）ピクセル分の作業領域ＷＫ０が確保される。そして、この８００×（６００×２＋δ）ピクセル分の描画領域に、単一のディスプレイリストＤＬ１に基づく統一的な画像データが生成される。

但し、何れの場合も、ディスプレイリストの最後のコマンド列に基づく図２５（ａ）の処理を経て、合計２×８００×６００ピクセル分の複合フレームの画像データがフレームバッファＦＢａに生成される（図３２（ｅ）参照）。具体的に確認すると、表示装置ＤＳ１ａと表示装置ＤＳ１ｂ用の画像データを、各々横方向に２倍拡大して、作業領域ＷＫ１，ＷＫ２に一時記憶し（図３２（ｃ）参照）、αブレンド演算を実行して得られる複合画像データをフレームバッファＦＢａに生成する。なお、統一画像においては、表示装置ＤＳ１の下方表示枠ＦＭの領域（上下幅δ）が欠落した複合画像データが、フレームバッファＦＢａに生成されることになる（図３４（ｂ）参照）。

何れにしても、表示回路７４Ａは、フレームバッファＦＢａの画像データを読み出して、ドットクロック８０ＭＨｚのＬＶＤＳ信号ＬＶＤＳを出力し、信号変換回路ＴＸ１は、スプライト分割により、ドットクロック４０ＭＨｚの２種類のＬＶＤＳ信号を出力する。このように、第９構成では、ドットクロック周波数が１／２に緩和された２系統のＬＶＤＳ信号が、画像インタフェイス基板２８から各表示装置ＤＳ１ａ，ＤＳ１ｂに伝送されるので、周波数が低い分だけ、伝送距離を長く確保することができ、各表示装置ＤＳ１ａ，ＤＳ１ｂにおける自由な可動演出が可能となる。

画像インタフェイス基板２８に配置される信号変換回路ＴＸ１は、図１０（ａ）に示す通りであり、２種類のＬＶＤＳ信号は、各々、表示装置ＤＳ１ａ用の画像データと、表示装置ＤＳ１ｂ用の画像データを伝送する信号に他ならない。そして、各表示装置ＤＳ１ａ，ＤＳ１ｂに内蔵されたＬＶＤＳ受信部ＲＶ１ａ，ＲＶ１ｂによってＲＧＢパラレル信号が復元されて、各表示画面が構築される。

続いて、図３３に基づいて、表示装置ＤＳ１ａと表示装置ＤＳ１ｂの可動機構ＳＴＲについて説明する。図３３（ａ）は、可動機構ＳＴＲの主要部を背面側から見た斜視図であり、図３３（ｃ）は、可動機構ＳＴＲを表面側から見た斜視図である。

図３３（ａ）に示す通り、この可動機構ＳＴＲは、連動して一体回転する２つの左右の駆動モータＭＯＲ，ＭＯＬと、各モータＭＯＲ，ＭＯＬに駆動され、回転ローラＲＯ，ＲＯを経由して周回するファンベルトＢＴ，ＢＴと、後方位置において左右のファンベルトＢＴ，ＢＴに保持される左右一対の後方保持片ＨＬｂ，ＨＬｂと、後方保持片ＨＬｂ，ＨＬｂに固定される後方ベース板ＢＳｂと、前方位置において左右のファンベルトＢＴ，ＢＴに保持される左右一対の前方保持片ＨＬａ，ＨＬａと、前方保持片ＨＬａ，ＨＬａに固定される前方ベース板ＢＳａと、前後位置に離間して配置された合計４本の案内ポールＧＤａ，ＧＤａ，ＧＤｂ，ＧＤｂと、を有して構成されている。

ここで、表示装置ＤＳ１ｂは、後方ベース板ＢＳｂに固定され、一方、表示装置ＤＳａは、前方ベース板ＢＳａで固定されることで保持される。また、前方保持片ＨＬａ，ＨＬａと後方保持片ＨＬｂ，ＨＬｂには、各々、案内ポールＧＤａ，ＧＤａ，ＧＤｂ，ＧＤｂを受け入れる受入穴が設けられており、表示装置ＤＳ１ａ，ＤＳ１ｂと一体化された各保持片ＨＬａ，ＨＬｂは、各々に対応する案内ポールＧＤａ，ＧＤｂに案内されて上下方向に円滑に昇降移動するようになっている。

図３３（ｂ）は、２つの表示装置ＤＳ１ａ，ＤＳ１ｂの位置関係と、移動位置を示してものである。図３３（ｂ１）は、初期状態を示しており、上側に位置する表示装置ＤＳ１ａと、下側に位置する表示装置ＤＳ１ｂとが、重合することなく上下方向に連続することで、１２インチの２倍の表示画面を形成している。なお、表示装置ＤＳ１ａの下方表示枠ＦＭが、表示装置ＤＳ１ｂの上方表示枠の位置に一致するので、２つの表示装置ＤＳ１ａ，ＤＳ１ｂは、下方表示枠ＦＭの部分を除いて一枚の表示画面を形成する。

ここで、２つの駆動モータＭＯＲ，ＭＯＬは、連動して一体回転するよう構成されているので、例えば、駆動モータＭＯＲ，ＭＯＬが、図示の反時計方向に一体回転を開始すると、上側の表示装置ＤＳ１ａが降下することに対応して、下側の表示装置ＤＳ１ｂが上昇することになる。

そして、二つの表示装置ＤＳ１ａ，ＤＳ１ｂが前後方向に重合する図３３（ｂ２）の重合状態を経て、更に、表示装置ＤＳ１ａが降下して限界位置に達すると、図３３（ｂ３）の状態になる。図示の通り、表示装置ＤＳ１ａの降下限界は、表示装置ＤＳ１ｂの上昇限界であり、上側に位置する表示装置ＤＳ１ｂと下側に位置する表示装置ＤＳ１ａによって、１２インチの２倍の表示画面が形成される。

なお、図３３（ｂ３）の状態から、駆動モータＭＯＲ，ＭＯＬが、図示の時計方向に一体回転すると、図３３（ｂ２）の重合状態を経て、図３３（ｂ１）の初期状態に戻ることになる。

そこで、本実施例では、駆動モータＭＯＲ，ＭＯＬを、時計方向又は反時計方向に適宜量だけ回転させることで、初期状態（ｂ１）と重合状態（ｂ２）とを含んだ演出動作Ａや、重合状態（ｂ２）と降下限界（ｂ３）とを含んだ演出動作Ｂや、初期状態（ｂ１）と降下限界（ｂ３）とを含んだ演出動作Ｃなどによって、遊技者を盛り上げている。これらの可動演出は、好適には、予告演出として実行される。また、演出動作Ａ〜演出Ｃに対応して、フレームバッファＦＢａには適宜な画像データが生成される。

図３４は、可動演出の初期状態（ｂ１）において、作業領域ＷＫ０に、表示装置ＤＳ１ａ，ＤＳ１ｂ毎の独立的な画像データが生成される場合（図３４（ａ）と、作業領域ＷＫ０に一体的な画像データが生成される場合（図３４（ｂ）とを示している。

図３４（ａ）の場合には、画像制御ＣＰＵ６３（図６）は、表示装置ＤＳ１ａに表示すべき一フレーム画像を特定するディスプレイリストＤＬ１ａと、表示装置ＤＳ１ｂに表示すべき一フレーム画像を特定するディスプレイリストＤＬ１ｂとをＶＤＰ回路５２に出力する。一方、図３４（ｂ）の場合には、画像制御ＣＰＵ６３（図６）は、表示装置ＤＳ１ａと表示装置ＤＳ１ａとで表示される一フレーム画像（８００×（６００×２＋δ）ピクセル）を特定するディスプレイリストＤＬ１をＶＤＰ回路５２に出力することになる。先に説明した通り、８００×δピクセルの画像は、表示装置ＤＳ１ａの下方表示枠ＦＭに対応する非表示部分を構成する。

また、図３４（ｃ）や図３４（ｄ）に例示するような、二つの表示装置ＤＳ１ａ，ＤＳ１ｂの重合状態や、図３３に示す動作Ａ〜動作Ｃの移動動作中についても、表示装置ＤＳ１ａと表示装置ＤＳ１ａとで表示される一フレーム画像（８００×（６００×２＋δ）又は８００×６００×２ピクセル）を特定するディスプレイリストＤＬ１がＶＤＰ回路５２に出力される。

但し、かなりの速度で移動させる場合には、表示画像を確実に目視することが遊技者にとって困難であるので、表示装置の移動に対応した過渡的な画像を表示するのが好適である（図３４参照）。過渡的な画像にすることで、表示装置の高速移動に伴って、仮に、表示画面の崩れることがあっても、遊技者に不快感を与えることがない。なお、表示装置ＤＳ１ａ，ＤＳ１ａの可動演出は、他の役物と協働させるのも好適であり、図３４（ｄ）では、二つの表示装置ＤＳ１ａ，ＤＳ１ｂの重合状態において、他の役物ＹＡＫＵが表示画面の前面に出現して、適宜に開閉するなど、遊技者を更に盛り上げる予告演出を実現している。

そして、何れの場合にも、作業領域ＷＫ０に構築された画像データは、図３２（ｂ）〜図３２（ｅ）の手順を経て、フレームバッファＦＢａにスプライト連結され、信号変換回路ＴＸ１でスプライト分割された後、ＬＶＤＳ受信部ＲＶ１ａ，ＲＶ１ｂを経て各表示装置ＤＳ１ａ，ＤＳ１ｂに供給される。先に説明した通り、画像インタフェイス基板２８から表示装置ＤＳ１ａ，ＤＳ１ｂまでに伝送されるＬＶＤＳ信号の周波数が、他の実施例の場合の１／２に緩和されるので、信号伝送距離の限界が緩和される分だけ、移動距離の長い派手な可動演出が可能となる。なお、移動中の画像を過渡的な画像にすることで、移動速度を高速化できることは先に説明した通りである。

また、図３３の実施例では、二つの表示装置ＤＳａ，ＤＳｂを上下に配置して、互いに上下方向に移動させたが、二つの表示装置ＤＳａ，ＤＳｂを左右に配置して、互いに左右方向に移動させるのも好適である。なお、二つの表示装置に限定されず、３個又はそれ以上を適宜に配置し、これらを直線的又は非直線的に縦横に移動させるのも好適である。

以上、本明細書では、弾球遊技機に関して各種の構成を説明したが、本発明は、弾球遊技機に限らず、回胴遊技機など、画像演出を伴う他の遊技機においても好適に活用できることは勿論である。

ＧＭ 遊技機
２３ サブ制御手段
ＤＳ１、ＤＳ２ 表示装置
５１ 画像演出制御手段（内蔵ＣＰＵ回路）
５２ 画像生成手段
ＣＮＶ 信号変換手段
ＳＥＲｉ 変換信号
ＲＶ 信号復元手段

Claims (7)

1. 所定のスイッチ信号に起因して実行される抽選処理の抽選結果に対応する画像演出を、他の制御手段から受けた制御コマンドに基づいて、表示装置を使用して実行可能なサブ制御手段を設けた遊技機であって、
   前記サブ制御手段は、
   所定の演出時には、表示装置の表示内容を特定する描画指示を出力して、画像演出を中心統括的に制御する画像演出制御手段と、
   画像演出を構成する静止画及び／又は動画の構成要素となる圧縮データを記憶するデータ記憶手段と、
   前記画像演出制御手段から受ける前記描画指示に基づいて、データ記憶手段をアクセスして生成された画像信号を出力可能な画像生成手段と、
   前記画像生成手段が出力する画像信号を受けて、信号形式及び／又はドットクロックを変換したシリアル変換信号を出力可能な信号変換回路を配置した信号変換手段と、
   前記信号変換手段から受けるシリアル変換信号に基づいて、表示装置の一フレームを特定する画像信号を復元して、復元した画像信号を一の表示装置に供給する信号復元回路を配置した信号復元手段と、を有して構成され、
   前記信号変換回路は、画像演出制御手段から所定の制御端子（ＤＵＡＬ）に受ける伝送制御信号のレベルに基づいて、１系統のシリアル変換信号を一対の差動信号線に出力するか、１系統のシリアル変換信号より伝送速度が低減化された２系統のシリアル変換信号を二対の差動信号線に出力するか、何れか一の動作をするよう構成され、
   前記信号復元回路は、一対の差動信号線又は二対の差動信号線を経由してシリアル変換信号を受けて動作して、何れの場合も、前記一の表示装置の一フレームを特定する画像信号を復元していることを特徴とする遊技機。
2. 前記信号変換回路は、前記画像生成手段からＲＧＢパラレル形式の画像信号を受けている請求項１に記載の遊技機。
3. 前記信号変換回路は、前記画像生成手段が出力する画像信号とは別経路の関連信号を受け、これらの信号を混合させたシリアル変換信号を出力可能に構成されている請求項１又は２に記載の遊技機。
4. 前記関連信号は、前記一の表示装置のバックライトを調光制御する１ビット長のＰＷＭ信号である請求項３に記載の遊技機。
5. 前記関連信号は、必要時に前記一の表示装置を可動させる複数ビット長のモータ駆動信号である請求項３に記載の遊技機。
6. 複数ビット長のモータ駆動信号を１ビット長の複合信号に纏めるＰＳ変換部が設けられ、前記信号変換回路は、ＰＳ変換部から複合信号を受けている請求項５に記載の遊技機。
7. 前記複合信号を複数ビット長のモータ駆動信号に復元するＳＰ変換部が設けられ、前記ＳＰ変換部は、前記信号復元回路から前記複合信号を受けている請求項６に記載の遊技機。