JP6084673B1 - 遊技機 - Google Patents

Abstract

【課題】メモリを大型化することなく、大量の動画や静止画を確保することができ、バリエーション豊富な画像演出を実現可能な遊技機を提供する。【解決手段】画像演出を中心統括的に制御するＣＰＵ回路５１に、表示装置ＤＳ１の一フレーム分の画像表示を特定する描画リストを生成するリスト生成処理が設けられ、画像データを表示装置に出力するＶＤＰ回路５２には、描画リストに対応して画像データを生成する描画回路７６と、描画回路の生成した通常周期の標準動画の画像データと、通常周期の整数Ｎ倍で更新される低速動画の画像データとを出力する表示回路７４が設けられている。【選択図】図６

Description

本発明は、遊技動作に起因する抽選処理を行い、その抽選結果に対応する画像演出を実行する遊技機に関し、特に、迫力ある画像演出を安定して実行できる遊技機に関する。

パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、７・７・７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。

このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される演出動作を２０秒前後実行し、その後、特別図柄を整列させている。一方、ハズレ状態の場合にも、同様のリーチアクションが実行されることがあり、この場合には、遊技者は、大当り状態になることを強く念じつつ演出動作の推移を注視することになる。そして、図柄変動動作の終了時に、停止ラインに所定図柄が揃えば、大当り状態であることが遊技者に保証されたことになる。

この種の遊技機では、各種の演出を複雑化かつ豊富化したいところ、特に、画像演出については、その要請が高い。そのため、表示装置は勢い大型化し、また、高速に変化する動画も含め、解像度についても極限的に上げたいところである。

しかし、高解像度の動画は、その解像度の分だけデータ量が大型化するので、多種類の動画や静止画をメモリ（ＣＧＲＯＭ）に大量に確保する上で問題があった。すなわち、ＣＧＲＯＭが大型化すると製造コストが増加し、配置スペース上も問題が生じる。

この発明は、上記の課題に鑑みてなされたものであって、メモリを大型化することなく、大量の動画や静止画を確保することができ、バリエーション豊富な画像演出を実現可能な遊技機を提供することを目的とする。

上記の目的を達成するため、本発明は、所定のスイッチ信号に起因して実行される抽選処理の抽選結果に対応する画像演出を、他の制御手段から受けた制御コマンドに基づいて実行するサブ制御手段を設けた遊技機であって、前記サブ制御手段は、画像演出を中心統括的に制御する画像演出制御手段と、画像演出を構成する静止画及び／又は動画の構成要素となる圧縮データを記憶するデータ記憶手段と、前記画像演出制御手段の指示に基づく圧縮データから生成された画像データを表示装置に出力することで画像演出を実現する画像生成手段と、を有して構成され、前記画像演出制御手段に、表示装置の一フレーム分の画像表示を特定する描画リストを生成するリスト生成手段が設けられる一方、前記画像生成手段には、前記リスト生成手段が生成した描画リストに対応して表示装置の一フレーム分の画像データを生成する描画手段と、前記描画手段の生成した画像データを受けて表示装置に出力する出力手段と、が設けられ、前記出力手段が出力する画像データには、通常周期で更新される標準動画の画像データと、通常周期より長い動作周期で更新される低速動画の画像データとが含まれ、前記リスト生成手段と、前記描画手段とは、所定の動作周期を有して間欠的に動作し、前記描画手段は、前記所定の動作周期における一動作周期又は二動作周期遅れたタイミングで、前記リスト生成手段が生成した描画リストに対応する画像データを生成するよう構成されている。

本発明では、標準動画と低速動画を使い分けるので、メモリを大型化することなく、大量の動画や静止画を確保することができ、バリエーション豊富な画像演出を実現することができる。

この場合、出力手段は、リスト生成手段や描画手段と同じ動作周期を有して間欠的に動作しており、描画手段が生成した画像データは、一動作周期遅れたタイミングで、表示回路によって出力されるのが好適である。

前記出力手段が低速動画の画像データを出力する一動作周期前のタイミングでは、前記描画手段は、低速動画について、それまでと同じ画像データを使用して一フレーム分の画像データを生成することがあるのが典型的である。

また、本発明は、描画手段と、出力手段とは、所定の動作周期を有して間欠的に動作しており、描画手段は、第１領域と第２領域を切換えて使用して、２つの領域の何れかに一フレーム分の画像データを格納する一方、出力手段は、描画手段が格納した画像データを一動作周期遅れて読み出すように構成されているのも好適である。この場合、前記出力手段が低速動画の画像データを出力する一動作周期前のタイミングでは、前記描画手段は、低速動画について画像データを生成しないことがある。

この場合、出力手段は、第１領域と第２領域の何れかの領域から一フレーム分の画像データを読み出すよう構成され、前記描画手段が低速動画について画像データを生成しないタイミングでは、出力手段は、一動作周期前と同じ領域から同じ画像データを読み出すよう構成されているのが好適である。

一方、前記出力手段は、複数フレーム分の画像データを、各々、異なる表示装置に出力する複数の表示回路を有して構成され、所定の表示回路は、所定条件下、他の表示回路より長い動作周期で動作して、同一の画像データをＮ回連続して出力するよう構成されているのも好適である。

低速動画は、連続する複数フレームの各フレームが、他のフレームに依存することなく、単独でエンコード可能に構成されているのが好ましく、標準動画を構成する少なくとも一部のフレームは、過去フレームに基づくデータを使用してエンコードされるよう構成されているのも好適である。

上記した本発明の遊技機によれば、メモリを大型化することなく、大量の動画や静止画を確保することができ、バリエーション豊富な画像演出を実現することができる。

実施例に示すパチンコ機の斜視図である。 図１のパチンコ機の遊技盤を図示した正面図である。 実施例のパチンコ機の全体構成を示すブロック図である。 演出制御部と画像制御部の回路構成を例示するブロック図である。 時計ＩＣの構成を説明する図面である。 画像演出を担当する複合チップの内部構成を示すブロック図である。 表示回路の動作を説明する図面である。 メモリの構成と、画像演出を実現する動作手順を説明する図面である。 プリローダを使用しない第１実施例の動作内容を説明するフローチャートである。 サブ表示装置において、補助動画を低速再生する場合の動作を説明する図面である。 メイン表示装置において、通常動画を通常再生すると共に、補助動画を低速再生する場合の動作を説明する図面である。 プリローダを使用する第２実施例の動作内容を説明するフローチャートである。 第２実施例の動作を説明する図面である。

以下、実施例に基づいて本発明を詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。

ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。一方、ガラス扉６の上部左右位置と下側には、全３個のスピーカが配置されている。上部に配置された２個のスピーカは、各々、左右チャネルＲ，Ｌの音声を出力し、下側のスピーカは重低音を出力するよう構成されている。

前面板７には、発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。

上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。

上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。

図２に示すように、遊技盤５の表面には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その略中央には、中央開口ＨＯが設けられている。そして、中央開口ＨＯの下方には、不図示の可動演出体が隠蔽状態で収納されており、可動予告演出時には、その可動演出体が上昇して露出状態となることで、所定の信頼度の予告演出を実現している。ここで、予告演出とは、遊技者に有利な大当り状態が招来することを不確定に報知する演出であり、予告演出の信頼度とは、大当り状態が招来する確率を意味している。

中央開口ＨＯには、大型の液晶カラーディスプレイ（ＬＣＤ）で構成されたメイン表示装置ＤＳ１が配置され、メイン表示装置ＤＳ１の右側には、小型の液晶カラーディスプレイで構成された可動式のサブ表示装置ＤＳ２が配置されている。メイン表示装置ＤＳ１は、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置ＤＳ１は、中央部に特別図柄表示部Ｄａ〜Ｄｃと右上部に普通図柄表示部１９とを有している。そして、特別図柄表示部Ｄａ〜Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されることがあり、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、適宜な動画などによる予告演出が実行される。

サブ表示装置ＤＳ２は、通常時には、その表示画面が遊技者に見やすい角度に傾斜した静止状態で画像情報を表示している。但し、所定の予告演出時には、遊技者に見やすい角度に傾斜角度を変えながら、図示の左側に移動する共に、所定の予告動画（補助動画）を表示するようになっている。すなわち、実施例のサブ表示装置ＤＳ２は、単なる表示装置ではなく、予告演出を実行する可動演出体としても機能している。ここで、サブ表示装置ＤＳ２による予告演出は、その信頼度が高く設定されており、遊技者は、大きな期待感をもってサブ表示装置ＤＳ２の移動動作に注目することになる。

本実施例では、メイン表示装置ＤＳ１だけでなく、サブ表示装置ＤＳ２でも動画演出が実行されるが、ＣＧＲＯＭを大型化することなく、多種類の動画を再生できるよう、サブ表示装置ＤＳ２及び／又はメイン表示装置ＤＳ１では、演出価値が高くない補助動画を低速で再生している。この点の詳細は後述するが、主としてメイン表示装置ＤＳ１で再生される通常動画は、３０ｆｐｓ（frame per second）程度であるのに対して、主としてサブ表示装置ＤＳ２で再生される補助動画は、１５ｆｐｓ程度であり、動画データの総量を抑制しつつ、バリエーション豊富な動画演出を実現している。

ところで、遊技球が落下移動する遊技領域には、第１図柄始動口１５ａ、第２図柄始動口１５ｂ、第１大入賞口１６ａ、第２大入賞口１６ｂ、普通入賞口１７、及び、ゲート１８が配設されている。これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。

第１図柄始動口１５ａの上部には、導入口ＩＮから進入した遊技球がシーソー状又はルーレット状に移動した後に、第１図柄始動口１５に入賞可能に構成された演出ステージ１４が配置されている。そして、第１図柄始動口１５に遊技球が入賞すると、特別図柄表示部Ｄａ〜Ｄｃの変動動作が開始されるよう構成されている。

第２図柄始動口１５ｂは、左右一対の開閉爪を備えた電動式チューリップで開閉されるように構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、所定時間だけ、若しくは、所定個数の遊技球を検出するまで、開閉爪が開放されるようになっている。

なお、普通図柄表示部１９は、普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止する。

第１大入賞口１６ａは、前後方向に進退するスライド盤を有して構成され、第２大入賞口１６ｂは、下端が軸支されて前方に開放する開閉板を有して構成されている。第１大入賞口１６ａや第２大入賞口１６ｂの動作は、特に限定されないが、この実施例では、第１大入賞口１６ａは、第１図柄始動口１５ａに対応し、第２大入賞口１６ｂは、第１図柄始動口１５ｂに対応するよう構成されている。

すなわち、第１図柄始動口１５ａに遊技球が入賞すると、特別図柄表示部Ｄａ〜Ｄｃの変動動作が開始され、その後、所定の大当り図柄が特別図柄表示部Ｄａ〜Ｄｃに整列すると、第１大当りたる特別遊技が開始され、第１大入賞口１６ａのスライド盤が、前方に開放されて遊技球の入賞が容易化される。

一方、第２図柄始動口１５ｂへの遊技球の入賞によって開始された変動動作の結果、所定の大当り図柄が特別図柄表示部Ｄａ〜Ｄｃに整列すると、第２大当りたる特別遊技が開始され、第２大入賞口１６ｂの開閉板が開放されて遊技球の入賞が容易化される。特別遊技（大当り状態）の遊技価値は、整列する大当り図柄などに対応して種々相違するが、何れの遊技価値が付与されるかは、遊技球の入賞タイミングに応じた抽選結果に基づいて予め決定される。

典型的な大当り状態では、大入賞口１６の開閉板が開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板が閉じる。このような動作は、最大で例えば１５回まで継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態（確変状態）となるという特典が付与される。

図３は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図であり、図４はその一部を詳細に図示したものである。図３に示す通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧や、電源異常信号ＡＢＮ１、ＡＢＮ２やシステムリセット信号（電源リセット信号）ＳＹＳなどを出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出などを実行する演出制御基板２２と、演出制御基板２２から受けた制御コマンドＣＭＤ’に基づいて２つの表示装置ＤＳ１，ＤＳ２を駆動する画像制御基板２３と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２４と、遊技者の操作に応答して遊技球を発射させる発射制御基板２５と、を中心に構成されている。

図示の通り、主制御基板２１が出力する制御コマンドＣＭＤは、演出制御基板２２に伝送される。また、主制御基板２１が出力する制御コマンドＣＭＤ”は、主基板中継基板３２を経由して、払出制御基板２４に伝送される。

制御コマンドＣＭＤ，ＣＭＤ’，ＣＭＤ”は、何れも１６ビット長であるが、主制御基板２１や払出制御基板２４が関係する制御コマンドは、８ビット長毎に２回に分けてパラレル送信されている。一方、演出制御基板２２から画像制御基板２３に伝送される制御コマンドＣＭＤ’は、１６ビット長をまとめてパラレル伝送されている。そのため、可動予告演出を含む予告演出を、多様化して多数の制御コマンドを連続的に送受信するような場合でも、迅速にその処理を終えることができ、他の制御動作に支障を与えない。

図示の通り、本実施例では、画像制御基板２３及び演出制御基板２２からアクセス可能な液晶インタフェイス基板２８が設けられている。そして、液晶インタフェイス基板２８は、現在時刻を計時可能な時計回路（リアルタイムクロック）ＲＴＣと、遊技実績情報を記憶するメモリ素子（Static Random Access Memory ）ＳＲＡＭが搭載されている。

また、本実施例では、画像制御基板２３は、ＬＶＤＳ受信回路などを搭載した液晶インタフェイス基板２８を経由して、メイン表示装置ＤＳ１とサブ表示装置ＤＳ２を駆動している。ここで、液晶インタフェイス基板２８と、画像制御基板２３とは、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されている。同様に、演出制御基板２３と液晶インタフェイス基板２８についても、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されている。そのため、各電子回路の回路構成を複雑高度化しても基板全体の収納空間を最小化できると共に、接続ラインを最短化することで耐ノイズ性を高めることができる。

これら主制御基板２１、演出制御基板２２、画像制御基板２３、及び払出制御基板２４には、ワンチップマイコンなどのコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板２１〜２４と液晶インタフェイス基板２８に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２２、画像制御部２３、及び払出制御部２４と言うことがある。なお、主制御部２１に対して、演出制御部２２、画像制御部２３、及び払出制御部２４の全部又は一部がサブ制御部となる。

このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新たな盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材１を除く全てが、盤側部材ＧＭ２である。

図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２４と、発射制御基板２５と、枠中継基板３５とが含まれており、これらの回路基板が、前枠３の適所に各々固定されている。一方、遊技盤５の背面には、主制御基板２１、演出制御基板２２、画像制御基板２３が、表示装置ＤＳ１，ＤＳ２やその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１〜Ｃ４によって電気的に接続されている。

電源基板２０は、接続コネクタＣ２を通して、主基板中継基板３２に接続され、接続コネクタＣ３を通して、電源中継基板３３に接続されている。電源基板２０には、交流電源の投入と遮断とを監視する電源監視部ＭＮＴが設けられている。電源監視部ＭＮＴは、交流電源が投入されたことを検知すると、所定時間だけシステムリセット信号ＳＹＳをＬレベルに維持した後に、これをＨレベルに遷移させる。

また、電源監視部ＭＮＴは、交流電源の遮断を検知すると、電源異常信号ＡＢＮ１，ＡＢＮ２を、直ちにＬレベルに遷移させる。電源異常信号ＡＢＮ１，ＡＢＮ２は、電源投入後に速やかにＨレベルとなる。

ところで、本実施例のシステムリセット信号は、交流電源に基づく直流電源によって生成されている。そのため、交流電源の投入（通常は電源スイッチのＯＮ）を検知してＨレベルに増加した後は、直流電源電圧が異常レベルまで低下しない限り、Ｈレベルを維持する。したがって、直流電源電圧が維持された状態で、交流電源が瞬停状態となっても、システムリセット信号ＳＹＳがＣＰＵをリセットすることはない。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、交流電源の瞬停状態でも出力される。

主基板中継基板３２は、電源基板２０から出力される電源異常信号ＡＢＮ１、バックアップ電源ＢＡＫ、及びＤＣ５Ｖ，ＤＣ１２Ｖ，ＤＣ３２Ｖを、そのまま主制御部２１に出力している。一方、電源中継基板３３は、電源基板２０から受けたシステムリセット信号ＳＹＳや、交流及び直流の電源電圧を、そのまま演出制御部２２に出力している。そして、演出制御部２２は、受けたシステムリセット信号ＳＹＳを、そのまま画像制御部２３に出力している。

一方、払出制御基板２４は、中継基板を介することなく、電源基板２０に直結されており、主制御部２１が受けると同様の電源異常信号ＡＢＮ２や、バックアップ電源ＢＡＫを、その他の電源電圧と共に直接的に受けている。

電源基板２０が出力するシステムリセット信号ＳＹＳは、電源基板２０に交流電源２４Ｖが投入されたことを示す電源リセット信号であり、この電源リセット信号によって演出制御部２２のワンチップマイコン４０と画像制御部２３の内蔵ＣＰＵ回路は、その他の回路素子やＶＤＰを含む内部回路と共に電源リセットされるようになっている。

但し、このシステムリセット信号ＳＹＳは、主制御部２１と払出制御部２４には、供給されておらず、各々の回路基板２１，２４のリセット回路ＲＳＴにおいて電源リセット信号（ＣＰＵリセット信号）が生成されている。そのため、例えば、接続コネクタＣ２がガタついたり、或いは、配線ケーブルにノイズが重畳しても、主制御部２１や払出制御部２４のＣＰＵが異常リセットされるおそれはない。演出制御部２２と画像制御部２３は、主制御部２１からの制御コマンドに基づいて、従属的に演出動作を実行することから、回路構成の複雑化を回避するために、電源基板２０から出力されるシステムリセット信号ＳＹＳを利用している。

主制御部２１や払出制御部２４に設けられたリセット回路ＲＳＴは、各々ウォッチドッグタイマを内蔵しており、各制御部２１，２４のＣＰＵから、定時的なクリアパルスを受けない限り、各ＣＰＵは強制的にリセットされる。

また、この実施例では、ＲＡＭクリア信号ＣＬＲは、主制御部２１で生成されて主制御部２１と払出制御部２４のワンチップマイコンに伝送されている。ここで、ＲＡＭクリア信号ＣＬＲは、各制御部２１，２４のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷのＯＮ／ＯＦＦ状態に対応した値を有している。

主制御部２１及び払出制御部２４は、電源基板２０から電源異常信号ＡＢＮ１，ＡＢＮ２を受けることによって、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源ＢＡＫは、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御部２１と払出制御部２４のワンチップマイコンの内蔵ＲＡＭのデータを保持するＤＣ５Ｖの直流電源である。したがって、主制御部２１と払出制御部２４は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。

図３に示す通り、主制御部２１は、主基板中継基板３２を経由して、払出制御部２４に制御コマンドＣＭＤ”を送信する一方、払出制御部２４からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮや、動作開始信号ＢＧＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号ＢＧＮは、電源投入後、払出制御部２４の初期動作が完了したことを主制御部２１に通知する信号である。

また、主制御部２１は、遊技盤中継基板３１を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６〜１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動式チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部２１から配電された電源電圧ＶＢ（１２Ｖ）で動作するよう構成されている。また、図柄始動口１５への入賞状態などを示す各スイッチ信号は、電源電圧ＶＢ（１２Ｖ）と電源電圧Ｖｃｃ（５Ｖ）とで動作するインタフェイスＩＣで、ＴＴＬレベル又はＣＭＯＳレベルのスイッチ信号に変換された上で、主制御部２１に伝送される。

先に説明した通り、演出制御基板２２と画像制御基板２３と液晶インタフェイス基板２８とはコネクタ連結によって一体化されており、演出制御部２２は、電源中継基板３３を経由して、電源基板２０から各レベルの直流電圧（５Ｖ，１２Ｖ，３２Ｖ）と、システムリセット信号ＳＹＳを受けている（図３及び図４（ａ）参照）。

また、演出制御部２２は、主制御部２１から制御コマンドＣＭＤとストローブ信号ＳＴＢとを受けている。そして、演出制御部２２は、ランプ駆動基板３６及びランプ駆動基板２９やモータランプ駆動基板３０に搭載されたドライバＩＣに、ランプ駆動信号ＳＤＡＴＡを、クロック信号ＣＫに同期してシリアル伝送することで、多数のＬＥＤランプや電飾ランプで構成されたランプ群を駆動して、制御コマンドＣＭＤに基づくランプ演出を実現している。

本実施例の場合、ランプ演出は、三系統のランプ群ＣＨ０〜ＣＨ２によって実行されており、ランプ駆動基板３６は、枠中継基板３４，３５を経由して、ＣＨ０のランプ駆動信号ＳＤＡＴＡ０を、クロック信号ＣＫ０に同期して受けている（クロック同期式シリアル通信）。なお、シリアル信号として伝送される一連のランプ駆動信号ＳＤＡＴＡ０は、動作制御信号ＥＮＡＢＬＥ０がアクティブレベルに変化したタイミングで、ドライバＩＣからランプ群ＣＨ０に出力されることで一斉に点灯状態が更新される。

以上の点は、ランプ駆動基板２９についても同様であり、ランプ駆動基板２９のドライバＩＣは、ランプ群ＣＨ１のランプ駆動信号ＳＤＡＴＡ１を、クロック信号ＣＫ１に同期して受け、動作制御信号ＥＮＡＢＬＥ１がアクティブレベルに変化したタイミングで、ランプ群ＣＨ１の点灯状態を一斉に更新している。

一方、モータランプ駆動基板３０に搭載されたドライバＩＣは、クロック同期式で伝送されるランプ駆動信号を受けてランプ群ＣＨ２を駆動すると共に、クロック同期式で伝送されるモータ駆動信号を受けて、複数のステッピングモータで構成された演出モータ群Ｍ１〜Ｍｎを駆動している。なお、ランプ駆動信号とモータ駆動信号は、一連のシリアル信号ＳＤＡＴＡ２であって、クロック信号ＣＫ１に同期してシリアル伝送され、これを受けたドライバＩＣは、動作制御信号ＥＮＡＢＬＥ２がアクティブレベルに変化するタイミングで、ランプ群ＣＨ２やモータ群Ｍ１〜Ｍｎの駆動状態を更新する。

また、演出制御部２２は、画像制御部２３に対して、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’と、電源基板２０から受けたシステムリセット信号ＳＹＳと、２種類の直流電圧（１２Ｖ，５Ｖ）とを出力している。そして、画像制御部２３では、制御コマンドＣＭＤ’に基づいて表示装置ＤＳ１，ＤＳ２を駆動して各種の画像演出を実行している。図３及び図４（ａ）に示す通り、画像制御部２３は、汎用ワンチップマイコンと同等の内部構成を有する内蔵ＣＰＵ回路（画像演出制御装置）５１と、ＶＤＰ（Video Display Processor ）５２と、を内蔵した複合チップ５０を中心に構成されている。また、内蔵ＣＰＵの制御プログラムを記憶する制御メモリ（ＰＲＯＭ）５３と、大量のデータを高速にアクセス可能なＤＲＡＭ（Dynamic Random Access Memory）５４と、画像制御に必要な大量のＣＧデータを記憶するＣＧＲＯＭ５５とが搭載されている。

そして、ＣＧＲＯＭ５５から読み出したＣＧデータに基づいてＶＤＰ５２が生成した画像データは、第１と第２のＬＶＤＳ（低電圧差動伝送Low voltage differential signaling）信号として、液晶インタフェイス基板２８を経由して、メイン表示装置ＤＳ１とサブ表示装置ＤＳ２に伝送される。なお、表示装置ＤＳ１には、ＬＶＤＳ信号をＲＧＢ信号に変換するＬＶＤＳ受信部が内蔵されており、表示装置ＤＳ１は、液晶インタフェイス基板２８から５対のＬＶＤＳ信号と、ＬＥＤバックライト電源を含む直流電源電圧とを受けて駆動されている。一方、サブ表示装置ＤＳ１は、液晶インタフェイス基板２８のＬＶＤＳ受信部で変換されたデジタルＲＧＢ信号と、ＬＥＤバックライト電源を含む直流電源電圧とを受けて駆動されている。

続いて、図４（ａ）に基づいて、演出制御部２２の構成を更に詳細に説明する。図４（ａ）に示す通り、演出制御部２２は、音声演出・ランプ演出・演出可動体による予告演出・データ転送などの処理を実行するワンチップマイコン４０（演出制御ＣＰＵ４０）と、演出制御ＣＰＵ４０の制御プログラムや各種の演出データＥＮを記憶する制御メモリ（flash memory）４１と、内蔵レジスタＲＧ０〜ＲＧｎに設定される演出制御ＣＰＵ４０の指示に基づいて音声信号を再生して出力する音声プロセッサ４２と、再生される音声信号の元データである圧縮音声データなどを記憶する音声メモリ４３と、音声プロセッサ４２から出力される音声信号を受けるデジタルアンプ４６と、を備えて構成されている。

本実施例の場合、制御メモリ４１に記憶されている演出データＥＮには、ランプ演出や音声演出の演出進行を管理するシナリオデータと、ＬＥＤの点滅態様を決定するランプ駆動データと、モータの回転態様を決定するモータ駆動データと、が含まれている。なお、ランプ駆動データやモータ駆動データは、１ビットずつ時間順次に出力されることで、ランプ駆動シリアル信号やモータ駆動シリアル信号となる。

ワンチップマイコン４０には、複数のシリアル入出力ポートＳＩＯと、複数のパラレル入出力ポートＰＩＯとが内蔵されている。ここで、シリアル入出力ポートＳＩＯには、ＣＨｉのランプ駆動信号又はモータ駆動信号ＳＤＡＴＡｉをクロック信号ＣＫｉに同期して出力するシリアル出力ポートＳｏｉと、モータ群Ｍ１〜Ｍｎの原点センサ信号（シリアル信号）をクロック信号ＣＫ３に同期して受けるシリアルポートＳｉとが含まれている。なお、ｉ＝０〜２であって、三系統のランプ群ＣＨ０〜ＣＨ２や、ＣＨ２のランプ群と共に駆動されるモータ群Ｍ１〜Ｍｎに対応している。

一方、パラレル入出力ポートＰＩＯは、出力ポートＰｏ，Ｐｏ’と入力ポートＰｉに区分され、入力ポートＰｉには、主制御部２１からの制御コマンドＣＭＤ及びストローブ信号ＳＴＢが入力される。一方、出力ポートＰｏ’からは動作制御信号ＥＮＡＢＬＥ０〜ＥＮＡＢＬＥ２が出力され、出力ポートＰｏからは、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’が出力されるよう構成されている。詳細には、主制御基板２１から出力された制御コマンドＣＭＤ及びストローブ信号（割込み信号）ＳＴＢが、バッファ４４において、ワンチップマイコン４０の電源電圧３．３Ｖに対応する論理レベルに降圧された後、入力ポートＰｉに８ビット単位で二回に分けて供給される。また、割込み信号ＳＴＢは、演出制御ＣＰＵ４０の割込み端子に供給され、受信割込み処理によって、演出制御部２２は、制御コマンドＣＭＤを取得するよう構成されている。

演出制御部２２が取得する制御コマンドＣＭＤには、（１）異常報知その他の報知用制御コマンドなどの他に、（２）図柄始動口への入賞に起因する各種演出動作の概要特定する制御コマンド（変動パターンコマンド）や、図柄種別を指定する制御コマンド（図柄指定コマンド）が含まれている。ここで、変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当たり抽選における当否結果とが含まれている。

また、図柄指定コマンドには、大当たり抽選の結果に応じて、大当たりの場合には、大当たり種別に関する情報（１５Ｒ確変、２Ｒ確変、１５Ｒ通常、２Ｒ通常など）を特定する情報が含まれ、ハズレの場合には、ハズレを特定する情報が含まれている。変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当り抽選における当否結果とが含まれている。なお、これらに加えて、リーチ演出や予告演出の有無などを含めて変動パターンコマンドで特定しても良いが、この場合でも、演出内容の具体的な内容は特定されていない。

そのため、演出制御部２２では、変動パターンコマンドを取得すると、これに続いて演出抽選を行い、取得した変動パターンコマンドで特定される演出概要を更に具体化している。例えば、リーチ演出や予告演出について、その具体的な内容が決定される。そして、決定された具体的な遊技内容にしたがい、ＬＥＤ群などの点滅によるランプ演出や、スピーカによる音声演出の準備動作を行うと共に、画像制御部２３に対して、ランプやスピーカによる演出動作に同期した画像演出に関する制御コマンドＣＭＤ’を出力する。

このような演出動作に同期した画像演出を実現するため、演出制御部２２は、出力ポートＰｏを通して、画像制御部２３に対するストローブ信号（割込み信号）ＳＴＢ’と共に、１６ビット長の制御コマンドＣＭＤ’を出力している。なお、演出制御部２２は、図柄指定コマンドや、異常報知用制御コマンドや、その他の制御コマンドを受信した場合は、その８ビット単位の制御コマンドを、１６ビット長に纏めた状態で、割込み信号ＳＴＢ’と共に画像制御部２３に向けて出力している。

先に説明した通り、本実施例の音声プロセッサ４２は、演出制御ＣＰＵ４０から内蔵レジスタ（音声制御レジスタ）ＲＧ０〜ＲＧｎに受ける指示（音声コマンドＳＮＤによる設定値）に基づいて、音声メモリ４３をアクセスして、必要な音声信号を再生して出力している。図示の通り、音声プロセッサ４２と、音声メモリ４３とは、２６ビット長の音声アドレスバスと、１６ビット長の音声データバスで接続されている。そのため、音声メモリ４３には、１Ｇビット（＝２２６＊１６）のデータが記憶可能となる。本実施例の場合、音声メモリ４３に記憶された圧縮音声データは、１３ビット長のフレーズ番号（０００Ｈ〜１ＦＦＦＨ）で特定されるフレーズ（phrase）圧縮データであり、一連の背景音楽の一曲分（ＢＧＭ）や、ひと纏まりの演出音（予告音）などが、最高８１９２種類（＝２^１３）、各々、フレーズ番号に対応して記憶されている。そして、このフレーズ番号は、演出制御ＣＰＵ４０から音声プロセッサ４２の音声制御レジスタＲＧ０〜ＲＧｎに伝送される音声コマンドＳＮＤの設定値によって特定される。

音声コマンドＳＮＤは、複数（２又は３）バイト長であって、音声プロセッサ４２に内蔵された多数の音声制御レジスタＲＧ０〜ＲＧｎの何れかＲＧｉに、所定の設定値を伝送するWrite 用途で使用される。但し、本実施例の音声コマンドＳＮＤは、フレーズ番号などの設定値を書込むWrite 用途だけでなく、所定の音声制御レジスタＲＧｉからステイタス情報（エラー情報）ＳＴＳを読み出すRead用途でも使用される。なお、アクセス対象となる所定の音声制御レジスタＲＧｉは、１バイト長のレジスタアドレスで特定される。

音声制御レジスタＲＧｉへの設定値の設定（Write ）は、必ずしも、音声制御レジスタ毎に個別的に実行する必要はなく、音声メモリ４３に格納されているＳＡＣデータを指定して、一群の音声制御レジスタＲＧｉ〜ＲＧｊに対する一連の設定動作を完了させることもできる。ここで、ＳＡＣデータとは、音声制御レジスタＲＧｉのレジスタアドレス（１バイト）と、その音声制御レジスタＲＧｉへの設定値（複数バイト）とを対応させた最大５１２個（最大１０２４バイト）の集合体を意味する。本実施例では、このようなＳＡＣデータが、必要組だけ、予め音声メモリ４３に記憶されており、一組のＳＡＣデータは、単一のＩＤ情報である１３ビット程度のＳＡＣ番号で特定されるようになっている。

したがって、本実施例の場合、Write 用途の音声コマンドＳＮＤは、ＳＡＣ番号を指定して一組のＳＡＣデータを特定するか、或いは、設定値とレジスタアドレスとを個別的に特定することになる。

図４（ｂ）に接続関係の要部を記載している通り、演出制御ＣＰＵ４０と音声プロセッサ４２は、１バイトデータを送受信可能なパラレル信号線（データバス）ＣＤ０〜ＣＤ７と、動作管理データを送信可能な２ビット長の動作管理データ線（アドレスバス）Ａ０〜Ａ１と、読み書き（read/write）動作を制御可能な２ビット長の制御信号線ＷＲ，ＲＤと、音声プロセッサ４２を選択するチップセレクト信号線ＣＳとで接続されている。

パラレル信号線ＣＤ０〜ＣＤ７は、演出制御ＣＰＵ４０のデータバスで実現され、また、動作管理データ線Ａ０〜Ａ１は、演出制御ＣＰＵ４０のアドレスバスで実現されており、各々、演出制御ＣＰＵ４０に接続されている。そして、演出制御ＣＰＵ４０が、プログラム処理によって、例えば、ＩＯＲＥＡＤ動作やＩＯＷＲＩＴＥ動作を実行すると、制御信号ＷＲ，ＲＤやチップセレクト信号ＣＳが適宜に変化して、パラレル信号線ＣＤ０〜ＣＤ７で特定される音声制御レジスタＲＧｉとの読み書き（Ｒ／Ｗ）動作が実現される。

具体的には、図４（ｂ’）のタイムチャートに示す通りであり、音声制御レジスタＲＧｉのレジスタアドレスと、音声制御レジスタＲＧｉへの書込みデータは、各々、パラレル信号線ＣＤ０〜ＣＤ７を通してパラレル伝送される。そして、パラレル伝送された１バイトが、レジスタアドレスであるか、それとも、書込みデータ（ライトデータ）であるかは、動作管理データＡ０〜Ａ１によって特定される。

したがって、図４（ｂ）に示す通り、動作管理データ（アドレスデータＡ０〜Ａ１）を、［００］→［０１］と推移させる一方で、データバスの１バイトデータを、［音声制御レジスタＲＧｉのレジスタアドレス］→［音声制御レジスタＲＧｉへの書込みデータ］と推移させることで、所定の音声コマンドＳＮＤが送信される。なお、ＳＡＣ番号（１３ビット）を送信する場合のように、書込みデータが複数バイト長の場合には、［０１］の動作管理データＡ０〜Ａ１を、［００］→［０１］→［０１］→［０１］と繰り返しつつ、複数バイトの書込みデータを送信する。

このようにして送信された音声コマンドは、通信異常がない限り、その後、実効化される。但し、複数バイト長のデータが互いに整合しないなど、通信異常が認められる場合には、その音声コマンドＳＮＤが実効化させることはない。そして、音声制御レジスタＲＧｎのエラーフラグがセットされるが、このエラーフラグ（ステイタス情報ＳＴＳ）は、アドレスバスの動作管理データＡ０〜Ａ１を、［０１］から［１０］に推移させることで、演出制御ＣＰＵ４０がRead動作によって受信することができる。

このように、この実施例では、動作管理データＡ０〜Ａ１を、［００］→［０１］→・・・［０１］→［１０］と推移させる最終サイクルにおいて、複数ビット長のエラー情報（異常時はＦＦＨ）を取得することができる。そして、正当にパラレル送信できなかった音声コマンドＳＮＤを再送することで、音声演出を適切に進行させることができる。したがって、本実施例の構成によれば、音声演出が突然、途絶えるような不自然さを確実に解消されることができる。

なお、図４（ｂ）の構成では、演出制御ＣＰＵ４０は、エラー情報を含んだステイタス情報ＳＴＳを、音声プロセッサ４２からパラレル受信しているが、何ら、この構成に限定されるものではない。すなわち、音声プロセッサ４２が通信エラーを認識すると、演出制御ＣＰＵ４０に割込み信号を出力する構成を採るのも好適であり、この場合には、演出制御ＣＰＵ４０の割込み処理プログラムにおいて、通信エラーが生じた音声コマンドを再送すればよい。このような構成を採れば、殆どの場合に無駄な処理となる、エラーフラグ（ステイタス情報ＳＴＳ）の取得処理、すなわち、動作管理データＡ０〜Ａ１を［１０］に遷移させる処理を省略することができる。

図３及び図４（ａ）に示す通り、本実施例では、デジタルアンプ４６の出力によって、遊技機上部の左右スピーカと、遊技機下部のスピーカとを駆動している。そのため、音声プロセッサ４２は、３チャネルの音声信号を生成する必要があり、これをパラレル伝送すると、音声プロセッサ４２とデジタルアンプ４６との配線が複雑化する。

そこで、本実施例では、音質の劣化を防止すると共に、配線の複雑化を回避するため、音声プロセッサ４２とデジタルアンプ４６との間は、４本の信号線で接続されており、具体的には、転送クロック信号ＳＣＬＫと、チャネル制御信号ＬＲＣＬＫと、２ビット長のシリアル信号ＳＤ１，ＳＤ２との合計４ビットの信号線に抑制されている。

ここで、ＳＤ１は、遊技機上部に配置された左右スピーカのステレオ信号Ｒ，Ｌを特定するＰＣＭデータについてのシリアル信号であり、ＳＤ２は、遊技機下部に配置された重低音スピーカのモノラル信号を特定するＰＣＭデータについてのシリアル信号である。そして、音声プロセッサ４２は、チャネル制御信号ＬＲＣＬＫをＬレベルに維持した状態で、左チャネルの音声信号Ｌを伝送し、チャネル制御信号ＬＲＣＬＫをＨレベルに維持した状態で、右チャネルの音声信号Ｒを伝送する（図４（ｃ）参照）。重低音スピーカは、本実施例では１個であるので、モノラル音声信号が伝送されているが、ステレオ音声信号として伝送できるのは勿論である。

何れにしても本実施例では、４種類の音声信号を４本のケーブルで伝送可能であるので、最小のケーブル本数によってノイズによる音声劣化のない信号伝達が可能となる。すなわち、シリアル伝送であるのでパラレル伝送より圧倒的にケーブル本数が少ない。

このようなシリアル信号ＳＤ１，ＳＤ２は、クロック信号ＳＣＬＫの立上りエッジに同期して、デジタルアンプ４６に取得される。そして、デジタルアンプ４６内部で、所定ビット長毎にパラレル変換され、ＤＡ変換後にＤ級増幅されて各スピーカに供給されている。

図４（ａ）に関して説明を続けると、演出制御基板２２には、ワンチップマイコン４０のシリアル入出力ポートＳＩＯのシリアル出力ポートＳｏｉから出力されるシリアルデータＳＤＡＴＡｉとクロック信号ＣＫｉを転送するバッファ回路４７〜４９が設けられている（ｉ＝０〜２）。

ここで、出力バッファ４７は、シリアル出力ポートＳｏ０が出力するランプ駆動信号ＳＤＡＴＡ０とクロック信号ＣＫ０を、ランプ駆動基板３６のシフトレジスタ回路（ドライバＩＣ）に転送している。また、出力バッファ４８は、シリアル出力ポートＳｏ１が出力するランプ駆動信号ＳＤＡＴＡ１とクロック信号ＣＫ１を、ランプ駆動基板２９のドライバＩＣに転送している。なお、各ランプ駆動基板２９，３６に搭載されたドライバＩＣが、ＣＨ０とＣＨ１のランプ群を点灯駆動することは先に説明した通りである。

一方、バッファ回路４９は、入出力バッファとして機能しており、シリアル出力ポートＳｏ２が出力するシリアル信号ＳＤＡＴＡ２を、クロック信号ＣＫ２と共にモータランプ駆動基板３０に転送している。また、一群の演出モータＭ１〜Ｍｎの原点位置を示す原点センサ信号（シリアル信号）を、クロック信号ＣＫ３に同期してワンチップマイコン４０のシリアル入力ポートＳｉに転送している。

本実施例の場合、バッファ回路４９が転送するシリアル信号ＳＤＡＴＡ２は、ランプ群ＣＨ２を点灯させるためのランプ駆動信号（シリアル信号）と、演出モータＭ１〜Ｍｎを回転させるためのモータ駆動信号（シリアル信号）とが連続するよう構成されている。そして、モータランプ駆動基板３０では、これら一連のシリアル信号を１６ビット長毎に分断すると共に、各１６ビット長をパラレル信号に変換して、ランプ演出と可動予告演出を実行している。具体的には、制御コマンドＣＭＤに対応して抽選決定された演出動作として、一連のランプ演出を実行すると共に、モータ駆動信号を受信した場合には、演出モータＭ１〜Ｍｎを回転させて適宜な可動予告演出を実行している。

次に、図４（ａ）の左側に示す通り、本実施例では、演出制御ＣＰＵ４０のデータバスとアドレスバスは、液晶インタフェイス基板２８にも及んでいる。説明の便宜上、図４（ａ）の左側に、この関係を図示しているが、時計回路ＲＴＣは、演出制御ＣＰＵ４０のアドレスバスの下位４ビットと、データバスの下位４ビットとでＣＰＵに接続されており、任意にアクセス可能に構成されている。また、遊技実績情報を記憶するメモリ素子ＳＲＡＭは、演出制御ＣＰＵ４０のアドレスバスの１６ビットと、データバスの下位１６ビットとで、演出制御ＣＰＵ４０のランダムアクセスを可能にしている。

時計回路ＲＴＣは、現在年月日や現在時刻を計時する時計ＩＣ（リアルタイムクロック）であり、メモリ素子ＳＲＡＭと共に、演出制御基板２２から受ける電源電圧で充電される二次電池ＢＴで永続的に動作している。すなわち、遊技機に電源が投入されている状態で、二次電池ＢＴ（図５）が充電される一方、遊技機の電源が遮断された後は、充電状態の二次電池ＢＴに基づいて、時計回路ＲＴＣの計時動作が継続され、演出データも永続的に記憶保持される（バックアップ動作）。

図５に示す通り、実施例の時計回路ＲＴＣは、４ビットのデータバスと、４ビットのデータバスと、Ｒｅａｄ／Ｗｒｉｔｅ動作用のコントロールバスＲＤ＋ＷＲとを通して、演出制御ＣＰＵ４０に接続されている。そして、演出制御ＣＰＵ４０は、遊技動作に関する重要な遊技情報や異常情報を、時計回路ＲＴＣから取得した年月日情報及び曜日情報や時刻情報を付加して、メモリ素子ＳＲＡＭに記憶するようにしている。

この時計回路ＲＴＣは、ＣＳ１とＣＳ０バーの２種類のチップセレクト端子を有しており、各端子への入力電圧が正常レベルであることを条件に、演出制御ＣＰＵ４０からのアクセスを許可するようになっている。ここで、ＣＳ０バー端子は、アドレスデコーダの出力を受ける通常のチップセレクト端子である。一方、ＣＳ１端子は、電源異常検出部ＥＲの出力（電圧降下信号）Ｖｏを受けており、ＣＳ１端子が異常レベルの出力Ｖｏを受けた場合には、時計回路ＲＴＣの異常検出フラグＦｏｓが自動的にセットされるようになっている。

本実施例の場合、この異常検出フラグＦｏｓは、他の異常検出フラグＴＥＭＰと共に、電源投入時に演出制御ＣＰＵ４０によって判定され、仮に、異常検出フラグＦｏｓがセット状態であれば、その時の年月日及び時刻が報知されるようになっている。そのため、もし、時計機能の異常が認められた場合には、これに素早く対処することができる。

なお、電源遮断時に二次電池ＢＴの電圧が降下しても、二次電池ＢＴの電圧レベルは、電源復帰によって素早く回復してＣＳ１端子が正常レベルに戻るので、演出制御ＣＰＵ４０からのアクセスが許可されることになる。したがって、異常検出フラグＦｏｓの判定処理を設ける本実施例の構成を採らない場合には、時計回路ＲＴＣの異常を永続的に検出できないおそれがある。

また、実施例の時計回路ＲＴＣは、一週間に一回、例えば、毎金曜日の２１時５０分に、割込み信号ＩＲＱを出力するよう構成されおり、割込み信号ＩＲＱを受けた演出制御ＣＰＵ４０では、それまでにメモリ素子ＳＲＡＭに蓄積した遊技情報や異常情報について、適宜に集計するようにしている。

なお、集計する遊技情報は、大当り状態に関する履歴情報をまとめたものであり、例えば、（１）大当り状態となるまでに要した図柄始動口への入賞回数、（２）大当り状態の図柄や、確変か否かの大当り状態の集計値や統計値、（３）大当り状態に至った予告演出やリーチ演出の種類、（４）連チャン回数、（５）連チャンによる払出球数の時間的な増加推移、などが含まれる。そして、これらの集計情報や統計情報は、遊技者の求めに応じて適宜に報知される。遊技者の指示は、例えば、デモ演出中のチャンスボタン１１の押圧で特定され、報知内容は表示装置ＤＳ１に表示される。

一方、集計する異常情報には、例えば、（１）ドア開放回数、（２）違法行為を検出する検知センサの検出種別や検出回数や検出時刻、（３）閉塞状態の図柄始動口１５や大入賞口１６を針金などで無理に開放しようとする行為の検出回数や検出頻度や検出時刻などが含まれる。そして、これらの集計情報は、係員による特別な操作に対応して、表示装置ＤＳ１に表示される。

図５（ａ）に示す通り、実施例の時計回路ＲＴＣは、Ｂａｎｋ０〜Ｂａｎｋ２の３つの内部レジスタテーブルを内蔵して構成されている。但し、Ｂａｎｋ２のレジスタテーブルは、時刻設定や年月日設定に関するものであるので、図５（ｂ）と図５（ｃ）に、Ｂａｎｋ０とＢａｎｋ１のレジスタテーブルだけ記載している。何れにしても、各レジスタテーブルは、４バイト×１６個のレジスタで構成されおり、内部回路が計時した現在年月日と現在時刻は、Ｂａｎｋ０のレジスタテーブル（図５（ｂ））に書込まれるよう構成されている。

図５（ｂ）に示すように、Ｂａｎｋ０のレジスタテーブルにおいて、１番レジスタのビット３は、異常検出フラグＦｏｓであり、１４番レジスタのビット２は、内蔵温度センサが異常温度を検出したことを示す温度異常フラグＴＥＭＰである。そして、本実施例では、演出制御部２２のＣＰＵリセット時に、異常検出フラグＦｏｓの値を判定することで、異常な計時動作の継続を防止している。また、時計回路ＲＴＣを演出制御ＣＰＵ４０に近接配置すると共に、適宜な時間間隔で、温度異常フラグＴＥＭＰの値を繰り返し判定することで、演出制御ＣＰＵ４０の温度異常を素早く検出している。

また、Ｂａｎｋ０のレジスタテーブルにおいて、１５番レジスタのビット０は、レジスタテーブルが更新中であることを示すＢｕｓｙフラグである。そして、本実施例では、Ｂｕｓｙフラグが非Ｂｕｓｙ状態（更新完了）であることを条件に、Ｂａｎｋ０のレジスタテーブルから、現在年月日と現在時刻を取得している。そのため、本実施例では、更新動作中の中途半端、又は不合理な時計情報を取得するおそれがなく、メモリ素子ＳＲＡＭに記憶される時計情報の正当性が担保される。例えば、１時５９分５９秒から２時０分０秒に更新中の時計情報を取得すると、１時０分０秒の時計情報を取得してしまうおそれがある。

また、Ｂａｎｋ１のレジスタテーブルは、割込み信号ＩＲＱの発生時刻を設定可能に構成されている。そこで、本実施例では、Ｂａｎｋ１の１番レジスタのビット０に１をセットすることで割込み発生を指示し（Interrupt Enable）、Ｂａｎｋ１の０番レジスタ〜８番レジスタに、金曜の曜日指定と、２１時３０分００秒の時刻情報を設定している。

続いて、画像制御部２３について図６〜図８を参照しつつ詳細に説明する。先ず、図６（ａ）は、画像制御部２３を構成する複合チップ５０について、関連する回路素子も含めて図示した回路ブロック図である。図示の通り、実施例の複合チップ５０には、内蔵ＣＰＵ回路５１とＶＤＰ回路５２とが内蔵されている。そして、内蔵ＣＰＵ回路５１とＶＤＰ回路５２とは、互いの送受信データを中継するＣＰＵＩＦ回路５６を通して接続されると共に、ＶＤＰ回路５２から内蔵ＣＰＵ回路５１に対して、Ｖブランク割込み信号（ＶＢＬＡＮＫ）が供給されるようになっている。

ここで、Ｖブランク割り込み信号は、表示装置ＤＳ１の垂直同期信号に対応するもので、表示装置ＤＳ１の一フレーム分の画像データの出力が完了したタイミングを１／６０秒毎に規定している。この実施例では、２つの表示回路７４Ａ／７４Ｂのうち、表示回路７４Ａが定常的に機能するよう構成される一方、表示回路７４Ｂは、必要時に機能して、表示回路７４Ａに同期して動作するので、結局、垂直同期信号（Ｖブランク割り込み信号）は、表示回路７４Ａの出力動作が終わったことを意味することになる。

Ｖブランク割り込みに基づくシーケンス動作については後述するが、ＣＰＵＩＦ回路５６には、図６に示す通り、制御プログラムや、必要な制御データを不揮発的に記憶する制御メモリ（PROGRAM_ROM ）５３と、２Ｍバイト程度の記憶容量を有するワークメモリ（ＲＡＭ）５７とが接続され、各々、内蔵ＣＰＵ回路５１からアクセス可能に構成されている。

内蔵ＣＰＵ回路５１は、汎用のワンチップマイコンと同等の性能を有する回路であり、制御メモリ５３の制御プログラムに基づき画像演出を統括的に制御する画像制御ＣＰＵ６３と、プログラムが暴走状態になるとＣＰＵを強制リセットするウォッチドッグタイマ（ＷＤＴ）５８と、１６ｋバイト程度の記憶容量を有してＣＰＵの作業領域として使用されるＲＡＭ５９と、ＣＰＵを経由しないでデータ転送を実現するＤＭＡＣ（Direct Memory Access Controller ）６０と、複数の入力ポートＳｉ及び出力ポートＳｏを有するシリアル入出力ポート（ＳＩＯ）６１と、複数の入力ポートＰｉ及び出力ポートＰｏを有するパラレル入出力ポート（ＰＩＯ）６２と、を有して構成されている。

なお、便宜上、入出力ポートとの表現を使用するが、画像制御部２３において、入出力ポートには、独立して動作する入力ポートと出力ポートとが含まれている。なお、この点は、以下に説明する入出力回路６４ｐや入出力回路６４ｓについても同様である。

パラレル入出力ポート６２は、入出力回路６４ｐを通して外部機器（演出制御基板２２）に接続されており、画像制御ＣＰＵ６３は、入力回路６４ｐ及びパラレル入力ポートＰｉを経由して、演出制御部２２が出力する制御コマンドＣＭＤ’と割込み信号ＳＴＢ’を受信するようになっている。一方、この実施例では、シリアル入出力ポート６１と、ＤＭＡＣ６０については、これらを使用していない。

次に、ＶＤＰ回路５２について説明すると、ＶＤＰ回路５２には、画像演出を構成する静止画や動画の構成要素となる圧縮データを記憶するＣＧＲＯＭ５５と、４Ｇｂｉｔ程度の記憶容量を有する外付けＤＲＡＭ（Dynamic Random Access Memory）５４と、メイン表示装置ＤＳ１と、サブ表示装置ＤＳ２とが接続されている。

特に限定されるものではないが、この実施例では、ＣＧＲＯＭ５５は、６２Ｇｂｉｔ程度の記憶容量のＮＡＮＤ型フラッシュメモリで構成されたフラッシュＳＳＤ（solid state drive ）で構成されており、シリアル伝送によって必要な圧縮データを取得するよう構成されている。そのため、パラレル伝送において不可避的に生じるスキュー（ビットデータ毎の伝送速度の差）の問題が解消され、極限的な高速伝送動作が可能となる。

なお、ＮＡＮＤ型のフラッシュメモリは、ハードディスクより機械的に安定であり、且つ高速アクセスが可能である一方で、シーケンシャルアクセスメモリであるため、ＤＲＡＭやＳＲＡＭ（Static Random Access Memory ）に比較するとアクセス速度に劣り、アクセス速度は、内蔵ＶＲＡＭ７１＞外付けＤＲＡＭ５４＞ＣＧＲＯＭ５５の順番に遅くなる。但し、一群の圧縮データ（ＣＧデータ）を、描画動作に先行してＤＲＡＭ５４に読み出しておくプリロード動作を実行することで、描画動作時におけるＣＧデータの円滑なランダムアクセスを実現することができる。

ＶＤＰ回路５２は、詳細には、ＶＤＰの動作を規定する各種の動作パラメータが設定されるレジスタ群７０と、各表示装置ＤＳ１，ＤＳ２に表示すべき画像データの生成時に使用される４８Ｍバイト程度のＶＲＡＭ（video RAM ）７１と、チップ内部の各部間のデータ送受信及びチップ外部とのデータ送受信を制御するデータ転送回路７２と、プリロード動作を実行するプリローダ７３と、ＶＲＡＭ７１の画像データを読み出して、適宜な画像処理を並列的に実行する３系統（Ａ／Ｂ／Ｃ）の表示回路７４と、ＣＧＲＯＭ５５から読み出した圧縮データをデコードするグラフィックスデコーダ７５と、デコード後の静止画データや動画データを適宜に組み合わせて各表示装置ＤＳ１，ＤＳ２の一フレーム分の画像データを生成する描画回路７６と、描画回路７６の動作の一部として、適宜な座標変換によって立体画像を生成するジオメトリエンジン７７と、シリアルデータ送受信可能なＳＭＣ部７８と、３系統（Ａ／Ｂ／Ｃ）の表示回路７４の出力を適宜に選択出力する出力選択部７９と、出力選択部７９が出力する画像データをＬＶＤＳ信号に変換するＬＶＤＳ部８０と、ＣＰＵＩＦ回路５６とのデータ送受信を中継するＣＰＵＩＦ部８１と、ＣＧＲＯＭ５５からのデータ受信を中継するＣＧバスＩＦ部８２と、外付けＤＲＡＭ５４とのデータ送受信を中継するＤＲＡＭＩＦ部８３と、ＶＲＡＭ７１とのデータ送受信を中継するＶＲＡＭＩＦ部８４と、を有して構成されている。

図６（ｂ）には、ＣＰＵＩＦ部８１、ＣＧバスＩＦ部８２、ＤＲＡＭＩＦ部８３、及び、ＶＲＡＭＩＦ部８４と、レジスタ群７０、ＣＧＲＯＭ５５、ＤＲＡＭ５４、及びＶＲＡＭ７１との関係が図示され、特に、レジスタ群７０については、その一部が具体的に記載されている。図示の通り、ＣＧＲＯＭ５５とＣＧバスＩＦ部８２は、シリアル回線で接続されており、アドレス情報Ｔｘの送信に対応して、ＣＧＲＯＭ５５がシーケンシャルアクセスされ、一群のＣＧデータ（圧縮データ）Ｒｘが、順次読み出されるようになっている。

ＣＧＲＯＭ５５から読み出されたＣＧデータは、第１実施例では、ＣＧバスＩＦ部８２→ＶＲＡＭＩＦ部８４を経由して、ＶＲＡＭ７１に格納されるが、図８のタイミングＴ１＋δの矢印は、この読出し動作を示している。図８に示す通り、ＶＲＡＭ７１には、グラフィックスデコーダ７５の作業領域として、静止画デコード領域と動画デコード領域とが確保されており、ＣＧデータの種別に応じた位置に、ＣＧデータが圧縮状態のまま格納される。また、図７や図８に示す通り、ＶＲＡＭ７１には、デコード後の一フレーム分の画像データを配置するフレームバッファＦＢ領域も確保されている。

一方、プリローダ７３を機能させる第２実施例では、ＣＧデータは、デコード処理に必要なタイミングに先行して、ＣＧバスＩＦ部８２→ＤＲＡＭＩＦ部８３を経由して、ＤＲＡＭ５４のプリロード領域に格納され、その後の必要なタイミングでランダムアクセスされて、ＶＲＡＭ７１に転送される。但し、何れの実施例でも、ＶＲＡＭ７１の静止画デコード領域や動画デコード領域に格納されたＣＧデータは、グラフィックスデコーダ７５によってデコードされた後、描画回路７６によって、ＶＲＡＭ７１のフレームバッファＦＢ領域の適所に展開される。なお、図８のタイミングＴ１＋δ’の矢印は、この動作を示している。

図６（ａ）に戻って説明を続けると、データ転送回路７２は、ＶＤＰ回路内部のリソース（記憶媒体）と外部記憶媒体を、転送元ポート又は転送先ポートとして、これらの間でデータ転送動作を実行する回路である。転送元ポートには、ＶＲＡＭ７１の他、ＣＰＵバス、ＣＧバス、外部ＤＲＡＭバスに接続された記憶媒体（リソース）が含まれる。同様に、転送先ポートには、ＶＲＡＭ７１の他、ＣＰＵバス、ＣＧバス、外部ＤＲＡＭバスに接続された記憶媒体が含まれる。また、データ転送回路７２は、一群の描画コマンドによって一フレーム分の表示画像を特定するディスプレイリストＤＬを、描画回路７６（必要時にはプリローダ７３）に送信する動作も担当している。

プリローダ７３は、データ転送回路７２によって送信されたディスプレイリストＤＬを解釈して、その中で参照しているＣＧＲＯＭ５５上のＣＧデータを、予め指定されているＤＲＡＭ５４のプリロード領域に転送する回路である。また、このとき、プリローダ７３は、ＣＧデータの参照先を、転送後のアドレスに書換えたディスプレイリストＤＬを出力する。そして、書換えたディスプレイリストＤＬは、データ転送回路７２によって描画回路７６に送信される。

但し、第１実施例では、プリローダ７３を使用していない。一方、第２実施例では、プリローダレジスタ（図６（ｂ）参照）への設定値に基づき、外付けＤＲＡＭ５４に、十分な記憶領域のプリロード領域を設定している。そして、この第２実施例では、プリロード領域として設定された記憶領域を使い切らない限り、プリロードされた圧縮データは、その後の圧縮データによって上書き消去されることなく維持される。そのため、プリロード処理を使用する第２実施例では、必要な圧縮データが、プリロード領域に存在しない場合に限り、ＣＧＲＯＭ５５をアクセスすることになる。なお、プリロード領域に十分な記憶領域が確保されているので、複数フレーム分のＣＧデータを一気にプリロードしても何も問題が生じない。

描画回路７６は、データ転送回路７２によって送信されたディスプレイリストＤＬの描画コマンドを順番に解析して、グラフィックスデコーダ７５や、ジオメトリエンジン７７などと協働して、ＶＲＡＭ７１に形成されたフレームバッファＦＢに、表示装置ＤＳ１や表示装置ＤＳ２の一フレーム分の画像を描画する回路である。

ここで、ディスプレイリストＤＬは、描画する順番に記載された一群の描画コマンドで構成されている。描画コマンドには、一フレームのどの位置に、どのような画像を描画するかを規定するコマンドも含まれ、描画すべき画像のＣＧＲＯＭなどの記憶位置（ソースアドレス）も特定されている。そして、描画回路７６は、このようなディスプレイリストＤＬを解釈して、内蔵ＶＲＡＭ７１に確保されたフレームバッファＦＢに、表示装置ＤＳ１，ＤＳ２の各一フレーム分の画像データを生成している（図７参照）。

図７に示す通り、本実施例のフレームバッファＦＢは、表示回路７４Ａ／７４Ｂ／７４Ｃに対応して、三区分（ＦＢａ，ＦＢｂ，ＦＢｃ）されているが、各フレームバッファＦＢ（ＦＢａ，ＦＢｂ，ＦＢｃ）の描画位置は、ディスプレイリストＤＬに記載された所定の描画コマンドによって特定される。

三区分されたフレームバッファＦＢ（ＦＢａ，ＦＢｂ，ＦＢｃ）は、何れも、描画領域と表示領域に機能的に区分されたダブルバッファであり、２つの領域（領域０と領域１）を、交互に用途を切り換えて使用している。すなわち、描画回路７６が、２つの領域の何れか一方の領域に、画像データが書込んでいるとき、表示回路７４は、他方の領域の画像データを読み出して、表示装置ＤＳ１，ＤＳ２に出力している。もっとも、本実施例では、表示回路７４Ｃを使用しないのでフレームバッファＦＢｃが使用されることはない。

特に限定されるものではないが、本実施例では、表示装置ＤＳ１，ＤＳ２の１フレームは、最大状態では、３種類又はそれ以上の画像（動画と静止画）で構成されている。すなわち、表示装置ＤＳ１，ＤＳ２では、最大状態では、一又は複数の動画が再生される一方で、これに重ねて時間的に変化する静止画が背景画に重ねて表示されるよう構成されている。そのため、特に動画演出について、そのＣＧデータ量が膨大化するおそれがあるが、後出するデータ縮小手法や低速再生手法を採ることで、ＣＧデータ量の抑制を図っている。

静止画の基本形状は、スプライト画像として予めＣＧＲＯＭ５５に記憶されており、この基本形状を、適宜に拡大／縮小／回転／変形させると共に、配置位置を変更させることで、時間的な変化を実現している。一方、動画は、所定時間、滑らかに変化するいわゆるムービーであって、Ｍ枚のフレームが、ＭＰＥＧ符号化方式などの動画圧縮手法で圧縮されてＣＧＲＯＭ５５に記憶されている。

動画の圧縮データは、本実施例では、本来の解像度（ピクセル数）を維持して圧縮された通常データと、解像度を劣化させた後に圧縮された縮小データと、に区分されている。縮小データは、遊技者から見て横方向をＷ倍（Ｗ＜１）、縦方向にＨ倍（Ｈ＜１）に縮小されているが、横方向を大きく縮小して（Ｗ＜Ｈ＜１）、縦長に変形した上で圧縮されている。そのため、本実施例では、ＣＧデータの総量を大幅に抑制することができ、ＣＧＲＯＭを大型化することなく、多数の動画データを記憶させて画像演出のバリエーションを増やしている。

例えば、Ｎフレームで構成された動画は、図１０の下方に示す通りであり、全ての画素データが、矩形状の画像フレーム単位で縦長に縮小された上で動画圧縮されている。そして、このような縮小データは、動画デコードされた後、表示回路７４Ａ，７４Ｂのスケーラ（図７参照）において、フレーム単位で、元の縦横寸法に拡大される。すなわち、横方向に１／Ｗ倍に拡大され、縦方向に１／Ｈ倍に拡大されることで、元の縦横寸法に復元される。

この縦長縮小の手法は、本発明者が実験的に検出したものであり、多数の実験結果によれば、等倍縮小するより、縦長縮小する方が、動画再生における復元画像の画質が良いことを確認している。なお、縮小率は、その動画の演出価値に応じて、０．５≦Ｈ≦１の範囲で適宜に選択されるが、何れの場合も、Ｈ／Ｗが、１．１〜１．８程度が適当であると考えている。この場合、Ｗ＝Ｈ／１．１〜Ｈ／１．８であるので、データ量は、Ｈ＊Ｗ＝Ｈ^２／１．１〜Ｈ^２／１．８であり、Ｈ＝０．９の場合、最低でも０．７４倍の縮小効果がある。以上、動画について説明したが、静止画を構成するスプライト画像についても、その演出価値に応じて、適宜な縦長（Ｈ／Ｗ＞１）に縮小設定しても良い。但し、データ縮小効果は動画データの方が顕著である。

このような効果を発揮する縦長縮小の手法を採るか否かに拘わらず、本実施例の動画は、全フレームを３０ｆｐｓ（frame per second）程度の再生速度で再生される通常動画と、演出価値がそれほど高くないため、１５ｆｐｓ程度の低速で再生される補助動画に大別されている。この点は、最初に説明した通りであり、補助動画は、２倍速で生成されたムービーを１／２倍速で再生すること、つまり、Ｎ秒の動画を２×Ｎ秒の再生時間で再生することで、ＣＧデータ（動画データ）の抑制を図っている。

特に限定されないが、本実施例の通常動画は、ＩフレームとＰフレームとで構成されたＩＰストリーム動画である。一方、補助動画は、通常動画と同じＩＰストリーム動画だけでなく、Ｉフレームだけで構成されたＩストリーム動画も含まれている。ここで、Ｐフレームとは、過去フレームから予測したデータとの差分をエンコードするＰピクチャ（Predictive Picture）で構成されたフレームを意味し、圧縮率が高いものの、順次再生が必須となる。

一方、Ｉフレームとは、他のフレームに依存することなく、単独でエンコード可能なＩピクチャ（Intra Picture ）で構成されたフレームを意味する。したがって、Ｉストリーム動画は、ＩＰストリーム動画より圧縮率が劣るものの、時間逆順に再生する逆再生や、任意の位置から再生するシーク再生も可能となる。そこで、サブ表示装置ＤＳ２では、必要に応じて、このようなＩストリーム動画（補助動画）を変則再生することで演出効果を高めている。

また、本実施例では、ＩＰストリーム動画より圧縮率が劣るＩストリーム動画について、これをメイン表示装置ＤＳ１やサブ表示装置ＤＳ２低速再生することでＣＧデータ量の抑制を図っている。なお、ＩピクチャやＰピクチャは、ＭＰＥＧ符号化方式の用語であるが、本実施例の圧縮手法は、必ずしもＭＰＥＧ方式に限定されるものではなく、ＩＰストリーム動画やＩストリーム動画は、その他の圧縮手法でも構成可能である。

このような構成に対応して、グラフィックスデコーダ７５は、静止画デコーダと動画デコーダに区分され、所定の圧縮アルゴリズムでエンコード（圧縮）された静止画と動画を、各々に対応する伸張アルゴリズムでデコード（伸張）している。例えば、静止画は、１枚の静止画を構成する画像データ毎に所定のアルゴリズムで圧縮され、ＩＰストリーム動画のＰフレームは、一連の動画を実現する複数枚の静止画データが、フレーム間のデータ差分値などに基づいて圧縮されている。

次に、表示回路７４は、フレームバッファＦＢの画像データを読み出して、最終的な画像処理を施した上で出力する回路である（図７参照）。図７に示す通り、表示回路７４での画像処理には、スケーラが機能してフレーム画像を拡大／縮小するスケーリング処理と、微妙なカラー補正処理と、画像全体の量子化誤差が最小化するディザリング処理と、が含まれている。なお、スケーリング処理には、縦長縮小された動画データ（縦長縮小データ）について、動画デコード後のフレームデータの拡大処理（横１／Ｗ倍、縦１／Ｈ倍）が含まれている。

そして、これらの画像処理を経たでデジタルＲＧＢ信号（合計２４ビット）が、水平同期信号や垂直同期信号と共に、表示装置ＤＳ１，ＤＳ２に向けて出力される。図７に示す通り、本実施例では、上記の動作を並列的に実行する３系統の表示回路７４Ａ／７４Ｂ／７４Ｃが設けられており、各表示回路７４Ａ／７４Ｂ／７４Ｃは、各々に対応するフレームバッファＦＢａ／ＦＢｂ／ＦＢｃの画像データを読み出して、上記の最終画像処理を実行している。もっとも、本実施例では、表示回路７４ＣやフレームバッファＦＢｃを使用しないことは前記の通りである。

図７に示す通り、出力選択部７９は、表示回路７４Ａの出力信号をＬＶＤＳ部８０ａに伝送し、表示回路７４Ｂの出力信号をＬＶＤＳ部８０ｂに伝送している。そして、ＬＶＤＳ部８０ａやＬＶＤＳ部８０ｂは、画像データ（合計２４ビットのデジタルＲＧＢ信号）をＬＶＤＳ信号に変換して、クロック信号を伝送する一対を加えて、全五対の差動信号として各表示装置ＤＳ１，ＤＳ２に向けて出力している。なお、表示装置ＤＳ１には、ＬＶＤＳ信号の変換受信部ＲＶが内蔵されており、ＬＶＤＳ信号からＲＧＢ信号を復元して、最大状態では、３種類以上の画像（動画と静止画）を重複して表示している。但し、出力する画像データは、必ずしもＬＶＤＳ信号とする必要は無く、遊技機のように伝送距離が長くない場合には、デジタルＲＧＢ部８０ｃを経由して、デジタルＲＧＢ信号をそのまま表示装置ＤＳ１，ＤＳ２に伝送するのも好適である。

次に、ＳＭＣ部７８（Serial Management Controller）は、ＬＥＤコントローラとＭｏｔｏｒコントローラとを内蔵した複合コントコントローラである。そして、外部基板に搭載したＬＥＤ／Ｍｏｔｏｒドライバ（シフトレジスタを内蔵するドライバＩＣ）に対して、クロック信号に同期してＬＥＤ駆動信号やモータ駆動信号を出力する一方、適宜なタイミングで、ラッチパルスを出力可能に構成されている。

上記したＶＤＰ回路５２の内部回路及びその動作に関し、内部回路が実行すべき動作内容は、画像制御ＣＰＵ６３が、レジスタ群７０に設定する動作パラメータ（設定値）で規定され、ＶＤＰ回路５２の実行状態は、レジスタ群７０の動作ステイタス値をＲＥＡＤすることで特定できるようになっている。レジスタ群７０は、画像制御ＣＰＵ６３のメモリマップ上、１Ｍバイト程度のメモリ空間（０〜ＦＦＦＦＦＨ）にマッピングされた多数のレジスタを意味し、画像制御ＣＰＵ６３は、ＣＰＵＩＦ部８１を経由して動作パラメータのＷＲＩＴＥ（設定）動作と、動作ステイタス値のＲＥＡＤ動作を実行するようになっている（図６（ｂ）参照）。

レジスタ群７０には、割り込み動作などシステム動作に関する初期設定値が書込まれる「システム制御レジスタ」と、画像制御ＣＰＵ６３とＶＤＰ回路５２の内部回路との間のデータ転送回路７２によるデータ転送処理に関する設定値などが書込まれる「データ転送レジスタ」と、グラフィックスデコーダ７５のエラー発生などを含む実行状況を特定可能な「ＧＤＥＣレジスタ」と、描画コマンドや描画回路７６に関する設定値が書込まれる「描画レジスタ」と、プリローダ７３の動作に関する設定値が書込まれる「プリローダレジスタ」と、三区分された表示回路Ａ／Ｂ／Ｃの各動作に関する設定値が書込まれる「表示レジスタ」と、ＬＥＤコントローラ（ＳＭＣ部７８）に関する設定値が書込まれる「ＬＥＤ制御レジスタ」と、Ｍｏｔｏｒコントローラ（ＳＭＣ部７８）に関する設定値が書込まれる「モータ制御レジスタ」とが含まれており、これらの制御レジスタは、各々複数バイト長で構成されている。

より詳細には、「プリローダレジスタ」には、(1) プリロード領域をＤＲＡＭ５４に設定するか、ＶＲＡＭ８４に設定するかの設定、(2) プリロード領域の先頭アドレス、(3) プリロードデータ領域を、何フレーム分使用するかの設定、(4) １フレーム当たりのデータサイズなどが設定される。また、「データ転送レジスタ」には、データ転送元やデータ転送先が設定され、「表示レジスタ」には、表示回路Ａ／Ｂ／Ｃに対応して、フレームバッファＦＢａ／ＦＢｂ／ＦＢｃの開始位置及びバッファサイズや、各フレームバッファＦＢａ／ＦＢｂ／ＦＢｃにおいて、時間的に切り換わる描画領域と表示領域の切換指示や、スケーラの縦横拡大率などが設定される。また、「描画レジスタ」「プリローダレジスタ」「データ転送レジスタ」には、描画動作、プリロード動作、データ転送動作について、各動作の実行開始が指示される。

何れにしても、画像制御ＣＰＵ６３が、レジスタ群７０の何れかに適宜な設定値を書込むことで、ＶＤＰ回路５２の内部動作が実現される。したがって、画像制御ＣＰＵ６３は、適宜な時間間隔で更新するディスプレイリストＤＬと、上記したレジスタ群７０を構成するレジスタへの設定値に基づいて、ディスプレイリストＤＬに基づく画像演出を実現することになる。なお、この実施例では、ランプ演出やモータ演出は、演出制御基板２２の演出制御ＣＰＵ４０が担当するので、ＳＭＣ部７８を使用することはなく、ＬＥＤ制御レジスタやモータ制御レジスタに設定値が書込まれることもない。

続いて、表示装置ＤＳ１，ＤＳ２を使用して実行される画像演出の制御動作について、図９（ａ）〜図９（ｄ）のフローチャートと、図８や図１０の動作説明図を参照しつつ説明する。これらの画像演出は、演出制御ＣＰＵ４０から制御コマンドＣＭＤ’を受ける画像制御ＣＰＵ６３と、画像制御ＣＰＵ６３に指示されて機能するＶＤＰ回路５２と、によって実現される。そして、画像制御ＣＰＵ６３からＶＤＰ回路５２に対する指示は、レジスタ群７０に書込まれる動作パラメータによって特定される。

図９に示す通り、画像演出動作は、画像制御ＣＰＵ６３によって所定時間毎に実行されるディスプレイリストＤＬの更新処理（図９（ａ）〜図９（ｂ））と、画像制御ＣＰＵ６３から受けるディスプレイリストＤＬに基づいて動作する描画回路７６、及び、表示回路７４の各シーケンス動作（図９（ｃ）〜図９（ｄ））と、によって実現される。なお、描画回路７６、及び、表示回路７４が、以下に説明するシーケンス動作を実現するよう、画像制御ＣＰＵ６３は、電源リセット時やその後の必要なタイミングで、必要な動作パラメータをレジスタ群７０に設定している。例えば、縦長縮小データが使用される動画再生タイミングでは、フレームデータの拡大率（横１／Ｗ倍、縦１／Ｈ倍）が、表示レジスタに設定される。

以上を踏まえて説明すると、画像制御ＣＰＵ６３は、１／６０秒毎のＶブランク割込みで規定される一定時間δ（例えば１／３０秒）毎に、ディスプレイリストＤＬの更新処理を開始し（ＳＴ１）、描画回路７６、及び、表示回路７４のシーケンス動作を開始させている（ＳＴ２）。図６に関して説明した通り、Ｖブランク割り込みは、表示回路７４Ａの出力動作が終わったことを意味するが、ステップＳＴ２の処理に基づき、描画回路７６と、表示回路７４Ａ／７４Ｂは、間欠的に、自らの動作を並列的に実行する（図１０参照）。

最初に、図１０を参照して、描画回路７６と表示回路７４のシーケンス動作について概略的に説明する。先ず、Ｔ１から始まる実行周期で、ＣＰＵ６３が生成したディスプレイリストＤＬは、Ｔ１＋δから始まる実行周期で、描画回路７６に解釈され、描画回路７６が生成した画像データが、フレームバッファＦＢに作成される。そして、この画像データが、Ｔ１＋２δから始まる実行周期で、表示回路７４によって出力される。したがって、本実施例では、３回の実行周期を経て、画像演出についての一単位動作が完了することになる。

以上の関係は、図８にも記載の通りであり、Ｔ１’のタイミングでＤＲＡＭ５４に転送されたディスプレイリストＤＬに基づき、Ｔ１＋δのタイミングで、ＣＧＲＯＭ５５のＣＧデータがＶＲＡＭ７１に読み出され（但し必要時に限る）、同じ実行周期で、フレームバッファＦＢに画像データが作成される（タイミングＴ１＋δ’）。そして、この画像データは、Ｔ１＋２δのタイミングで、表示装置ＤＳ１と表示装置ＤＳ２に出力される。

次に、表示回路７４の動作を、動画再生に限定して具体的に説明する。図１０に示す通り、表示回路７４Ａは、一定時間δ毎に更新される通常動画の各フレーム（Ａ１，Ａ２，・・・Ａ６）を連続的に出力している。一方、表示回路７４Ｂは、二周期２δを要して更新される補助動画の各フレームを、二度ずつ重複的に出力している（Ｂ１，Ｂ１，Ｂ２，Ｂ２，Ｂ３，Ｂ３・・・）。なお、ここでは動画再生について説明しているが、通常動画や補助動画に重複して、必要時には、背景画や時間的に移動する静止画が表示されることになる。したがって、一フレームとの用語は、必ずしも、表示装置ＤＳ１，ＤＳ２のフレーム全体を意味しないことは勿論である。なお、この点は、以下の説明でも同様である。

先に説明した通り、本実施例の画像演出では、３０ｆｐｓの通常動画や、１５ｐｆｓの補助動画が使用されるが、１／３０秒毎に図９（ａ）の動作を繰り返すことで（ＳＴ１）、最高、３０ｆｐｓの通常動画の再生が可能となる。但し、実行周期δを短く設定すれば（例えば１／６０秒）、３０ｆｐｓを超える動画再生を実現することもできる。

以上、概略説明をしたので、続いて、図９（ｂ）に基づいて、ステップＳＴ２の処理を具体的に説明する。画像制御ＣＰＵ６３は、最初に、この演出タイミングが、サブ表示装置ＤＳ２が補助動画を再生中か否かを判定する（ＳＴ１０）。そして、補助動画の再生中であれば、トグル変数ＮＵＭを０と１の間でトグル的に更新し（ＳＴ１１）、トグル変数ＮＵＭ＝０か否かを判定する（ＳＴ１２）。

この処理は、１５ｐｆｓの補助動画を適切に低速再生するべく、表示回路７４Ｂの表示動作を１／１５秒毎に切り換えるためである。すなわち、トグル変数ＮＵＭ＝０であれば、表示回路７４Ｂの動作を規定する表示レジスタに、適宜な設定値を書込むことで、表示回路７４ＢのフレームバッファＦＢｂの表示領域を切り換える（ＳＴ１３）。

図７に示す通り、フレームバッファＦＢはダブルバッファ構造（０／１）になっており、その一方が、描画回路７６のアクセス対象となる描画領域であり、他方が、表示回路７４のアクセス対象となる表示領域である。そして、ステップＳＴ１３の処理によって、描画領域と表示領域が入れ替わることになり、それまでに描画回路７６がフレームバッファＦＢｂに生成した一フレーム分の画像データが、この実行周期で、表示回路７４Ｂによってサブ表示装置ＤＳ２に出力されることになる。

なお、図１０に示す通り、本実施例では、表示回路Ａ／Ｂの動作周期が１／６０秒に設定されているのに対して、画像制御ＣＰＵ６３の動作周期が１／３０秒であるので、表示回路Ａも、実際には、同一の画像データを２度出力することになる。すなわち、通常動画を表示するメイン表示装置ＤＳ１も、正確には、同一フレームを連続して二回表示することになる（３０ｆｐｓの再生動作）。

この点はさて措き、次に、画像制御ＣＰＵ６３は、そのタイミングが補助動画の再生中であれば、表示回路７４Ｂに表示動作の実行を指示する（ＳＴ１４）。なお、説明の都合上、補助動画の再生中では、毎回、表示回路７４Ｂの表示動作を許可設定しているが（ＳＴ１４）、実際には、補助動画（低速再生）の開始時に一回だけ許可設定されるだけである。同様に、補助動画の再生終了時には、表示回路７４Ｂの表示動作を停止設定がされる。

ステップＳＴ１３の処理の結果、表示回路７４Ｂは、１／３０秒毎に出力処理を繰り返すことになるが、ステップＳＴ１３の処理を経ないタイミングでは、直前の画像データを再度２回出力することになる。その結果、Ｎフレームで再生時間Ｍ秒の補助動画が、２×Ｍ秒を要して低速再生されることになる。

以上の通り、表示回路７４Ｂは、１／１５秒毎に、画像データを切り換えて出力するが（ＳＴ１３〜ＳＴ１４）、表示回路７４Ａについては、１／３０秒毎に毎回、フレームバッファＦＢａの表示領域を切り換える（ＳＴ１５）。次に、描画回路７６の動作を規定する描画レジスタに、描画動作の動作開始を指示する（ＳＴ１６）。

その結果、描画回路７６についても、１／３０秒毎に所定の動作を開始することになる。なお、描画回路７６や表示回路７４が実行すべき動作内容は、電源リセット時やその後の必要なタイミングで、画像制御ＣＰＵ６３によって、描画レジスタや表示レジスタに設定されることは先に説明した通りである。

図９（ｂ）から図９（ａ）に戻って説明を続けると、画像制御ＣＰＵ６３は、上記したステップＳＴ２の処理で、描画回路７６や表示回路７４のシーケンス動作を指示した後、画像演出シナリオに基づいて、次の一フレームについてのディスプレイリストＤＬを作成する。ここで、画像演出シナリオは、演出制御ＣＰＵ４０から受けた制御コマンドＣＭＤ’で特定される画像演出を具体化したものである。

すなわち、画像演出シナリオには、一定時間継続される一連の動画や、描画位置や配置姿勢や拡大縮小率が適宜に規定される静止画（背景画像や予告画像を含む）について、(1) 一連の動画演出の開始時刻や終了時刻、(2) どの静止画を、どの時刻に、どの位置に、どのように描くか、などが規定されている。なお、動画演出とは言っても、表示装置の描画画像が、迅速かつ円滑に変化するだけであり、一定時間毎に、同一又は異なる次の画像データ（フレーム画像データ）を、表示装置に描画する点では静止画と同じである。

そして、画像制御ＣＰＵ６３は、このような構成の演出シナリオを参照して、各タイミング（Ｔ１，Ｔ１＋δ，Ｔ１＋２δ，・・・）で、表示装置ＤＳ１，ＤＳ２の表示画像を特定する一群の描画コマンドを列記したディスプレイリストＤＬを生成する。ディスプレイリストＤＬは、動画については、時間的に進行する動画のどの部分を表示するかを、ＣＧＲＯＭの記憶位置を特定して規定し、スプライト画像などの静止画については、ＣＧＲＯＭの何処に記憶されている画像を、表示装置のどの位置に、どのように描くかなどを規定している。

なお、図１０では、フレームＡｉやフレームＢｊを生成するためのディスプレイリストについても、便宜上、Ａｉ，Ｂｊと表記している。そして、ディスプレイリストＡｉは、通常動画や静止画の一フレーム（Ａ１，Ａ２，・・・Ａ６）を特定し、ディスプレイリストＢｊは、低速再生される補助動画の一フレーム（Ｂ１，Ｂ２，Ｂ３）を特定している。なお、ディスプレイリストＢｊの更新周期が、他の更新周期の２倍であることは前記の通りである。

そして、このようにして作成されたディスプレイリストＤＬ（＝Ａｉ＋Ｂｊ）は、画像制御ＣＰＵ６３に指示されたデータ転送回路７２によって、内蔵ＲＡＭ５９から、外付けＤＲＡＭ５４に転送される（ＳＴ４）。図８のタイミングＴ１’の矢印は、この動作を図示したものである。なお、画像制御ＣＰＵ６３は、動作周期ごとに、各表示装置一フレームを特定する一のディスプレイリストＤＬを生成する必要はなく、複数タイミングでの表示内容を特定する複数のディスプレイリストＤＬ１，ＤＬ２・・・を、一の動作周期でまとめて生成しても良い。

また、図１０には、画像制御ＣＰＵ６３によるステップＳＴ１５の処理が、ＣＰＵ６３から描画回路７６へ向かう縦方向の矢印で示され、画像制御ＣＰＵ６３によるステップＳＴ１３〜ＳＴ１５の処理が、ＣＰＵ６３から表示回路Ａ／Ｂに向う縦方向の矢印で示されている。

続いて、図９（ｃ）〜（ｄ）や図１０を参照しつつ、描画回路７６、グラフィックスデコーダ７５、及びジオメトリエンジン７７などが協働して実行する描画動作について確認的に説明する。図１０に示す通り、この描画動作は、一定時間（δ）毎に繰り返されるが、便宜上、以下の説明では、書換え後のディスプレイリストＤＬ（＝Ａ１＋Ｂ１）に基づいて実行されるタイミングＴ１＋２δ以降の描画動作を説明する。

描画回路７６は、外付けＤＲＡＭ５４に記憶されているディスプレイリストのうち、未処理で最古のディスプレイリストであるディスプレイリストＤＬ（＝Ａ１＋Ｂ１）に記載されている描画コマンドを順番に解析して（図９（ｃ）のＳＳ２０）、描画コマンドが指定する静止画や動画について、グラフィックスデコーダ７５やジオメトリエンジン７７を機能させる。

そして、グラフィックスデコーダ７５によってデコードされた静止画データや動画データは、各々、内蔵ＶＲＡＭ７１に確保されている静止画デコード領域や動画デコード領域に伸張展開される（ＳＳ２２〜ＳＳ２３）。次に、デコード後の静止画データや動画データが、描画コマンドによって規定される描画態様で、ＶＲＡＭ７１のフレームバッファＦＢ（ＦＢａ，ＦＢｂ）の所定位置に書込まれることで描画処理が実行される（ＳＳ２４）。なお、描画態様には、フレームバッファＦＢ（ＦＢａ，ＦＢｂ）における描画位置が含まれるが、スプライト画像などの場合には、更に、描画姿勢や拡大縮小率などが規定される場合があり、ジオメトリエンジン７７が機能する。

２種類のディスプレイリストＤＬ（＝Ａｉ＋Ｂｊ）が存在する場合には、各ディスプレイリストＤＬ（＝Ａｉ＋Ｂｊ）に基づいて、フレームバッファＦＢａ，ＦＢｂの所定位置に、静止画や動画のデコードデータが書込まれることで描画動作が実現される（ＳＳ２４）。先に説明した通り、フレームバッファＦＢａ／ＦＢｂは、各々、描画領域と表示領域に区分されたダブルバッファ構造であり、描画動作（ＳＳ２４）では、より正確には、フレームバッファＦＢａ／ＦＢｂの描画領域における所定位置に、デコードデータが書込まれることになる。

何れにしても、ステップＳＳ２２又はステップＳＳ２３の処理後に、そのデコードデータ（動画／静止画）に基づいて、所定のフレームバッファＦＢａ／ＦＢｂの所定位置に必要な画像が描画される（ＳＳ２４）。そして、この処理は、ディスプレイリストＤＬの先頭から最後まで、描画コマンドの記載順に実行されるので、先に描画された画像は、その後に、同じ領域に描画される画像によって上書きされることになる。通常は、表示装置全フレーム分の領域を有する背景画の上に、静止画が描画され、更にその上に動画が描画される。

このようにして、全ての描画コマンドについての描画処理が終われば、間欠的に開始される次回の描画動作まで待機状態となる（ＳＳ２５）。なお、図８には、タイミングＴ１＋δ’において、フレームバッファＦＢ（ＦＢａ＋ＦＢｂ）に、必要な画像が描画されることが矢印で記載されている。

最後に、図９（ｄ）に基づいて表示回路７４の動作を説明する。この表示動作も、一定時間（δ）毎に繰り返されるが、便宜上、以下の説明では、図１０に示すタイミングＴ１＋２δ以降の表示動作を説明する。先に説明した通り、このタイミングでは、ディスプレイリストＤＬ（＝Ａ１＋Ｂ１）に基づく画像データが、フレームバッファＦＢａ／ＦＢｂの描画領域に確保されている。そして、この描画領域は、タイミングＴ１＋２δ以降の表示動作では、表示領域として機能する。

図９（ｄ）に示す通り、表示回路７４Ａ／７４Ｂは、各々に対応するフレームバッファＦＢａ／ＦＢｂの表示領域に格納されている画像データ（Ａ１，Ｂ１）を読み出して、出力選択部７９に出力する（ＳＳ３０）。

その後は、出力選択部７９の動作に基づき、表示回路７４Ａが出力するフレームバッファＦＢａの画像データ（Ａ１）が、ＬＶＤＳ部８０ａを経由してメイン表示装置ＤＳ１に伝送され、表示回路７４Ｂが出力するフレームバッファＦＢｂの画像データ（Ｂ１）が、ＬＶＤＳ部８０ｂを経由してサブ表示装置ＤＳ２に伝送されるので、通常動画や静止画の一フレーム（Ａ１）と、補助動画の一フレーム（Ｂ１）とが各表示装置ＤＳ１，ＤＳ２に表示されることになる。

以上は、タイミングＴ１＋２δから始まる表示動作だけでなく、タイミングＴ１＋３δから始まる表示動作でも同じである。但し、タイミングＴ１＋３δから始まる表示動作では、表示回路７４Ｂが、未更新の画像データを出力するので、通常動画や静止画の一フレーム（Ａ２）と、補助動画の一フレーム（Ｂ１）が各表示装置ＤＳ１，ＤＳ２に表示されることになる。以下、同じ動作を繰り返すので、通常動画は３０ｆｐｓで再生され、補助動画は、１５ｆｐｓで低速再生されることになる。

以上、３０ｆｐｓの通常動画をメイン表示装置ＤＳ１に表示し、１５ｐｆｓの補助動画をサブ表示装置ＤＳ２に表示する実施例を説明したが、特に限定されず、例えば、メイン表示装置ＤＳ１に、通常動画と補助動画を表示するのも好適である。図１１は、このような実施態様を説明する図面であり、通常動画と補助動画が、同じ表示装置ＤＳ１に、同時期に表示される動作状態を示している。

このような動作を実現するため、この実施例の描画回路７６は、直前のデコードデータを再度使用できるよう構成されている。すなわち、動画や静止画の一フレーム分は、デコードされてワークエリアに展開され（一時保存）、これがフレームバッファＦＢに転送されるが、ワークエリアのデータを再利用できるようにしている。なお、このような動作を実現させるための描画コマンドを、本明細書では、特に再利用コマンドと称することにする。

そして、このような構成を採る場合には、ディスプレイリストＢ１’，Ｂ２’，Ｂ３’・・・に書込まれた再利用コマンドによって、直前のデコードデータを再度使用できることになる。そのため、描画回路７６がディスプレイリストＢ１’，Ｂ２’，Ｂ３’・・・を受けたタイミングでは、描画回路７６は、その直前のデコードデータをフレームバッファＦＢａに書込むことになる。

したがって、例えば、Ｔ１＋δから開始される動作周期と、Ｔ１＋２δから開始される動作周期では、補助動画の同一フレームＢ１がフレームバッファＦＢａの描画領域に繰り返し格納されることになる。なお、フレームバッファＦＢａにおける表示領域と描画領域の切換えは、実行周期δ毎に実行されるので、Ｔ１＋２δから開始される動作周期では、ダブルバッファの２つの領域に、同一フレームＢ１の画像データが共に格納されることになる。

そのため、表示回路４７Ａは、Ｔ１＋２δから開始される動作周期と、Ｔ１＋３δから開始される動作周期において、補助動画の同一フレームＢ１を、繰り返しメイン表示装置ＤＳ１に出力することになる。この実行周期２回の間、表示装置ＤＳ１には、静止画のフレームＣ１とフレームＣ２と共に、通常動画のフレームＡ１とフレームＡ２が表示されるので、結局、３０ｆｐｓの通常動画と、１５ｆｐｓの補助動画が、同一の表示装置ＤＳ１に同時に再生されることになる。

以上、プリローダ７３を機能させない第１実施例を説明したが、ＣＧＲＯＭ５５をシーケンシャルアクセスする弱点をカバーするには、プリローダ７３を活用するのも好適である、図１２及び図１３は、プリローダ７３を使用する第２実施例を示している。この第２実施例でも、メイン表示装置ＤＳ１に、普通動画と補助動画を表示するようにしており、補助動画を低速再生する場合には、一連のディスプレイリストには、適宜な頻度（例えば２回に１回）で、再利用コマンドが記載されている。

図１２に示す通り、第２実施例の画像演出動作は、画像制御ＣＰＵ６３によって所定時間毎に実行されるディスプレイリストの更新処理（図１２（ａ））と、画像制御ＣＰＵ６３から受けるディスプレイリストに基づいて動作するプリローダ７３、描画回路７６、及び、表示回路７４の各シーケンス動作（図１２（ｂ）〜図１２（ｄ））によって実現される。なお、プリローダ７３についても、描画回路７６や表示回路７４と同様に、以下に説明するシーケンス動作を実現するよう、電源リセット時やその後の必要なタイミングで、画像制御ＣＰＵ６３が、必要な動作パラメータをレジスタ群７０に設定している。

画像制御ＣＰＵ６３は、所定時間δ毎に、リスト更新処理を開始し（ＳＴ１）、プリローダ７３、描画回路７６、及び、表示回路７４のシーケンス動作を開始させる（ＳＴ２）。図１３（ａ）に示す通り、画像制御ＣＰＵ６３、プリローダ７３、描画回路７６、及び表示回路７４は、一定時間（δ）間隔で間欠的に、各々、自らの動作を並列的に実行することになる。なお、図１３（ｂ）は、ＣＰＵ回路の内蔵ＲＡＭ５９と、ＶＤＰ回路の内蔵ＶＲＡＭ７１と、外付けＤＲＡＭ５４と、ＣＧＲＯＭ５５について、各メモリの内容を模式的に示している。

画像制御ＣＰＵ６３の動作について説明を続けると、ステップＳＴ２の処理に続いて、画像制御ＣＰＵ６３は、演出シナリオに基づいてディスプレイリストＤＬを更新する（ＳＴ３）。そして、画像制御ＣＰＵ６３は、このような構成の演出シナリオを参照して、各タイミング（Ｔ１，Ｔ１＋δ，Ｔ１＋２δ，・・・）で、表示装置ＤＳ１の表示画像を特定する一群の描画コマンドを列記したディスプレイリストＤＬ１、ＤＬ２，・・・を生成する。

先に説明した通り、補助動画を低速再生する場合には、偶数番目のディスプレイリスト（ＤＬ２，ＤＬ４・・・）には、再利用コマンドが記載される。

次に、このように構成されたディスプレイリストＤＬを、外付けＤＲＡＭ５４の規定領域に転送して、次のリスト更新タイミングに達するのを待つ（ＳＴ４）。図１３（ａ）及び図１３（ｂ）には、タイミングＴ１から開始される画像制御ＣＰＵ６３の動作の結果、ディスプレイリストＤＬ１が生成され、これがタイミングＴ１’で外付けＤＲＡＭ５４に転送されることが図示されている。

このディスプレイリストＤＬ１は、第２実施例では、一タイミング遅れたタイミングＴ１＋δで、プリローダ７３によって書換え処理がされ、更に一タイミング遅れたタイミングＴ１＋２δで、書換え後のディスプレイリストＤＬ１に基づいて描画回路７６によって描画処理がされる。そして、更に一タイミング遅れたタイミングＴ１＋３δで、表示回路７４の表示動作に基づいて、ディスプレイリストＤＬ１によって特定される表示画面がメイン表示装置ＤＳ１に現れる。

このように、第２実施例では、プリローダ７３、描画回路７６、及び表示回路７４が、一タイミングずつ遅れて動作するよう構成されている。そのため、タイミングＴ１から開始されるプリローダ７３は、外付けＤＲＡＭ５４の未処理で最古のディスプレイリストを処理することで、具体的には、一つ手前のタイミングで生成されたディスプレイリストを処理することになる。言い換えると、タイミングＴ１に画像制御ＣＰＵ６３が生成したディスプレイリストＤＬ１は、タイミングＴ１＋δから開始されるプリローダ７３の動作に基づき、以下の通りに処理される。

以下、タイミングＴ１＋δ以降を説明すると、プリローダ７３は、外付けＤＲＡＭ５４の規定領域に記憶されている、未処理で最古のディスプレイリストであるディスプレイリストＤＬ１を解析する。そして、ディスプレイリストＤＬ１に、ＣＧＲＯＭのＣＧデータの必要とする描画コマンドを検出した場合には、その一群のＣＧデータを外付けＤＲＡＭ５４のＣＧデータ領域に取得するべく、必要な情報をＣＧバスＩＦ部８２に伝える。また、この先読み（プリロード）処理に関わる描画コマンドにおける、ＣＧデータの記憶位置をＣＧＲＯＭ５５のソースアドレス値から、ＤＲＡＭ５４に確保したＣＧデータ領域のアドレス値に書換える（ＳＳ１０）。

以上の動作は、ＣＧＲＯＭのＣＧデータを必要とする描画コマンドを検出する毎に、繰り返し実行され、表示装置ＤＳ１の一フレームを構築するためのＣＧデータ（圧縮データ）が、全て、ＣＧＲＯＭ５５からＤＲＡＭ５４のＣＧデータ領域に確保されることになる。なお、一度、ＤＲＡＭ５４のＣＧデータ領域に確保したＣＧデータは、その後も使用可能に管理されているので、それ以前のタイミングで確保したＣＧデータを使用する場合には、プリロード処理（ＳＳ１１）がスキップされ（図１２（ｂ）の破線参照）、ＣＧデータの記憶位置をＣＧＲＯＭ５５のソースアドレス値から、ＤＲＡＭ５４に確保したＣＧデータ領域のアドレス値に書換える処理（ＳＳ１０）だけが実行される。

そして、表示装置ＤＳ１の各一フレームを特定するディスプレイリストＤＬ１について、そこに記載された全描画コマンドについて、必要なＣＧデータのＤＲＡＭ５４への転送処理や、デイプレイリストの書換え処理が終了すれば、間欠的に開始される次回のプリロード動作まで待機することになる（ＳＳ１２）。なお、図１３（ｂ）には、タイミングＴ１＋δにおいて、必要なＣＧデータがＣＧＲＯＭ５５から外付けＤＲＡＭ５４に転送される状態が矢印で記載されている。なお、転送されたＣＧデータは圧縮状態のままである。

描画動作（ＳＳ２０〜ＳＳ２４）や出力動作（ＳＳ３０）については、動作タイミングが遅れるだけで動作内容は第１実施例と同じである。なお、図１３（ｂ）には、タイミングＴ１＋２δにおいて、フレームバッファＦＢａに、必要な画像が描画され、タイミングＴ１＋３δに出力されることが矢印で記載されている。この表示回路７４の表示動作も、一定時間（δ）毎に繰り返されるが、普通動画については３０ｆｐｓの速度で通常再生され、補助動画については、１５ｆｐｓの速度で低速再生されることになる。

なお、この実施例では、ステップＳＳ１０〜ＳＳ１１の処理は、必ずしも、単一のディスプレイリストＤＬに限定されず、複数ｎ個のディスプレイリストＤＬｉについて順番に実行することもできる。この場合、画像制御ＣＰＵ６３は、一の動作周期δで、複数のディスプレイリストＤＬｉを生成してＤＲＡＭ５４に転送し、プリローダ７３は、複数のディスプレイリストＤＬｉを可能な限り先行して解釈実行することになる。

以上の通り、第２実施例では、一連の動作を、プリローダ７３と、描画回路７６と、表示回路７４とが、連動して各々が担当する処理を並列的に実行するので、高画質で高速に変化する大画面の画像演出を支障なく実現することができる。

以上、本発明の実施例について詳細に説明したが、具体的な記載内容は特に本発明を限定するものではない。例えば、上記した各実施例では、単純な動画再生について説明したが、特に、Ｉストリーム動画については、必要に応じて、各表示装置ＤＳ１，ＤＳ２において、逆再生やシーク再生が実行される。このような動作は、通常は順方向に更新されるディスプレイリスト（Ｂ１，Ｂ２，・・・・Ｂｎ）を、逆方向に更新するか（Ｂｎ，Ｂｎ−１，・・・・Ｂ１）、途中から更新を開始すること（Ｂｉ，Ｂｉ＋１，・・・・Ｂｎ）で実現される。

また、上記の各実施例では、１／２倍の低速再生を説明したが、図１０の「切換え指示なし＋動作指示」の動作や、図１１の再利用コマンドの使用を、Ｍ回連続されれば、１／（Ｍ＋１）倍の低速再生も可能となる。また、規則的な低速再生を説明したが、通常再生の途中で、図１０の「切換え指示なし＋動作指示」の動作や、図１１の再利用コマンドの使用を、必要な回数だけ連続させれば、適所で一時停止される動画再生を実現することができる。

一時停止の態様としては、例えば、素早く移動してしばらく止まる、などの動作を例示することができる。何れにしても、演出内容に対応して、１／（Ｍ＋１）倍の低速再生や、一時停止動作を含めることで、動画データのデータ容量を抑制しつつ演出効果を高めることができる。なお、本発明は、弾球遊技機に限らず、回胴遊技機など、画像演出を伴う他の遊技機においても好適に活用できることは勿論である。

ＧＭ 遊技機
２３ サブ制御手段
ＤＳ１、ＤＳ２ 表示装置
５１ 画像演出制御手段（内蔵ＣＰＵ回路）
５５ データ記憶手段
５２ 画像生成手段
ＳＴ３ リスト生成手段が
７６ 描画手段
７４ 出力手段

Claims (1)

1. 所定のスイッチ信号に起因して実行される抽選処理の抽選結果に対応する画像演出を、他の制御手段から受けた制御コマンドに基づいて実行するサブ制御手段を設けた遊技機であって、前記サブ制御手段は、
   画像演出を中心統括的に制御する画像演出制御手段と、
   画像演出を構成する静止画及び／又は動画の構成要素となる圧縮データを記憶するデータ記憶手段と、
   前記画像演出制御手段の指示に基づく圧縮データから生成された画像データを表示装置に出力することで画像演出を実現する画像生成手段と、を有して構成され、
   前記画像演出制御手段に、表示装置の一フレーム分の画像表示を特定する描画リストを生成するリスト生成手段が設けられる一方、
   前記画像生成手段には、前記リスト生成手段が生成した描画リストに対応して表示装置の一フレーム分の画像データを生成する描画手段と、前記描画手段の生成した画像データを受けて表示装置に出力する出力手段と、が設けられ、
   前記出力手段が出力する画像データには、通常周期で更新される標準動画の画像データと、通常周期より長い動作周期で更新される低速動画の画像データとが含まれ、
   前記リスト生成手段と、前記描画手段とは、所定の動作周期を有して間欠的に動作し、
   前記描画手段は、前記所定の動作周期における一動作周期又は二動作周期遅れたタイミングで、前記リスト生成手段が生成した描画リストに対応する画像データを生成するよう構成されていることを特徴とする遊技機。

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