JP6100224B2 - 遊技機 - Google Patents

Description

本発明は、遊技動作に起因する抽選処理によって大当り状態を発生させる遊技機に関し、特に、迫力ある各種の演出を安定して実行できる遊技機に関する。

パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、７・７・７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。

このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される演出動作を２０秒前後実行し、その後、特別図柄を整列させている。一方、ハズレ状態の場合にも、同様のリーチアクションが実行されることがあり、この場合には、遊技者は、大当り状態になることを強く念じつつ演出動作の推移を注視することになる。そして、図柄変動動作の終了時に、停止ラインに所定図柄が揃えば、大当り状態であることが遊技者に保証されたことになる。

上記した演出動作は、ＶＤＰ（Video Display Processor ）で生成されたＲＧＢ信号を、大型の液晶ディスプレイに表示させる画像演出が中心となるが、この画像演出を更に豊富化するべく小型のサブ液晶ディスプレイを追加して設ける構成も知られている（特許文献１）。

この発明では、ＶＤＰから出力されるＲＧＢデータを、送信基板においてV-by-one（登録商標）信号に変換して受信基板にシリアル伝送し、V-by-one信号を受けた受信基板が、V-by-one信号をＲＧＢ信号に変換してサブ液晶ディスプレイに供給する構成を採っている。

特開２０１３−１１８９７４号公報

特許文献１に記載の構成は、送信基板と受信基板との間の配線が、単一の差動ラインで足りる点で優れている。しかし、この構成では、ＲＧＢデータをV-by-one信号に変換するための送信基板が不可欠となり、回路構成上の無駄がある。更に重要な点は、上記の構成では、全てのデータを単一の差動ラインで伝送するため、特に、パチンコ機のノイズ環境下では正常伝送が担保され難く、その限界のために、サブ液晶ディスプレイを、それほど高性能化することができないという問題がある。

例えば、垂直同期信号６０Ｈｚ、解像度Ｈ×Ｖのカラーディスプレイについて、一画素（ドット）をＮ階調で表示させる場合には、１／６０秒間に、Ｈ×Ｖ×Ｎ×３ビットの画像データを送信する必要があり、これに他の必要データを加えると、伝送速度が相当に高速とならざるを得ず、高階調度と高解像度のＲＧＢデータを一対の差動伝送線で伝送する限り、正常な伝送品質が全く担保されない。そして、この伝送速度の限界に対応して、結局は、解像度や階調度に制限が生じ、サブ液晶ディスプレイでの画像演出を高性能化することができないという問題が生じる。

本発明は、上記の問題点に鑑みてなされたものであって、回路構成に無駄のない構成であって、ノイズ環境下でも迫力ある画像演出を安定して実行できる遊技機を提供することを目的とする。

上記の目的を達成するため、本発明は、所定のスイッチ信号に起因する抽選処理を実行し、その抽選結果に対応した画像演出を実行すると共に、抽選結果が当選状態であれば、遊技者に有利な遊技状態に移行させる遊技機であって、抽選処理を実行して抽選結果を特定する制御コマンドを出力することで遊技動作を統括的に制御する主制御部と、主制御部が出力する制御コマンドに対応して画像演出を実行する画像制御部と、を有して構成され、前記画像制御部は、画像演出を統括的に制御するコンピュータ回路素子と、コンピュータ回路素子からの指示に基づいて第１階調度の第１群の演出画像、及び、第１階調度の１／４階調である第２階調度の第２群の演出画像の画像データを生成する画像処理回路素子と、画像処理回路素子が生成した第１階調度の画像データを受けて第１群の演出画像を第１階調度で表示する第１表示装置と、画像処理回路素子が生成した第２階調度の画像データを受けて第２群の演出画像を第２階調度で表示する第２表示装置と、を有して構成され、前記画像演出は、第１表示装置と、第２表示装置の全部又は一部を使用して実行され、第１群の演出画像を特定する第１階調度の画像データは、複数Ｍ組の差動信号線で、シリアル形式で画像処理回路素子から第１表示装置に伝送される一方、第２群の演出画像を特定する第２階調度の画像データは、Ｍ組未満の複数組の差動信号線で、シリアル形式で画像処理回路素子から接続基板に伝送された後、接続基板においてパラレル形式に変換されて第２表示装置に供給されるよう構成されている。

本発明では、第２群の演出画像を特定する画像データが、複数組の差動信号線で伝送されるので、ノイズ環境下でも、V-by-one伝送の場合のように、単位時間当たりの画像データの伝送量を抑制する必要が無く、高画質化を実現することができる。

因みに、解像度６４０×４８０（６０）のＶＧＡ（Video Graphics Array）におけるドットクロック（ピクセルクロック）は、２５ＭＨｚ（１ドット表示時間が０．０４μＳ）程度であるが、第２表示装置の階調度を第１表示装置の階調度の１／４にすることで、第２群の演出画像の伝送に関する差動信号線を３／４に抑制することができる。

第２表示装置は、その対角線寸法を１０インチ以下、より好ましくは８インチ以下とするのが好ましい。また、第２表示装置の解像度は、縦横積に換算して９００００（３００×３００）以上、より好ましくは、３５００００（５００×７００）以上とするのが好適である。

何れにしても、第２表示装置の画像データ入力端子の一部が固定値に維持されることで、第２階調度が第１階調度より低く設定されるのが好ましい。また、画像処理回路素子の内部ＲＡＭ又は外付けＲＡＭには、外部ＲＯＭに格納された静止画圧縮データをデコードして一時保存するスプライトバッファと、外部ＲＯＭに格納された動画圧縮データをデコードして一次保存するムービーバッファとが設けられ、前記スプライトバッファは、第１群の演出画像に関する画像データを保存する第１領域と、第２群の演出画像に関する画像データを保存する第２領域とが区分して設けられているのが好適である。この場合、画像処理回路素子の内部ＲＡＭには、スプライトバッファやムービーバッファの画像データに基づいて生成された表示装置一フレーム分の画像データを格納するフレームバッファが設けられ、前記フレームバッファは、第１表示装置用と、第２表示装置用とに区分して設けられているのが好適である。

また、第２表示装置は、移動可能に構成されているのが好適である。

上記した通り、本発明の遊技機によれば、回路構成に無駄のない構成であって、ノイズ環境下でも迫力ある画像演出を安定して実行できる遊技機を実現することができる。

実施例に示すパチンコ機の斜視図である。 図１のパチンコ機の遊技盤を図示した正面図である。 図１のパチンコ機の全体構成を示すブロック図である。 演出制御部の回路構成を例示するブロック図である。 画像制御部の回路構成を例示するブロック図である。 クロック発振部の構成を説明する図面である。 ＶＤＰの内部構成と動作内容を説明する図面である。 ＶＤＰとメイン表示装置及びサブ制御装置との接続関係を説明する図面である。

以下、実施例に基づいて本発明を詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。

ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。一方、ガラス扉６の上部左右位置と下側には、全３個のスピーカが配置されている。上部に配置された２個のスピーカは、各々、左右チャネルＲ，Ｌの音声を出力し、下側のスピーカは重低音を出力するよう構成されている。

前面板７には、発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。

上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。

上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。

図２に示すように、遊技盤５の表面には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その略中央には、中央開口ＨＯが設けられている。そして、中央開口ＨＯの下方には、不図示の可動演出体が隠蔽状態で収納されており、可動予告演出時には、その可動演出体が上昇して露出状態となることで、所定の信頼度の予告演出を実現している。ここで、予告演出とは、遊技者に有利な大当り状態が招来することを不確定に報知する演出であり、予告演出の信頼度とは、大当り状態が招来する確率を意味している。

中央開口ＨＯには、大型の液晶カラーディスプレイ（ＬＣＤ）で構成されたメイン表示装置ＤＳ１が配置され、メイン表示装置ＤＳ１の右側には、小型の液晶カラーディスプレイで構成された可動式のサブ表示装置ＤＳ２が配置されている。

メイン表示装置ＤＳ１は、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置ＤＳ１は、中央部に特別図柄表示部Ｄａ〜Ｄｃと右上部に普通図柄表示部１９とを有している。そして、特別図柄表示部Ｄａ〜Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されることがあり、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、適宜な予告演出などが実行される。

サブ表示装置ＤＳ２は、通常時には、その表示画面が遊技者に見やすい角度に傾斜した静止状態で画像情報を表示している。但し、所定の予告演出時には、遊技者に見やすい角度に傾斜角度を変えながら、図示の左側に移動する共に、所定の予告画像を表示するようになっている。

すなわち、実施例のサブ表示装置ＤＳ２は、単なる表示装置ではなく、予告演出を実行する可動演出体としても機能している。ここで、サブ表示装置ＤＳ２による予告演出は、その信頼度が高く設定されており、遊技者は、大きな期待感をもってサブ表示装置ＤＳ２の移動動作に注目することになる。

ここで、サブ表示装置ＤＳ２は、縦横比が１５：９程度の縦長形状であって、対角寸法が５インチ程度ではあるが、４８０（Ｈ）×８００（Ｖ）の高画質のカラー画面を有して構成されている。なお、この表示装置ＤＳ２は、各画素（ピクセル）を２５６階調で制御可能であり、この最高階調を実現しようとすると、１秒間に伝送すべき画像データの総量は、垂直同期信号の周波数を６０Ｈｚとして、４８０×８００×３×２５６×６０ビットとなる。

メイン表示装置ＤＳ１やサブ表示装置ＤＳ２の下方であって、遊技球が落下移動する遊技領域には、第１図柄始動口１５ａ、第２図柄始動口１５ｂ、第１大入賞口１６ａ、第２大入賞口１６ｂ、普通入賞口１７、及び、ゲート１８が配設されている。これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。

第１図柄始動口１５ａの上部には、導入口ＩＮから進入した遊技球がシーソー状又はルーレット状に移動した後に、第１図柄始動口１５に入賞可能に構成された演出ステージ１４が配置されている。そして、第１図柄始動口１５に遊技球が入賞すると、特別図柄表示部Ｄａ〜Ｄｃの変動動作が開始されるよう構成されている。

第２図柄始動口１５ｂは、左右一対の開閉爪を備えた電動式チューリップで開閉されるように構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、所定時間だけ、若しくは、所定個数の遊技球を検出するまで、開閉爪が開放されるようになっている。

なお、普通図柄表示部１９は、普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止する。

第１大入賞口１６ａは、前後方向に進退するスライド盤を有して構成され、第２大入賞口１６ｂは、下端が軸支されて前方に開放する開閉板を有して構成されている。第１大入賞口１６ａや第２大入賞口１６ｂの動作は、特に限定されないが、この実施例では、第１大入賞口１６ａは、第１図柄始動口１５ａに対応し、第２大入賞口１６ｂは、第１図柄始動口１５ｂに対応するよう構成されている。

すなわち、第１図柄始動口１５ａに遊技球が入賞すると、特別図柄表示部Ｄａ〜Ｄｃの変動動作が開始され、その後、所定の大当り図柄が特別図柄表示部Ｄａ〜Ｄｃに整列すると、第１大当りたる特別遊技が開始され、第１大入賞口１６ａのスライド盤が、前方に開放されて遊技球の入賞が容易化される。

一方、第２図柄始動口１５ｂへの遊技球の入賞によって開始された変動動作の結果、所定の大当り図柄が特別図柄表示部Ｄａ〜Ｄｃに整列すると、第２大当りたる特別遊技が開始され、第２大入賞口１６ｂの開閉板が開放されて遊技球の入賞が容易化される。なお、特別遊技（大当り状態）の遊技価値は、整列する大当り図柄などに対応して種々相違するが、何れの遊技価値が付与されるかは、遊技球の入賞タイミングに応じた抽選結果に基づいて予め決定される。

典型的な大当り状態では、大入賞口１６の開閉板が開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板が閉じる。このような動作は、最大で例えば１５回まで継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態（確変状態）となるという特典が付与される。

図３は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図であり、図４はその一部を詳細に図示したものである。図３に示す通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧や、電源異常信号ＡＢＮ１、ＡＢＮ２やシステムリセット信号（電源リセット信号）ＳＹＳなどを出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出を実行する演出制御基板２２と、演出制御基板２２から受けた制御コマンドＣＭＤ’に基づいて表示装置ＤＳ１，ＤＳ２を駆動する画像制御基板２３と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２４と、遊技者の操作に応答して遊技球を発射させる発射制御基板２５と、を中心に構成されている。

但し、この実施例では、主制御基板２１が出力する制御コマンドＣＭＤは、コマンド中継基板２６と演出インタフェイス基板２７を経由して、演出制御基板２２に伝送される。また、演出制御基板２２が出力する制御コマンドＣＭＤ’は、演出インタフェイス基板２７と画像インタフェイス基板２８を経由して、画像制御基板２３に伝送され、主制御基板２１が出力する制御コマンドＣＭＤ”は、主基板中継基板３２を経由して、払出制御基板２４に伝送される。制御コマンドＣＭＤ，ＣＭＤ’，ＣＭＤ”は、何れも１６ビット長であるが、主制御基板２１や払出制御基板２４が関係する制御コマンドは、８ビット長毎に２回に分けてパラレル送信されている。一方、演出制御基板２２から画像制御基板２３に伝送される制御コマンドＣＭＤ’は、１６ビット長をまとめてパラレル伝送されている。そのため、可動予告演出を含む予告演出を、多様化して多数の制御コマンドを連続的に送受信するような場合でも、迅速にその処理を終えることができ、他の制御動作に支障を与えない。

ところで、本実施例では、演出インタフェイス基板２７と演出制御基板２２とは、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されて二枚の回路基板が積層されている。同様に、画像インタフェイス基板２８と画像制御基板２３についても、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されて二枚の回路基板が積層されている。そのため、各電子回路の回路構成を複雑高度化しても基板全体の収納空間を最小化できると共に、接続ラインを最短化することで耐ノイズ性を高めることができる。

これら主制御基板２１、演出制御基板２２、画像制御基板２３、及び払出制御基板２４には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板２１〜２４とインタフェイス基板２７〜２８に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２２、画像制御部２３、及び払出制御部２４と言うことがある。すなわち、この実施例では、演出制御基板２２と演出インタフェイス基板２７とで演出制御部２２を構成し、画像制御基板２３と画像インタフェイス基板２８とで画像制御部２３を構成している。なお、演出制御部２２、画像制御部２３、及び払出制御部２４の全部又は一部がサブ制御部である。

また、このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新たな盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材１を除く全てが、盤側部材ＧＭ２である。

図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２４と、発射制御基板２５と、枠中継基板３５とが含まれており、これらの回路基板が、前枠３の適所に各々固定されている。一方、遊技盤５の背面には、主制御基板２１、演出制御基板２２、画像制御基板２３が、表示装置ＤＳ１，ＤＳ２やその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１〜Ｃ４によって電気的に接続されている。

電源基板２０は、接続コネクタＣ２を通して、主基板中継基板３２に接続され、接続コネクタＣ３を通して、電源中継基板３３に接続されている。電源基板２０には、交流電源の投入と遮断とを監視する電源監視部ＭＮＴが設けられている。電源監視部ＭＮＴは、交流電源が投入されたことを検知すると、所定時間だけシステムリセット信号ＳＹＳをＬレベルに維持した後に、これをＨレベルに遷移させる。

また、電源監視部ＭＮＴは、交流電源の遮断を検知すると、電源異常信号ＡＢＮ１，ＡＢＮ２を、直ちにＬレベルに遷移させる。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、電源投入後に速やかにＨレベルとなる。

ところで、本実施例のシステムリセット信号は、交流電源に基づく直流電源によって生成されている。そのため、交流電源の投入（通常は電源スイッチのＯＮ）を検知してＨレベルに増加した後は、直流電源電圧が異常レベルまで低下しない限り、Ｈレベルを維持する。したがって、直流電源電圧が維持された状態で、交流電源が瞬停状態となっても、システムリセット信号ＳＹＳがＣＰＵをリセットすることはない。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、交流電源の瞬停状態でも出力される。

主基板中継基板３２は、電源基板２０から出力される電源異常信号ＡＢＮ１、バックアップ電源ＢＡＫ、及びＤＣ５Ｖ，ＤＣ１２Ｖ，ＤＣ３２Ｖを、そのまま主制御部２１に出力している。一方、電源中継基板３３は、電源基板２０から受けたシステムリセット信号ＳＹＳや、交流及び直流の電源電圧を、そのまま演出インタフェイス基板２７に出力している。演出インタフェイス基板２７は、受けたシステムリセット信号ＳＹＳを、そのまま演出制御部２２と画像制御部２３に出力している。

一方、払出制御基板２４は、中継基板を介することなく、電源基板２０に直結されており、主制御部２１が受けると同様の電源異常信号ＡＢＮ２や、バックアップ電源ＢＡＫを、その他の電源電圧と共に直接的に受けている。

電源基板２０が出力するシステムリセット信号ＳＹＳは、電源基板２０に交流電源２４Ｖが投入されたことを示す電源リセット信号であり、この電源リセット信号によって演出制御部２２と画像制御部２３のワンチップマイコンは、その他のＩＣ素子と共に電源リセットされるようになっている。

但し、このシステムリセット信号ＳＹＳは、主制御部２１と払出制御部２４には、供給されておらず、各々の回路基板２１，２４のリセット回路ＲＳＴにおいて電源リセット信号（ＣＰＵリセット信号）が生成されている。そのため、例えば、接続コネクタＣ２がガタついたり、或いは、配線ケーブルにノイズが重畳しても、主制御部２１や払出制御部２４のＣＰＵが異常リセットされるおそれはない。演出制御部２２と画像制御部２３は、主制御部２１からの制御コマンドに基づいて、従属的に演出動作を実行することから、回路構成の複雑化を回避するために、電源基板２０から出力されるシステムリセット信号ＳＹＳを利用している。

ところで、主制御部２１や払出制御部２４に設けられたリセット回路ＲＳＴは、各々ウォッチドッグタイマを内蔵しており、各制御部２１，２４のＣＰＵから、定時的なクリアパルスを受けない限り、各ＣＰＵは強制的にリセットされる。

また、この実施例では、ＲＡＭクリア信号ＣＬＲは、主制御部２１で生成されて主制御部２１と払出制御部２４のワンチップマイコンに伝送されている。ここで、ＲＡＭクリア信号ＣＬＲは、各制御部２１，２４のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷのＯＮ／ＯＦＦ状態に対応した値を有している。

主制御部２１及び払出制御部２４は、電源基板２０から電源異常信号ＡＢＮ１，ＡＢＮ２を受けることによって、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源ＢＡＫは、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御部２１と払出制御部２４のワンチップマイコンの内蔵ＲＡＭのデータを保持するＤＣ５Ｖの直流電源である。したがって、主制御部２１と払出制御部２４は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。

図３に示す通り、主制御部２１は、主基板中継基板３２を経由して、払出制御部２４に制御コマンドＣＭＤ”を送信する一方、払出制御部２４からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮや、動作開始信号ＢＧＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号ＢＧＮは、電源投入後、払出制御部２４の初期動作が完了したことを主制御部２１に通知する信号である。

また、主制御部２１は、遊技盤中継基板３１を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６〜１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動式チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部２１から配電された電源電圧ＶＢ（１２Ｖ）で動作するよう構成されている。また、図柄始動口１５への入賞状態などを示す各スイッチ信号は、電源電圧ＶＢ（１２Ｖ）と電源電圧Ｖｃｃ（５Ｖ）とで動作するインタフェイスＩＣで、ＴＴＬレベル又はＣＭＯＳレベルのスイッチ信号に変換された上で、主制御部２１に伝送される。

先に説明した通り、演出制御基板２２と演出インタフェイス基板２７とはコネクタ連結によって一体化されており、演出制御部２２は、電源中継基板３３を経由して、電源基板２０から各レベルの直流電圧（５Ｖ，１２Ｖ，３２Ｖ）と、システムリセット信号ＳＹＳを受けている（図３及び図４参照）。また、演出制御部２２は、コマンド中継基板２６を経由して、主制御部２１から制御コマンドＣＭＤとストローブ信号ＳＴＢとを受けている（図３及び図４参照）。

そして、演出制御部２２は、ランプ駆動基板２９にランプ駆動信号を出力することで多数のＬＥＤランプや電飾ランプで構成されたランプ群を駆動している。また、モータ／ランプ駆動基板３０に、ランプ駆動信号及びモータ駆動信号を出力することで、ランプ群を駆動すると共に、複数のステッピングモータで構成された演出モータ群Ｍ１〜Ｍｎを駆動している。なお、ランプ駆動信号とモータ駆動信号は、何れもシリアル信号であり、演出内容を豊富化するべくランプ個数や演出モータ個数を如何に増やしても、配線ケーブルが増加することがなく、機器構成が簡素化される。

ランプ群は、ほぼ定常的にランプ演出を実現する一方、演出モータ群は、突然動作を開始して、可動演出体による可動予告演出を実現している。前記した通り、可動演出体には、サブ表示装置ＤＳ２が含まれる。

また、演出制御部２２は、画像制御部２３に対して、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’と、電源基板２０から受けたシステムリセット信号ＳＹＳと、２種類の直流電圧（１２Ｖ，５Ｖ）とを出力している（図３及び図４参照）。

そして、画像制御部２３では、制御コマンドＣＭＤ’に基づいてメイン表示装置ＤＳ１やサブ表示装置ＤＳ２を駆動して各種の画像演出を実行している。図４に示す通り、メイン表示装置ＤＳ１は、ＬＥＤバックライトによって発光しており、画像インタフェイス基板２８から５対のＬＶＤＳ（低電圧差動伝送Low voltage differential signaling）信号と、バックライト電源電圧（１２Ｖ）とを受けて駆動されている。メイン表示装置ＤＳ１のバックライト光は、ＰＷＭ制御による輝度が制御可能に構成されている。また、画像制御部２３は、制御コマンドＣＭＤ’に基づく予告演出として、サブ表示装置ＤＳ２において適宜な予告演出を実行している。サブ表示装置ＤＳ２も、バックライト光によって発光しており、そのＯＮ／ＯＦＦ状態が制御可能に構成されている。

このサブ表示装置ＤＳ２は、画像インタフェイス基板２８からバックライト電源電圧と、４対のＬＶＤＳ信号とを受けて駆動されている。４対のＬＶＤＳ信号は、１８ビット長のＲＧＢ信号（各６ビット）、垂直同期信号、及び水平同期信号を伝送する３対と、クロック信号を伝送する１対とに区分されている。このように、本実施例では、Ｖ−ｂｙ−ｏｎｅ信号の場合における１対の信号線での伝送量を、ほぼ四分してＬＶＤＳ信号として伝送するので、極端な高速伝送とする必要がなく、安定したシリアル伝送を実現することができる。しかも、サブ表示装置ＤＳ２を、敢えて６４階調で動作させることで、高解像度化を図っている。

この点を更に説明すると、（１）ノイズ環境に晒される可能性を想定すると、通信エラーによる誤表示の防止を最優先すべきこと、（２）サブ表示装置ＤＳ２が比較的小型であって、予告演出を表示する上で２５６階調までは不要であること、（３）階調度を抑制した分だけ、高解像度の画像データを安定した通信速度で送信できること、を考慮して、本実施例では、サブ表示装置ＤＳ２の最高性能（階調）を１／４階調に抑制すると共に、Ｖ−ｂｙ−ｏｎｅ信号をほぼ四分したＬＶＤＳ信号による大量の画像データの送信によって、サブ表示装置ＤＳ２の画像演出の実質的な高性能化を図っている。

続いて、図４に基づいて、上記した演出制御部２２と画像制御部２３の構成を更に詳細に説明する。図４に示す通り、演出インタフェイス基板２７は、電源中継基板３３を経由して、電源基板２０から３種類の直流電圧（５Ｖ，１２Ｖ，３２Ｖ）を受けている。ここで、直流電圧５Ｖは、デジタル論理回路の電源電圧として、演出インタフェイス基板２７、ランプ駆動基板２９、モータ／ランプ駆動基板３０、画像インタフェイス基板２８、及び画像制御基板２３に配電されて各デジタル回路を動作させている。

但し、演出制御基板２２には、直流電圧５Ｖが配電されておらず、１２ＶからＤＣ／ＤＣコンバータで降圧された直流電圧３．３Ｖと、３．３ＶからＤＣ／ＤＣコンバータで更に降圧された直流電圧１．８Ｖだけが、演出インタフェイス基板２７から演出制御基板２２に配電されている。このように、本実施例の演出制御基板２２は、全ての回路が電源電圧３．３Ｖで駆動されているので、電源電圧を５Ｖで動作する場合と比較して大幅に低電力化することができ、演出制御基板２２の直上に演出インタフェイス基板２７を配置して積層しても放熱上の問題が生じない。

また、演出インタフェイス基板２７が、電源基板２０から受けた直流電圧１２Ｖは、そのままデジタルアンプ４６の電源電圧として使用されると共に、モータ／ランプ駆動基板３０とランプ駆動基板２９に配電されて各ランプ群の電源電圧となる。一方、電源基板２０から受けた直流電圧３２Ｖは、演出インタフェイス基板のＤＣ／ＤＣコンバータにおいて直流電圧１３Ｖに降圧されて、モータ／ランプ駆動基板３０に配電されている。

図４に示すように、演出制御部２２は、音声演出・ランプ演出・演出可動体による予告演出・データ転送などの処理を実行するワンチップマイコン４０と、ワンチップマイコン４０の制御プログラムなどを記憶するフラッシュメモリ（flash memory）４１と、ワンチップマイコン４０からの指示に基づいて音声信号を再生して出力する音声合成回路４２と、再生される音声信号の元データである圧縮音声データを記憶する音声用メモリ４３とを備えて構成されている。

ここで、ワンチップマイコン４０、フラッシュメモリ４１、及び音声用メモリ４３は、電源電圧３．３Ｖで動作しており、また、音声合成回路４２は、電源電圧３．３Ｖ及び電源電圧１．８Ｖで動作しており大幅な省電力化が実現されている。

ワンチップマイコン４０には、複数のパラレル入出力ポートＰＩＯが内蔵されている。そして、第１入力ポートＰＯ１には、主制御部２１からの制御コマンドＣＭＤ及びストローブ信号ＳＴＢが入力され、第２入力ポートＰＯ２からは、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’が出力されるよう構成されている。

具体的には、第１入力ポートＰＯ１には、主制御基板２１から出力された制御コマンドＣＭＤとストローブ信号（割込み信号）ＳＴＢとが、演出インタフェイス基板２７のバッファ４４において、電源電圧３．３Ｖに対応する論理レベルに変換されて８ビット単位で供給される。割込み信号ＳＴＢは、ワンチップマイコンの割込み端子に供給され、受信割込み処理によって、演出制御部２２は、制御コマンドＣＭＤを取得するよう構成されている。

演出制御部２２が取得する制御コマンドＣＭＤには、(1) 異常報知その他の報知用制御コマンドなどの他に、(2) 図柄始動口への入賞に起因する各種演出動作の概要特定する制御コマンド（変動パターンコマンド）や、図柄種別を指定する制御コマンド（図柄指定コマンド）が含まれている。ここで、変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当たり抽選における当否結果とが含まれている。

また、図柄指定コマンドには、大当たり抽選の結果に応じて、大当たりの場合には、大当たり種別に関する情報（１５Ｒ確変、２Ｒ確変、１５Ｒ通常、２Ｒ通常など）を特定する情報が含まれ、ハズレの場合には、ハズレを特定する情報が含まれている。変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当り抽選における当否結果とが含まれている。なお、これらに加えて、リーチ演出や予告演出の有無などを含めて変動パターンコマンドで特定しても良いが、この場合でも、演出内容の具体的な内容は特定されていない。

そのため、演出制御部２２では、変動パターンコマンドを取得すると、これに続いて演出抽選を行い、取得した変動パターンコマンドで特定される演出概要を更に具体化している。例えば、リーチ演出や予告演出について、その具体的な内容が決定される。そして、決定された具体的な遊技内容にしたがい、ＬＥＤ群などの点滅によるランプ演出や、スピーカによる音声演出の準備動作を行うと共に、画像制御部２３に対して、ランプやスピーカによる演出動作に同期した画像演出に関する制御コマンドＣＭＤ’を出力する。

このような演出動作に同期した画像演出を実現するため、演出制御部２２は、第２入力ポートＰＯ２を通して、画像制御部２３に対するストローブ信号（割込み信号）ＳＴＢ’と共に、１６ビット長の制御コマンドＣＭＤ’を演出インタフェイス基板２７に向けて出力している。なお、演出制御部２２は、図柄指定コマンドや、表示装置ＤＳ１に関連する報知用制御コマンドや、その他の制御コマンドを受信した場合は、その制御コマンドを、１６ビット長に纏めた状態で、割込み信号ＳＴＢ’と共に演出インタフェイス基板２７に向けて出力している。

上記した演出制御基板２２の構成に対応して、演出インタフェイス基板２７には出力バッファ４５が設けられており、１６ビット長の制御コマンドＣＭＤ’と１ビット長の割込み信号ＳＴＢ’を画像インタフェイス基板２８に出力している。そして、これらのデータＣＭＤ’，ＳＴＢ’は、画像インタフェイス基板２８を経由して、画像制御基板２３に伝送される。

また、演出インタフェイス基板２７には、音声合成回路４２から出力される音声信号を受けるデジタルアンプ４６が配置されている。先に説明した通り、音声合成回路４２は、３．３Ｖと１．８Ｖの電源電圧で動作しており、また、デジタルアンプ４６は、電源電圧１２ＶでＤ級増幅動作しており、消費電力を抑制しつつ大音量の音声演出を可能にしている。

そして、デジタルアンプ４６の出力によって、遊技機上部の左右スピーカと、遊技機下部のスピーカとを駆動している。そのため、音声合成回路４２は、３チャネルの音声信号を生成する必要があり、これをパラレル伝送すると、音声合成回路４２とデジタルアンプ４６との配線が複雑化する。

そこで、本実施例では、音質の劣化を防止すると共に、配線の複雑化を回避するため、音声合成回路４２とデジタルアンプ４６との間は、４本の信号線で接続されており、具体的には、転送クロック信号ＳＣＬＫと、チャネル制御信号ＬＲＣＬＫと、２ビット長のシリアル信号ＳＤＡＴＡ１，ＳＤＡＴＡ２との合計４ビットの信号線に抑制されている。なお、何れの信号も、その振幅レベルは３．３Ｖである。

ここで、ＳＤＡＴＡ１は、遊技機上部に配置された左右スピーカのステレオ信号Ｒ，Ｌを特定するＰＣＭデータについてのシリアル信号であり、ＳＤＡＴＡ２は、遊技機下部に配置された重低音スピーカのモノラル信号を特定するＰＣＭデータについてのシリアル信号である。そして、音声合成回路４２は、チャネル制御信号ＬＲＣＬＫをＬレベルに維持した状態で、左チャネルの音声信号Ｌを伝送し、チャネル制御信号ＬＲＣＬＫをＨレベルに維持した状態で、右チャネルの音声信号Ｒを伝送する。なお、重低音スピーカは本実施例では１個であるので、モノラル音声信号が伝送されているが、ステレオ音声信号として伝送できるのは勿論である。

何れにしても本実施例では、４種類の音声信号を４本のケーブルで伝送可能であるので、最小のケーブル本数によってノイズによる音声劣化のない信号伝達が可能となる。すなわち、シリアル伝送であるのでパラレル伝送より圧倒的にケーブル本数が少な。なお、アナログ伝送を採る場合には、ケーブル本数は同数であるが、３．３Ｖ振幅のアナログ信号に、少なからずノイズが重畳して、音質が大幅に劣化する。一方、振幅レベルを上げると、電源配線が複雑化する上に消費電力が増加する。

このようなシリアル信号ＳＤＡＴＡ１，ＳＤＡＴＡ２は、クロック信号ＳＣＬＫの立上りエッジに同期して、デジタルアンプ４６に取得される。そして、デジタルアンプ４６内部で、所定ビット長毎にパラレル変換され、ＤＡ変換後にＤ級増幅されて各スピーカに供給されている。

また、演出インタフェイス基板２７には、ワンチップマイコン４０から出力されるシリアルデータを出力するバッファ回路４７，４８が設けられている。ここで、出力バッファ４７は、ワンチップマイコン４０から伝送されたランプ駆動信号（シリアル信号）を、ランプ駆動基板２９に配置されたシフトレジスタ回路に転送している。そして、ランプ駆動基板２９のシフトレジスタ回路（不図示）では、ランプ駆動信号をパラレル信号に変換してＬＥＤランプ群を駆動している。

もう一方のバッファ回路４８は、入出力バッファとして機能しており、ワンチップマイコン４０から伝送されたシリアル信号をモータ／ランプ駆動基板３０に、そのまま転送する一方、一群の演出モータＭ１〜Ｍｎの原点位置を示す原点センサ信号（シリアル信号）をワンチップマイコン４０に転送している。

本実施例の場合、ワンチップマイコン４０からバッファ回路４８に伝送されたシリアル信号は、ランプ群を点灯させるためのランプ駆動信号（シリアル信号）と、演出モータを回転させるためのモータ駆動信号（シリアル信号）とが連続するよう構成されている。そして、モータ／ランプ駆動基板３０では、これら一連のシリアル信号を１６ビット長毎に分断すると共に、各１６ビット長をパラレル信号に変換して、ランプ演出と可動予告演出を実行している。具体的には、制御コマンドＣＭＤに対応して抽選決定された演出動作として、一連のランプ演出を実行すると共に、モータ駆動信号を受信した場合には、演出モータＭ１〜Ｍｎを回転させて適宜な可動予告演出を実行している。

図５は、画像制御部２３（画像インタフェイス基板２８と画像制御基板２３）について、その周りの基板も含めて詳細に図示した回路ブロック図である。先に説明した通り、画像制御部２３は、演出制御部２２から制御コマンドＣＭＤ’とストローブ信号ＳＴＢ’とシステムリセット信号ＳＹＳとを受けて動作している。また、演出制御部を経由して２種類の直流電圧５Ｖ，１２Ｖを受けている。

図示の通り、画像制御部２３は、演出インタフェイス基板２７を経由して制御コマンドを受信して画像制御動作を実行するワンチップマイコン６０と、ワンチップマイコン６０の制御プログラムなどを記憶するフラッシュメモリ６１と、ワンチップマイコン６０の指示に基づき表示装置ＤＳ１，ＤＳ２を駆動するＶＤＰ（Video Display Processor ）６２と、画像演出用の画像圧縮データを記憶するグラフィックＲＯＭ（ＣＧＲＯＭ）６３と、ＶＤＰ６２の作業領域（Video RAM ）として機能するＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）６４と、ワンチップマイコン６０を強制リセットさせるウォッチドッグタイマＷＤＴなどを有して構成されている。

図示の通り、ウォッチドッグタイマＷＤＴの出力は、システムリセット信号ＳＹＳと共にＯＲ回路に供給されており、ＯＲ回路への入力信号の何れかがアクティブレベルになると、ワンチップマイコン６０とＶＤＰ６２とが同期してリセットされるようになっている。したがって、ワンチップマイコン６０のプログラム暴走などに起因して制御動作が初期化されると、これに対応して、ＶＤＰ６２の動作を初期化されることになり、矛盾した不自然な画像演出が実行されることがない。

また、本実施例では、消費電力を可能な限り抑制するべく、各素子の電源電圧を最小化しており、各素子の電源電圧は、(1) ワンチップマイコン６０が３．３Ｖと１．２５Ｖ、(2) フラッシュメモリ６１が１．２５Ｖ、(3) ＶＤＰ６２が３．３Ｖと１．８Ｖと１．１Ｖ、(4) ＣＧＲＯＭ６３が３．３Ｖ、(5) ＳＤＲＡＭ６４が１．８Ｖとなっている。

このように本実施例では、省電力化のために多数の直流電圧が必要となり、しかも、複数の電源電圧を有する回路素子については、その供給タイミングを最適化する必要がある。一方、演出制御部２２と画像制御部２３との間の配線ケーブル数を抑制する趣旨から２種類の直流電圧しか配電されていない。そこで、制御端子を有する複数のＤＣ／ＤＣコンバータ（Ｖ１〜Ｖ４）を配置すると共に、電源シーケンサ６５を設けることで、多数の直流電圧を最適なタイミングで各素子に供給している（図５（ｂ）参照）。

ところで、図５に示す通り、実施例のＶＤＰ６２は、表示装置ＤＳ１，ＤＳ２への画像データの送出動作を規定する表示系クロックΦｂと、その他の処理の動作タイミングを規定するシステムクロックΦａと、を別々に受けている。システムクロックΦａは、水晶振動子Ｘａの固有周波数で規定される固定周波数であるが、表示系クロックΦｂは、クロック発振部６６の出力であり、水晶振動子Ｘｂ中心周波数Ｆｉを中心として、所定範囲内で周波数（Ｆｉ−δ〜Ｆｉ＋δ）が偏移する変調クロックΦｂとなっている。

図６（ａ）は、クロック発振部６６の回路構成を示しており、水晶振動子Ｘｂによる原発振回路ＯＳＣと、原発振回路ＯＳＣの発振周波数Ｆｉを偏移させる周波数変調回路ＦＳ（ＰＬＬブロックＢＬ）と、を有して構成されている。原発振回路ＯＳＣは、水晶振動子Ｘｂと、インバータＩＮと、帰還抵抗Ｒｓと、負荷コンデンサＣ１１，Ｃ１２とを有して構成され、中心周波数Ｆｉの基準クロックを生成している。ここで、インバータＩＮと帰還抵抗Ｒｓを接続する正帰還ループは、制御信号ＣＴＬによって開閉制御可能に構成されており、制御信号ＣＴＬによって発振動作の許否が制御可能に構成されている。

図示の通り、ここでは、制御信号ＣＴＬ＝Ｈであって定常的に発振動作を繰り返している。また、変調度設定端子＝Ｈであることで、周波数偏移量δが、中心周波数Ｆｉの上下に±１．０％（δ／Ｆｉ）程度となっている。

図６（ｂ）は、図６（ａ）ＰＬＬブロックＢＬの内部構成を図示したものであり、変調ロジック部５６を除けば、通常のＰＬＬ回路とほぼ同様である。すなわち、ＰＬＬブロックＢＬは、変調ロジック部５６の他に、出力信号（変調クロック出力）を１／Ｍ分周する第１分周部５０と、基準クロックを１／Ｎ分周する第２分周部５１と、基準クロックを１／Ｌ分周する第３分周部５２と、第１分周部５０と第２分周部５１の出力を比較する位相比較部５３と、位相比較部５３の出力を受けるチャージポンプ５４と、抵抗とコンデンサによるループフィルタ５５と、ループフィルタ５５の出力電圧に対応して出力周波数Ｆｏが変化する電圧制御発振部ＶＣＯと、を有して構成されている。

但し、ＰＬＬブロックＢＬは、通常のＰＬＬ回路とは異なり、変調ロジック部５６から受ける変調信号ＭＤに基づいて、電圧制御発振部ＶＣＯの周波数が、最大で２％程度、微小に揺らぐ周波数変調が実現されるよう構成されている。また、実施例では、変調周期を、時間的に切り替え、変調周期τ１でＶＣＯの出力周波数をＦｏ−δ〜Ｆｏ＋δの範囲で変化させた後、変調周期τ２でＶＣＯの出力周波数をＦｏ−δ〜Ｆｏ＋δの範囲で変化させている。その結果、出力周波数が更に不規則に周波数変調されることで、不要輻射ノイズＥＭＩの抑制効果が高まる。

何れにしても、ＰＬＬブロックＢＬの内部では、周波数Ｆｏ／Ｍの第１分周部５０の出力信号と、周波数Ｆｉ／Ｎの第２分周部５１の出力信号との位相差が、位相比較部５３において検出され、その位相差がゼロとなるよう負帰還ループが機能するので、Ｆｏ／Ｍ＝Ｆｉ／Ｎの関係が成立し、出力信号（変調クロック出力）の周波数Ｆｏは、やや揺らぐもののＦｏ＝Ｆｉ×Ｍ／Ｎとなる。

本実施例では、この出力信号が、変調クロックΦｂとして実施例のＶＤＰ６２に供給され、表示装置ＤＳ１，ＤＳ２への画像データの送出動作を規定している。また、この実施例では、表示系クロックΦｂ（変調クロック）の中心周波数Ｆｉは、メイン表示装置ＤＳ１のドットクロック周波数の整数倍（１倍，２倍，４倍程度）となっており、表示装置ＤＳ１の解像度に対応して高くなる。なお、ドットクロック周波数は、表示装置ＤＳ１の１画素（ドット）を表示するために必要な動作時間の逆数であり、例えば、垂直同期信号６０Ｈｚであって、解像度１２８０×１０２４の場合には、ドットクロック周波数が１００ＭＨｚ程度となる。

そして、１画素はＲＧＢ三原色で構成されるので、大量の画像データを高速に伝送する必要が生じ、不要輻射ノイズＥＭＩ（Electro Magnetic Interference ）の発生も懸念される。しかし、本実施例では、表示系クロックΦｂ（変調クロック）の周波数が適度に揺らぐので、不要輻射ノイズを効果的に抑制することができる。

なお、この不要輻射ノイズの抑制効果は、表示装置ＤＳ１に対するＬＶＤＳ伝送に限らず、表示装置ＤＳ２のＬＶＤＳ伝送にも同様に機能する。しかも、本実施例では、表示装置ＤＳ１に対する５対と、表示装置ＤＳ２に対する４対のＬＶＤＳ信号線毎にノイズ対策を採る必要がなく、コスト的にもスペース的にも有効である。すなわち、フェライトコアを配線毎に配置したのでは、最低９個の部品が必要になる。また、ノイズ対策として、コイルやコンデンサを配置する場合にも、同様にコスト的及びスペース的な不利があり、これらの対策が不要となる本実施例の構成の効果は顕著である。

次に、図７（ａ）は、ＶＤＰ６２の内部構成を示すブロック図であり、ＶＤＰ６２と、ＣＧＲＯＭ６３、ＤＤＲ２タイプのＳＤＲＡＭ６４、及びワンチップマイコン６０（以下、ホストＣＰＵ６０と言う）との接続関係も含めて図示している。また、図７（ｂ）は、ＶＤＰ６２の動作を示す機能ブロック図であり、図７（ｃ）は、ＶＤＰ６２の動作手順を示す図面である。

図７（ｂ）に示す通り、ＶＤＰ６２からホストＣＰＵ６０に、ＶＢｌａｎｋ割込み信号が伝送されており、通常１／６０秒毎に生じるＶＢｌａｎｋ割込み信号に基づいて、ホストＣＰＵ６０は、表示装置ＤＳ１，ＤＳ２の１フレーム分の表示動作が終わったことが把握できるよう構成されている。

図７（ａ）や図７（ｂ）に示す通り、ＶＤＰ６２は、ホストＣＰＵ６０によってコマンドリストが書込まれるコマンドメモリ７０と、ホストＣＰＵ６０からアクセスされるシステム制御レジスタ７１と、コマンドリストを解析するコマンドパーサ（構文解析器）７２と、静止画圧縮データをデコードする静止画デコーダ７３と、動画圧縮データをデコードする動画デコーダ７４と、デコーダでデコード（伸張）された画像について、拡大・縮小・回転・移動などのアフィン変換や投影変換などを実行するジオメトリエンジン８０と、表示装置ＤＳ１，ＤＳ２に出力可能な画像データを生成するレンダリングエンジン８１と、表示装置ＤＳ１，ＤＳ２の各種の信号を生成する二系統のディスプレイコントローラ８２，８３と、二系統の信号出力部（ＬＶＤＳ送信部７５及びＬＶＤＳ送信部７６）と、を有して構成されている。

ここで、ディスプレイコントローラ８２は、メイン表示装置ＤＳ１用のフレームバッファＦＬＢ１（内蔵ＲＡＭ７７）から読み出した画像データ（ＲＧＢ毎に８ビット長）を信号出力部７５に供給し、信号出力部（ＬＶＤＳ送信部）７５は、これをＬＶＤＳ形式で出力している。一方、ディスプレイコントローラ８３は、サブ表示装置ＤＳ２用のフレームバッファＦＬＢ２（内蔵ＲＡＭ７７）から読み出した画像データ（ＲＧＢ毎に６ビット長）を信号出力部７６に供給し、信号出力部（ＬＶＤＳ送信部）７６は、これをＬＶＤＳ形式で出力する。なお、フレームバッファＦＬＢ１には、メイン表示装置ＤＳ１の一フレーム（画面）分の画像データが記憶され、フレームバッファＦＬＢ２には、サブ表示装置ＤＳ２の一フレーム（画面）分の画像データが記憶される。なお、何れもダブルバッファ構造を有しているので、その意味では、各々、二フレーム分の画像データが記憶可能である。

先に説明した通り、ディスプレイコントローラ８２，８３や、ＬＶＤＳ送信部７５，７６など、表示装置ＤＳ１，ＤＳ２に供給すべき画像表示データの出力に関する動作は、表示系クロック（変調クロック）Φｂに基づいて実行されるので、ＬＶＤＳ信号の周波数が適宜（２％程度）に揺らぐことで不要輻射ノイズＥＭＩの放射が効果的に抑制される。なお、偏移量δが微小であるので、表示画面の画質に悪影響を与えることはない。

ところで、システム制御レジスタ７１は、ＶＤＰ６２に対する指示データなどをホストＣＰＵ６０が書込む入力レジスタ群と、ＶＤＰ６２の動作状態などを示す情報をホストＣＰＵ６０が読み出す出力レジスタ群と、に大別される。そして、ホストＣＰＵ６０は、適宜な入力レジスタに、必要な設定値を書き込むことで、ＶＤＰ６２を適宜に動作させ、必要な出力レジスタの値を参照することで、ＶＤＰ６２の動作状態を把握している。

ＶＤＰ６２の描画動作は、ホストＣＰＵ６０がコマンドメモリ７０に書き込んだコマンドリストを、コマンドパーサ７２が解析することで毎フレーム実行される。この描画動作のため、本実施例では、静止画圧縮データをデコードして一時保存するスプライトバッファＳＰＢが、内蔵ＲＡＭ７７に確保され、動画圧縮データをデコード（伸張）して一次保存するムービーバッファＭＶＢが、ＳＤＲＡＭ６４に確保されている。

すなわち、静止画デコーダ７３は、コマンドパーサ７２によるコマンドリストの解析結果に基づいて、所定の静止画圧縮データをデコードして、デコード結果をスプライトバッファＳＰＢ（内蔵ＲＡＭ７７）に格納する。また、動画デコーダ７４は、コマンドパーサ７２によるコマンドリストの解析結果に基づいて、所定の動画圧縮データをデコードして、デコード結果をムービーバッファＭＶＢ（ＳＤＲＡＭ６４）に格納する。

なお、スプライトバッファＳＰＢは、メイン表示装置ＤＳ１用のスプライトバッファＳＰ１と、サブ表示装置ＤＳ２用のスプライトバッファＳＰ２に区分され、各スプライトバッファＳＰ１，ＳＰ２に、静止画を構成する画像データ（デコード結果）が格納される。一方、この実施例では、サブ表示装置ＤＳ２では、動画を再生しないので、ムービーバッファＭＶＢは、メイン表示装置ＤＳ１用にだけ使用される。

何れにしても、スプライトバッファＳＰＢ（ＳＰ１，ＳＰ２）やムービーバッファＭＶＢに伸張された静止画や、動画一フレーム分の静止画は、スプライトバッファＳＰ１，ＳＰ２やムービーバッファＭＶＢにおいて、コマンドリストで指示された内容に基づき、ジオメトリエンジン８０が、拡大・縮小・回転・移動などのアフィン変換や、投影変換などの処理を施す。そして、その後、レンダリングエンジン８１が機能して、スプライトバッファＳＰ１，ＳＰ２やムービーバッファＭＶＢのデータが、ＳＤＲＡＭ６４か又は内蔵ＲＡＭ７７に確保されたフレームバッファＦＬＢに纏められる。なお、内蔵ＲＡＭ７７には、メイン表示装置ＤＳ１用のフレームバッファＦＬＢ１と、サブ表示装置ＤＳ２用のフレームバッファＦＬＢ２とが区分して確保されている。

先に説明した通り、各フレームバッファＦＬＢ（ＦＬＢ１＋ＦＬＢ２）は、ダブルバッファ構造を有しており、一方が表示用バンクとして機能し、他方が描画用バンクとして機能し、その機能を毎フレーム毎に切り替えて動作している。なお、表示用バンクの画像データが表示装置ＤＳ１，ＤＳ２に出力され、描画用バンクには、レンダリングエンジン８１によって画像データが書き込まれる。

次に、以上の説明を図７（ｂ）〜図７（ｃ）に基づいて整理しておく。ホストＣＰＵ６０は、例えば、ＶＢｌａｎｋ割込み（ｔ１）に起因して、コマンドメモリ７０にコマンドリストを書き込む（ｔ２）。次に、ホストＣＰＵ６０は、コマンドリストの開始アドレスやその他の制御情報をシステム制御レジスタ７１に設定することでＶＤＰ６２の描画動作を開始させる（ｔ３）。

すると、この描画開始の指示に対応して静止画デコーダ７３や動画デコーダ７４が動作し、コマンドメモリ７０のコマンドリストに基づいて、ＣＧＲＯＭ６３の圧縮データが読み出され、デコード結果が、スプライトバッファＳＰＢや、ムービーバッファＭＶＢに展開される（ｔ４，ｔ４’）。

次に、コマンドリストに基づいて、スプライトバッファＳＰＢやムービーバッファＭＶＢのデータに対して、ジオメトリエンジン８０が座標演算を実行し、その演算結果に基づいて、レンダリングエンジン８１が描画動作を実行する。そして、描画結果は、フレームバッファＦＬＢ１，ＦＬＢ２の描画バンクに書き込まれる（ｔ５）。

次に、フレームバッファＦＬＢ１，ＦＬＢ２の描画バンクと表示バンクを切り換えると（ｔ６）、その後、ディスプレイコントローラ８２とディスプレイコントローラ８３が機能して、フレームバッファＦＬＢ１，ＦＬＢ２（各々の表示バンク）の画像データに基づいて、ディスプレイコントローラ８２，８３において出力信号が生成され、信号出力部７５，７６を経由して、表示装置ＤＳ１，ＤＳ２に出力される（ｔ７）。なお、本実施例では、ＬＶＤＳ送信部７５を経由してメイン表示装置ＤＳ１が駆動され、ＬＶＤＳ送信部７６を経由してサブ表示装置ＤＳ２が駆動されている。

図８は、上記した内部構成のＶＤＰ６２と、メイン表示装置ＤＳ１やサブ表示装置ＤＳ２との接続関係について、図５のＬＶＤＳ送信部７５，７６をより詳細に図示したものである。図８（ａ）や図５に示す通り、メイン表示装置ＤＳ１は、ＶＤＰ６２のＬＶＤＳ送信部（シリアライザ）７５に対応するＬＶＤＳ受信部（デシリアライザ）ＲＶ１を内蔵して構成され、ＬＶＤＳ受信部ＲＶ１を経由して、合計２４ビットのＲＧＢ画像データと、垂直同期信号ＶＳＹＮＣと、水平同期信号ＨＳＹＮＣと、ドットクロック信号Ｄｏｔとを受けている。

一方、図８（ｂ）に示す通り、サブ表示装置ＤＳ２は、接続基板９０に配置されたＬＶＤＳ受信部ＲＶ２を経由して、合計１８ビットのＲＧＢ画像データと、垂直同期信号ＶＳＹＮＣと、水平同期信号ＨＳＹＮＣと、ドットクロック信号Ｄｏｔとを受けている。また、このサブ表示装置ＤＳ２では、三原色についての各８ビット長の入力端子（R0-R7,G0-G7,B0-B7 ）について、その下位２ビット（R0,R1,G0,G1,B0,B1 ）をグランドレベルに固定することで２５６階調を６４階調に抑制している。

何れにしても、ＬＶＤＳ送信部７５，７６は、ＲＧＢデータを含んだパラレルデータを、ＬＶＤＳ信号に変換する部分（ＬＶＤＳシリアライザ）であり、本実施例では、一対の信号伝送ライン（１本のツイストペア線）に数ｍＡの程度の低レベルの信号電流を送信側から供給する一方、この信号電流をＬＶＤＳ受信部ＲＶ１，ＲＶ２に設けた１００Ω程度の終端抵抗で受ける構成を採っている。したがって、電圧振幅は、数１００ｍＶ程度の低レベルであるが、論理レベル（Ｈ／Ｌ）に対応して電流方向を代えることで確実な信号伝送を実現している。

図８（ｂ）に示す通り、ＬＶＤＳ送信部７６は、サブ表示装置ＤＳ２に伝送すべき１８ビット長のＲＧＢ信号と、水平／垂直同期信号とを含んだパラレルデータを、３対の差動信号（ＴＢＡ０〜ＴＢＡ６，ＴＢＢ０〜ＴＢＢ６，ＴＢＣ０〜ＴＢＣ６）に変換している。そして、これに、一対の転送クロックＴＢＣＬＫの差動信号を加えて、４本のツイストペア線でＬＶＤＳ受信部ＲＶ２に伝送している。先に説明した通り、ＲＧＢ信号は、各色とも下位２ビットを除いた６ビット長であり、これがサブ表示装置ＤＳ２の入力端子（R2-R7,G2-G7,B2-B7 ）に供給されることで、各画素は６４階調に描画制御される。

図８（ｃ）に示す通り、転送クロックＴＢＣＬＫの一周期（ドットクロック周期）の間に、ツイストペア線（Ａ＋，Ａ−）では、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｇ２をシリアル転送し、ツイストペア線（Ｂ＋，Ｂ−）では、Ｇ３、Ｇ４、Ｇ５、Ｇ６、Ｇ７、Ｂ２、Ｂ３をシリアル転送し、ツイストペア線（Ｃ＋，Ｃ−）では、Ｂ４、Ｂ５、Ｂ６、Ｂ７、（ＨＳ）、（ＶＳ）、ＤＥをシリアル転送している。

ここで、Ｒ２〜Ｒ７は、赤色画素の輝度を示す６ビット長データ、Ｇ２〜Ｇ７は、緑色画素の輝度を示す６ビット長データ、Ｂ２〜Ｂ７は、青色画素の輝度を示す６ビット長データである。また、（ＶＳ）や（ＨＳ）は、垂直同期タイミングや、水平同期タイミングを特定するデータであり、ＤＥは、DATA ENABLE を意味している。なお、ＮＡは未使用である。

上記した３対の差動信号を受けるＶＤＳ受信部ＲＶ２は、合計１８ビットのＲＧＢ画像データと、垂直同期信号ＶＳＹＮＣと、水平同期信号ＨＳＹＮＣと、ドットクロック信号Ｄｏｔとを受けて、５インチ寸法の小型表示装置ＤＳ２において、解像度４８０×８００程度の高画質による画像演出を実行している。なお、解像度４８０×８００に対応して、ドットクロック周期が０．０３６μＳ（１／２８ＭＨｚ）程度となるが、本実施例では、階調度を抑制しているので、安定したシリアル伝送が実現される。したがって、V-by-one 伝送の場合のように、高画質のサブ表示装置ＤＳ２における誤表示のおそれはない。また、本実施例では、ＲＧＢデータをV-by-one信号に変換するための送信基板が不要であり回路構成上の無駄もない。

以上、本発明の実施例について具体的に説明したが、具体的な記載内容は何ら本発明を限定しない。例えば、実施例では、サブ表示装置ＤＳ２で動画を再生しない構成としたが、サブ表示装置ＤＳ２においても動作を再生するのが好適である。

これは、動画とは言っても、一フレームの画像データとしては静止画と変わりはなく（フレーム毎の変化が速いだけ）、６４階調で表示する限り、画像データが増えることはないためである。

そして、このような構成を採る場合には、ムービーバッファＭＶＢについても、メイン表示装置ＤＳ１用とサブ表示装置ＤＳ２用とに区分される。

なお、本発明の適用は、必ずしも、弾球遊技機に限定されず回胴遊技機にも有効であることは勿論である。

ＧＭ 遊技機
２３ 画像制御部
６０ ワンチップマイコン
６２ ＶＤＰ
ＤＳ１ 第１表示装置
ＤＳ２ 第２表示装置
９０ 接続基板

Claims (5)

1. 所定のスイッチ信号に起因する抽選処理を実行し、その抽選結果に対応した画像演出を実行すると共に、抽選結果が当選状態であれば、遊技者に有利な遊技状態に移行させる遊技機であって、
   抽選処理を実行して抽選結果を特定する制御コマンドを出力することで遊技動作を統括的に制御する主制御部と、主制御部が出力する制御コマンドに対応して画像演出を実行する画像制御部と、を有して構成され、
   前記画像制御部は、画像演出を統括的に制御するコンピュータ回路素子と、
   コンピュータ回路素子からの指示に基づいて第１階調度の第１群の演出画像、及び、第１階調度の１／４階調である第２階調度の第２群の演出画像の画像データを生成する画像処理回路素子と、
   画像処理回路素子が生成した第１階調度の画像データを受けて第１群の演出画像を第１階調度で表示する第１表示装置と、
   画像処理回路素子が生成した第２階調度の画像データを受けて第２群の演出画像を第２階調度で表示する第２表示装置と、を有して構成され、
   前記画像演出は、第１表示装置と、第２表示装置の全部又は一部を使用して実行され、
   第１群の演出画像を特定する第１階調度の画像データは、複数Ｍ組の差動信号線で、シリアル形式で画像処理回路素子から第１表示装置に伝送される一方、
   第２群の演出画像を特定する第２階調度の画像データは、Ｍ組未満の複数組の差動信号線で、シリアル形式で画像処理回路素子から接続基板に伝送された後、接続基板においてパラレル形式に変換されて第２表示装置に供給されるよう構成されていることを特徴とする遊技機。
2. 第２表示装置は、第１階調度の表示性能を有する一方で、画像データ入力端子の一部が固定値に維持されており、
   その他の画像データ入力端子に受ける第２階調度の画像データに基づいて、第２群の演出画像を第２階調度で表示している請求項１に記載の遊技機。
3. 画像処理回路素子は、第１表示装置や第２表示装置への画像データの送出動作を規定する表示系クロックを、システムクロックとは別に受けて動作している請求項１又は２に記載の遊技機。
4. 画像処理回路素子の内部ＲＡＭには、スプライトバッファやムービーバッファの画像データに基づいて生成された表示装置一フレーム分の画像データを格納するフレームバッファが設けられ、
   前記フレームバッファは、第１表示装置用と、第２表示装置用とに区分して設けられている請求項３に記載の遊技機。
5. 第２表示装置は、移動可能に構成されている請求項１〜４の何れかに記載の遊技機。

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