JP6076310B2 - 遊技機 - Google Patents

Description

本発明は、遊技動作に起因する抽選処理によって大当り状態を発生させる遊技機に関し、特に、不要輻射ノイズの発生を抑制した遊技機に関する。

パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、７・７・７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。

このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される演出動作を２０秒前後実行し、その後、特別図柄を整列させている。一方、ハズレ状態の場合にも、同様のリーチアクションが実行されることがあり、この場合には、遊技者は、大当り状態になることを強く念じつつ演出動作の推移を注視することになる。そして、図柄変動動作の終了時に、停止ラインに所定図柄が揃えば、大当り状態であることが遊技者に保証されたことになる。

特開２０１３−１２８５７８号公報

上記した演出動作は、液晶表示装置での画像演出が中心となるが、その画像演出の迫力を増すため、昨今では、液晶表示装置の高画質化が顕著である。その結果、１画素当りのデータ量が増加すると共に、液晶表示装置の画素数（解像度）も高くなり、ＶＤＰ（Video Display Processor ）から液晶表示装置に対して、大量の画像データを、ドットクロック周波数に対応する高速で伝送する必要が生じる（特許文献１）。

そのため、画像データの伝送線が、不要輻射ノイズＥＭＩ（Electro Magnetic Interference ）の放射アンテナとして機能して、周りのコンピュータ電子素子に悪影響を与えてコンピュータが暴走状態になるおそれがあった。ここで、悪影響が及ぶ範囲は、必ずしも遊技機内部に限らないので、万一、遊技者の携帯コンピュータ機器に悪影響を与えたのでは、遊技者と遊技ホールとのトラブルを生じさせ兼ねない。

なお、各種のノイズ対策が提案されているが、例えば、表示装置に、ＬＶＤＳ信号を伝送する場合は、５対の差動信号線を要するので、信号線毎に対策を施すのでは、スペース的にもコスト的にも好適とは言えない。

本発明は、上記の問題点に鑑みてなされたものであって、不要輻射ノイズを抑制しつつ表示装置の高画質化を実現した遊技機を提供することを目的とする。

上記の目的を達成するため、本発明は、他の制御手段から受ける制御コマンドに基づいて画像演出を総括的に制御する第１プロセッサと、第１プロセッサから受ける指示に基づいて生成した画像表示データを、表示装置に供給して画像演出を進行させる第２プロセッサと、を有する画像制御手段を設けた遊技機であって、第２プロセッサには、第１プロセッサから受ける指示を解析する内部動作タイミングを規定するシステムクロックとは別に、前記画像表示データの送出動作の動作タイミングを規定する表示系クロックが供給されるよう構成され、前記表示系クロックは、規定の中心周波数を、所定の範囲内で偏移させた変調クロックで構成されている。

変調クロックの中心周波数は、表示装置の１画素を表示するための動作時間に対応して設定されているのが好ましい。より好ましくは、ドットクロック周波数の整数倍とすべきである。

変調クロックの中心周波数に対する周波数偏移量は、中心周波数に対して所定の範囲内（好ましくは３．０％以下、より好適には２．０％以下）に制限されているのが好ましい。また、画像表示データは、差動信号として第２プロセッサから出力されるか、又は、シングルエンド信号として第２プロセッサから出力される。

上記した通り、本発明の遊技機によれば、不要輻射ノイズを抑制しつつ表示装置の高画質化を実現することができる。

実施例に示すパチンコ機の斜視図である。 図１のパチンコ機の遊技盤を図示した正面図である。 図１のパチンコ機の全体構成を示すブロック図である。 演出制御部の回路構成を例示するブロック図である。 周波数変調回路を説明する図面である。 演出制御部のワンチップマイコンの内部構成の要部と動作内容を説明する図面である。 ３つのランプ駆動基板の内部構成を示すブロック図である。 画像制御部の回路構成を例示するブロック図である。 電源シーケンス回路の内部構成と動作を説明する図面である。 ＶＤＰの内部構成を例示するブロック図である。 ＶＤＰと表示装置との接続関係を説明する図面である。

以下、実施例に基づいて本発明を詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。

ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。一方、ガラス扉６の上部左右位置と下側には、全３個のスピーカが配置されている。上部に配置された２個のスピーカは、各々、左右チャネルＲ，Ｌの音声を出力し、下側のスピーカは重低音を出力するよう構成されている。

前面板７には、発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。

上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。

上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。

図２に示すように、遊技盤５の表面には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その略中央には、中央開口ＨＯが設けられている。そして、中央開口ＨＯには、大型の液晶カラーディスプレイ（ＬＣＤ）で構成された表示装置ＤＳが配置されている。

表示装置ＤＳは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置ＤＳは、中央部に特別図柄表示部Ｄａ〜Ｄｃと右上部に普通図柄表示部１９とを有している。そして、特別図柄表示部Ｄａ〜Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されることがあり、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、適宜な予告演出などが実行される。

遊技球が落下移動する遊技領域には、図柄始動口１５、大入賞口１６、普通入賞口１７、及び、ゲート１８が配設されている。これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。

図柄始動口１５は、左右一対の開閉爪１５ａを備えた電動式チューリップで開閉されるように構成され、普通図柄表示部１７の変動後の停止図柄が当り図柄を表示した場合には、所定時間だけ、若しくは、所定個数の遊技球を検出するまで、開閉爪１５ａが開放されるようになっている。

なお、普通図柄表示部１９は、普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止する。

大入賞口１６は、前後方向に進退する開閉板１６ａを有して構成されている。大入賞口１６の動作は、特に限定されないが、典型的な大当り状態では、大入賞口１６の開閉板１６ａが開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板１６ａが閉じる。このような動作は、最大で例えば１５回まで継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態（確変状態）となるという特典が付与される。

図３は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図である。図示の通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧や、電源異常信号ＡＢＮ１、ＡＢＮ２やシステムリセット信号（電源リセット信号）ＳＹＳなどを出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出を実行する演出制御基板２２と、演出制御基板２２から受けた制御コマンドＣＭＤ’に基づいて表示装置ＤＳを駆動する画像制御基板２３と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２４と、遊技者の操作に応答して遊技球を発射させる発射制御基板２５と、を中心に構成されている。

但し、この実施例では、主制御基板２１が出力する制御コマンドＣＭＤは、コマンド中継基板２６と演出インタフェイス基板２７を経由して、演出制御基板２２に伝送される。また、演出制御基板２２が出力する制御コマンドＣＭＤ’は、演出インタフェイス基板２７と画像インタフェイス基板２８を経由して、画像制御基板２３に伝送され、主制御基板２１が出力する制御コマンドＣＭＤ”は、主基板中継基板３２を経由して、払出制御基板２４に伝送される。制御コマンドＣＭＤ，ＣＭＤ’，ＣＭＤ”は、何れも１６ビット長であるが、主制御基板２１や払出制御基板２４が関係する制御コマンドは、８ビット長毎に２回に分けてパラレル送信されている。一方、演出制御基板２２から画像制御基板２３に伝送される制御コマンドＣＭＤ’は、１６ビット長をまとめてパラレル伝送されている。そのため、可動予告演出を含む予告演出を、多様化して多数の制御コマンドを連続的に送受信するような場合でも、迅速にその処理を終えることができ、他の制御動作に支障を与えない。

ところで、本実施例では、演出インタフェイス基板２７と演出制御基板２２とは、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されて二枚の回路基板が積層されている。同様に、画像インタフェイス基板２８と画像制御基板２３についても、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されて二枚の回路基板が積層されている。そのため、各電子回路の回路構成を複雑高度化しても基板全体の収納空間を最小化できると共に、接続ラインを最短化することで耐ノイズ性を高めることができる。

これら主制御基板２１、演出制御基板２２、画像制御基板２３、及び払出制御基板２４には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板２１〜２４とインタフェイス基板２７〜２８に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２２’、画像制御部２３’、及び払出制御部２４と言うことがある。すなわち、この実施例では、演出制御基板２２と演出インタフェイス基板２７とで演出制御部２２’を構成し、画像制御基板２３と画像インタフェイス基板２８とで画像制御部２３’を構成している。なお、演出制御部２２’、画像制御部２３’、及び払出制御部２４の全部又は一部がサブ制御部である。

また、このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新たな盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材１を除く全てが、盤側部材ＧＭ２である。

図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２４と、発射制御基板２５と、枠中継基板３５と、ランプ駆動基板３６とが含まれており、これらの回路基板が、前枠３の適所に各々固定されている。

ランプ駆動基板３６には、複数のＬＥＤが接続されており、これらのＬＥＤ群を駆動する駆動データＳＤＡＴＡは、シリアル信号として、演出制御基板２２→演出インタフェイス基板２７→枠中継基板３４→枠中継基板３５を経由して、ランプ駆動基板３６に搭載された複数のドライバＤＲｉｊに伝送されている。

実施例のドライバＤＲｉｊ（ドライバＩＣ）は、各々、ＬＥＤや電飾ランプなどのＬＥＤ群を最高２４個まで駆動可能であるが、以下の説明では、ランプ駆動基板３６に搭載された５個のドライバＤＲｉｊによって、合計５×２４個のＬＥＤが駆動されているとする（図８参照）。そして、本明細書では、これらのＬＥＤを、便宜上、第０チャンネル（ＣＨ０）のＬＥＤ群と称する。

遊技盤５の背面には、主制御基板２１、演出制御基板２２、画像制御基板２３が、表示装置ＤＳやその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１〜Ｃ４によって電気的に接続されている。

電源基板２０は、接続コネクタＣ２を通して、主基板中継基板３２に接続され、接続コネクタＣ３を通して、電源中継基板３３に接続されている。電源基板２０には、交流電源の投入と遮断とを監視する電源監視部ＭＮＴが設けられている。電源監視部ＭＮＴは、交流電源が投入されたことを検知すると、所定時間だけシステムリセット信号ＳＹＳをＬレベルに維持した後に、これをＨレベルに遷移させる。

また、電源監視部ＭＮＴは、交流電源の遮断を検知すると、電源異常信号ＡＢＮ１，ＡＢＮ２を、直ちにＬレベルに遷移させる。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、電源投入後に速やかにＨレベルとなる。

ところで、本実施例のシステムリセット信号は、交流電源に基づく直流電源によって生成されている。そのため、交流電源の投入（通常は電源スイッチのＯＮ）を検知してＨレベルに増加した後は、直流電源電圧が異常レベルまで低下しない限り、Ｈレベルを維持する。したがって、直流電源電圧が維持された状態で、交流電源が瞬停状態となっても、システムリセット信号ＳＹＳがＣＰＵをリセットすることはない。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、交流電源の瞬停状態でも出力される。

主基板中継基板３２は、電源基板２０から出力される電源異常信号ＡＢＮ１、バックアップ電源ＢＡＫ、及びＤＣ５Ｖ，ＤＣ１２Ｖ，ＤＣ３２Ｖを、そのまま主制御部２１に出力している。一方、電源中継基板３３は、電源基板２０から受けたシステムリセット信号ＳＹＳや、交流及び直流の電源電圧を、そのまま演出インタフェイス基板２７に出力している。演出インタフェイス基板２７は、受けたシステムリセット信号ＳＹＳを、そのまま演出制御部２２’と画像制御部２３’に出力している。

一方、払出制御基板２４は、中継基板を介することなく、電源基板２０に直結されており、主制御部２１が受けると同様の電源異常信号ＡＢＮ２や、バックアップ電源ＢＡＫを、その他の電源電圧と共に直接的に受けている。

電源基板２０が出力するシステムリセット信号ＳＹＳは、電源基板２０に交流電源２４Ｖが投入されたことを示す電源リセット信号であり、この電源リセット信号によって演出制御部２２’と画像制御部２３’のワンチップマイコンは、その他のＩＣ素子と共に電源リセットされるようになっている。

但し、このシステムリセット信号ＳＹＳは、主制御部２１と払出制御部２４には、供給されておらず、各々の回路基板２１，２４のリセット回路ＲＳＴにおいて電源リセット信号（ＣＰＵリセット信号）が生成されている。そのため、例えば、接続コネクタＣ２がガタついたり、或いは、配線ケーブルにノイズが重畳しても、主制御部２１や払出制御部２４のＣＰＵが異常リセットされるおそれはない。演出制御部２２’と画像制御部２３’は、主制御部２１からの制御コマンドに基づいて、従属的に演出動作を実行することから、回路構成の複雑化を回避するために、電源基板２０から出力されるシステムリセット信号ＳＹＳを利用している。

ところで、主制御部２１や払出制御部２４に設けられたリセット回路ＲＳＴは、各々ウォッチドッグタイマを内蔵しており、各制御部２１，２４のＣＰＵから、定時的なクリアパルスを受けない限り、各ＣＰＵは強制的にリセットされる。

また、この実施例では、ＲＡＭクリア信号ＣＬＲは、主制御部２１で生成されて主制御部２１と払出制御部２４のワンチップマイコンに伝送されている。ここで、ＲＡＭクリア信号ＣＬＲは、各制御部２１，２４のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷのＯＮ／ＯＦＦ状態に対応した値を有している。

主制御部２１及び払出制御部２４は、電源基板２０から電源異常信号ＡＢＮ１，ＡＢＮ２を受けることによって、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源ＢＡＫは、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御部２１と払出制御部２４のワンチップマイコンの内蔵ＲＡＭのデータを保持するＤＣ５Ｖの直流電源である。したがって、主制御部２１と払出制御部２４は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。

図３に示す通り、主制御部２１は、主基板中継基板３２を経由して、払出制御部２４に制御コマンドＣＭＤ”を送信する一方、払出制御部２４からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮや、動作開始信号ＢＧＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号ＢＧＮは、電源投入後、払出制御部２４の初期動作が完了したことを主制御部２１に通知する信号である。

また、主制御部２１は、遊技盤中継基板３１を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６〜１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動式チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部２１から配電された電源電圧ＶＢ（１２Ｖ）で動作するよう構成されている。また、図柄始動口１５への入賞状態などを示す各スイッチ信号は、電源電圧ＶＢ（１２Ｖ）と電源電圧Ｖｃｃ（５Ｖ）とで動作するインタフェイスＩＣで、ＴＴＬレベル又はＣＭＯＳレベルのスイッチ信号に変換された上で、主制御部２１に伝送される。

先に説明した通り、演出制御基板２２と演出インタフェイス基板２７とはコネクタ連結によって一体化されており、演出制御部２２’は、電源中継基板３３を経由して、電源基板２０から各レベルの直流電圧（５Ｖ，１２Ｖ，３２Ｖ）と、システムリセット信号ＳＹＳを受けている（図３及び図４参照）。また、演出制御部２２’は、コマンド中継基板２６を経由して、主制御部２１から制御コマンドＣＭＤとストローブ信号ＳＴＢとを受けている（図３及び図４参照）。

そして、演出制御部２２’は、演出インタフェイス基板２７を経由して、ランプ駆動基板２９やランプ駆動基板３０に搭載されたドライバＤＲｉｊに、ランプ駆動データＳＤＡＴＡ（シリアル信号）を供給している。特に限定されるものではないが、ランプ駆動基板２９，３０に搭載されているドライバＤＲｉｊは、ランプ駆動基板３６に搭載されたドライバＤＲｉｊと同一構成であり、ランプ駆動基板２９，３０には、各々、５個のドライバＤＲｉｊが配置されている。

先に説明した通り、これらのドライバＤＲｉｊは、各々、最高２４個のランプを駆動可能であるが、以下の説明では、ランプ駆動基板２９に接続された合計２４×５個のランプを、第１チャンネルＣＨ１のランプ群と称し、ランプ駆動基板３０に接続された合計２４×５個のランプを、第２チャンネルＣＨ２のランプ群と称することがある。

このように、本実施例では、多数（３×２４×５個）のランプが、チャンネルＣＨ０〜チャンネルＣＨ２のランプ群に三分されて、各々、ランプ駆動基板３６、ランプ駆動基板２９、ランプ駆動基板３０に接続されている。なお、全てのドライバＤＲｉｊは、演出制御部２２’のワンチップマイコン４０が、一括的に出力するシリアル信号ＳＤＡＴＡのうち、該当信号を受信して、担当するランプ群を駆動している（図４参照）。

ところで、同じドライバＤＲｉｊを使用してステッピングモータを駆動することもでき、例えば、破線に示すように、ランプ駆動基板３０を経由して、演出モータ群Ｍ１〜Ｍｎを駆動するのも好適である。この場合、モータ駆動データは、ランプ駆動データと同様のシリアル信号であり、演出内容を豊富化するべく演出モータ個数を増やしても、配線ケーブルが増加することがなく、機器構成が簡素化される。

図３及び図４に示す通り、演出制御部２２’は、画像制御部２３’に対して、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’と、電源基板２０から受けたシステムリセット信号ＳＹＳと、２種類の直流電圧（１２Ｖ，５Ｖ）とを出力している。

そして、画像制御部２３’では、制御コマンドＣＭＤ’に基づいて表示装置ＤＳを駆動して各種の画像演出を実行している。表示装置ＤＳは、ＬＥＤバックライトによって発光しており、画像インタフェイス基板２８から５対のＬＶＤＳ（低電圧差動伝送Low voltage differential signaling）信号と、バックライト電源電圧（１２Ｖ）とを受けて駆動されている（図４参照）。

続いて、上記した演出制御部２２’と画像制御部２３’の構成を更に詳細に説明する。図４に示す通り、演出インタフェイス基板２７は、電源中継基板３３を経由して、電源基板２０から３種類の直流電圧（５Ｖ，１２Ｖ，３２Ｖ）を受けている。ここで、直流電圧５Ｖは、デジタル論理回路の電源電圧として、演出インタフェイス基板２７、ランプ駆動基板２９、ランプ駆動基板３０、画像インタフェイス基板２８、及び画像制御基板２３に配電されて各デジタル回路を動作させている。

但し、演出制御基板２２には、直流電圧５Ｖが配電されておらず、１２ＶからＤＣ／ＤＣコンバータで降圧された直流電圧３．３Ｖと、３．３ＶからＤＣ／ＤＣコンバータで更に降圧された直流電圧１．８Ｖだけが、演出インタフェイス基板２７から演出制御基板２２に配電されている。

このように、本実施例の演出制御基板２２は、全ての回路が、電源電圧３．３Ｖ又はそれ以下の電源電圧で駆動されているので、電源電圧を５Ｖで動作する場合と比較して大幅に低電力化することができ、仮に、演出制御基板２２の直上に演出インタフェイス基板２７を配置して積層しても放熱上の問題が生じない。

但し、電源基板２０から受けた直流電圧１２Ｖは、そのままデジタルアンプ４６の電源電圧として使用されると共に、ランプ駆動基板３０とランプ駆動基板２９に配電されて各ランプ群の電源電圧となる。また、直流電圧３２Ｖは、演出インタフェイス基板のＤＣ／ＤＣコンバータにおいて直流電圧１３Ｖに降圧されて、必要に応じて、演出モータＭ１〜Ｍｎの駆動電源として使用される。

図４に示すように、演出制御部２２’は、音声演出・ランプ演出・演出可動体による予告演出・データ転送などの処理を実行するワンチップマイコン４０と、ワンチップマイコン４０の制御プログラムなどを記憶する不揮発性メモリ４１と、ワンチップマイコン４０からの指示に基づいて音声信号を再生して出力する音声合成回路４２と、再生される音声信号の元データである圧縮音声データを記憶する音声用メモリ４３と、ワンチップマイコン４０の動作タイミングを規定するシステムクロックＳＣＫを生成するクロック発振部３９と、を備えて構成されている。

なお、ワンチップマイコン４０、フラッシュメモリ４１、及び音声用メモリ４３は、電源電圧３．３Ｖで動作しており、また、音声合成回路４２は、電源電圧３．３Ｖ及び電源電圧１．８Ｖで動作しており大幅な省電力化が実現されている。１．８Ｖは、音声合成回路のコンピュータ・コア部の電源電圧であり、３．３Ｖは、Ｉ／Ｏ部の電源電圧である。

ところで、本実施例のクロック発振部３９は、水晶振動子Ｘｔａｌの固有周波数で規定される中心周波数Ｆｉを固定的に発振するのではなく、中心周波数Ｆｉを中心として、所定範囲内で周波数（Ｆｉ−δ〜Ｆｉ＋δ）が偏移するシステムクロックＳＣＫ（変調クロック）を生成している。なお、周波数偏移量δは、中心周波数Ｆｉの上下に±１．０％程度とするか（センタスプレッド）、或いは、中心周波数Ｆｉの上方又は下方に０〜２．０％程度とするのが好適である（アップスプレッド又はダウンスプレッド）。

図５（ａ）は、その回路構成を例示したものであり、水晶振動子Ｘｔａｌによる原発振回路ＯＳＣと、原発振回路ＯＳＣの発振周波数Ｆｉを偏移させる周波数変調回路ＦＳと、を有して構成されている。原発振回路ＯＳＣは、水晶振動子Ｘｔａｌと、インバータＩＮと、帰還抵抗Ｒｓと、負荷コンデンサＣ１１，Ｃ１２とを有して構成され、中心周波数Ｆｉの基準クロックを生成している。ここで、インバータＩＮと帰還抵抗Ｒｓを接続する正帰還ループは、制御信号ＣＴＬによって開閉制御可能に構成されており、制御信号ＣＴＬによって発振動作の許否が制御可能に構成されている。

なお、図５（ａ）では、信号端子Ｘｉｎ，Ｘｏｕｔ間に、水晶振動子Ｘｔａｌを接続して自励発振させる構成を示しているが、図５（ｃ）に示すように、信号端子Ｘｏｕｔを解放状態にすれば、他の回路から受ける外部クロックを周波数変調することも可能となる。なお、この場合には、基準クロックは、外部クロックを論理否定した論理レベルとなる。

周波数変調回路ＦＳは、ＰＬＬ（phase locked loop ）動作を実行するＰＬＬブロック３７と、そのＰＬＬ動作を制御する制御端子Ｔ１，Ｔ２とを有して構成されている。そして、制御端子Ｔ１にＨレベルの制御信号を受けると、原発振回路ＯＳＣとＰＬＬブロック３７の動作が許可される。また、制御端子Ｔ２に受ける設定信号の論理レベルに応じて、変調度が高低に設定可能となっている。変調度は、中心周波数Ｆｉからの周波数偏移量を意味し、制御端子Ｔ２が受ける設定信号の論理レベルに応じて、例えば、±０．５％か、±１．０％かの何れかの周波数偏移量となる。なお、図示例では、設定信号がＨレベル（変調度が高レベル）であって、周波数偏移量が±１．０％となっている。

但し、必ずしも、センタスプレッド方式によって中心周波数Ｆｉの上下に周波数変調する必要はなく、制御端子Ｔ２が受ける設定信号の論理レベルに応じて、例えば、中心周波数Ｆｉの下方に−１．０％か、−２．０％かの何れかの周波数偏移量とするダウンスプレッド方式を採っても良い。

何れにしても、ＰＬＬブロック３７から出力されるシステムクロックＳＣＫは、δ＝Ｆｉ×２／１００程度、その周波数が偏移するので、不要輻射ノイズＥＭＩの抑制に効果的に寄与する。なお、この点は、ランプ駆動信号やモータ駆動信号に関して更に後述する。

図５（ｂ）は、ＰＬＬブロック３７の内部構成を図示したものであり、変調ロジック部５９を除けば、通常のＰＬＬ回路とほぼ同様である。すなわち、ＰＬＬブロック３７は、変調ロジック部５９の他に、出力信号（変調クロック出力）を１／Ｍ分周する第１分周部５０と、基準クロックを１／Ｎ分周する第２分周部５１と、基準クロックを１／Ｌ分周する第３分周部５２と、第１分周部５０と第２分周部５１の出力を比較する位相比較部５３と、位相比較部５３の出力を受けるチャージポンプ５４と、抵抗とコンデンサによるループフィルタ５５と、ループフィルタ５５の出力電圧に対応して出力周波数Ｆｏが変化する電圧制御発振部ＶＣＯと、を有して構成されている。

但し、ＰＬＬブロック３７は、通常のＰＬＬ回路とは異なり、変調ロジック部５９から受ける変調信号ＭＤに基づいて、電圧制御発振部ＶＣＯの周波数が、最大で２％程度、微小に揺らぐ周波数変調が実現されるよう構成されている。また、実施例では、変調周期を、時間的に切り替え、変調周期τ１でＶＣＯの出力周波数をＦｏ−δ〜Ｆｏ＋δの範囲で変化させた後、変調周期τ２でＶＣＯの出力周波数をＦｏ−δ〜Ｆｏ＋δの範囲で変化させている。その結果、出力周波数が更に不規則に周波数変調されることで、不要輻射ノイズＥＭＩの抑制効果が高まる。

何れにしても、ＰＬＬブロック３７内部では、周波数Ｆｏ／Ｍの第１分周部５０の出力信号と、周波数Ｆｉ／Ｎの第２分周部５１の出力信号との位相差が、位相比較器５３において検出され、その位相差がゼロとなるよう負帰還ループが機能するので、Ｆｏ／Ｍ＝Ｆｉ／Ｎの関係が成立し、出力信号（変調クロック出力）の周波数Ｆｏは、やや揺らぐもののＦｏ＝Ｆｉ×Ｍ／Ｎとなる。本実施例では、この出力信号が、システムクロックＳＣＫとしてワンチップマイコン４０に供給され、ワンチップマイコン４０の内部動作の動作タイミングを規定している。

このようなシステムクロックＳＣＫに基づいて動作するワンチップマイコン４０には、複数のパラレル入出力ポートＰＩＯ（Ｐｉ＋Ｐｏ＋Ｐｏ’）と、複数のシリアル出力ポートＳＩとが内蔵されている。ここで、シリアル出力ポートＳＩは、より詳細には、３チャンネルのシリアルポート（Ｓ０〜Ｓ２）を含んで構成されており（図６参照）、ランプ駆動基板３６、２９、３０に搭載された各５個のドライバＤＲｉｊに、各々、ランプ駆動データＳＤＡＴＡ０〜ＳＤＡＴＡ２を、クロック信号ＣＫ０〜ＣＫ２に同期して出力している。

すなわち、シリアルポートＳ０〜シリアルポートＳ２は、クロック同期方式に基づいて、対応するランプ駆動基板３６、２９、３０に、ランプ駆動データＳＤＡＴＡ０〜ＳＤＡＴＡ２を伝送している。なお、ランプ駆動データＳＤＡＴＡ０〜ＳＤＡＴＡ２は、各ＬＥＤの発光輝度をＰＷＭ制御（pulse width modulation）によって輝度調整するため輝度データである。

また、ランプ駆動基板３６、２９、３０は、パラレル入出力ポートＰＩＯのパラレル出力ポートＰｏ’にも接続されており、各ランプ駆動基板３６、２９、３０に搭載されたドライバＤＲｉｊは、パラレル出力ポートＰｏ’が出力する３ビット長の動作許可信号ＥＮＡＢＬＥ０〜ＥＮＡＢＬＥ２の何れかに基づいて動作を開始している。

一方、パラレル入出力ポートＰＩＯの入力ポートＰｉには、主制御部２１からの制御コマンドＣＭＤ及びストローブ信号ＳＴＢが入力され、コマンド出力ポートＰｏからは、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’が出力されるよう構成されている。

具体的には、入力ポートＰｉには、主制御基板２１から出力された制御コマンドＣＭＤとストローブ信号（割込み信号）ＳＴＢとが、演出インタフェイス基板２７のバッファ４４において、電源電圧３．３Ｖに対応する論理レベルに変換されて８ビット単位で供給される。割込み信号ＳＴＢは、ワンチップマイコンの割込み端子に供給され、受信割込み処理によって、演出制御部２２’は、制御コマンドＣＭＤを取得するよう構成されている。

演出制御部２２’が取得する制御コマンドＣＭＤには、（１）異常報知その他の報知用制御コマンドなどの他に、（２）図柄始動口への入賞に起因する各種演出動作の概要特定する制御コマンド（変動パターンコマンド）や、図柄種別を指定する制御コマンド（図柄指定コマンド）が含まれている。ここで、変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当たり抽選における当否結果とが含まれている。

また、図柄指定コマンドには、大当たり抽選の結果に応じて、大当たりの場合には、大当たり種別に関する情報（１５Ｒ確変、２Ｒ確変、１５Ｒ通常、２Ｒ通常など）を特定する情報が含まれ、ハズレの場合には、ハズレを特定する情報が含まれている。変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当り抽選における当否結果とが含まれている。なお、これらに加えて、リーチ演出や予告演出の有無などを含めて変動パターンコマンドで特定しても良いが、この場合でも、演出内容の具体的な内容は特定されていない。

そのため、演出制御部２２’では、変動パターンコマンドを取得すると、これに続いて演出抽選を行い、取得した変動パターンコマンドで特定される演出概要を更に具体化している。例えば、リーチ演出や予告演出について、その具体的な内容が決定される。そして、決定された具体的な遊技内容にしたがい、ＬＥＤ群などの点滅によるランプ演出や、スピーカによる音声演出の準備動作を行うと共に、画像制御部２３’に対して、ランプやスピーカによる演出動作に同期した画像演出に関する制御コマンドＣＭＤ’を出力する。

このような演出動作に同期した画像演出を実現するため、演出制御部２２’は、コマンド出力ポートＰｏを通して、画像制御部２３’に対するストローブ信号（割込み信号）ＳＴＢ’と共に、１６ビット長の制御コマンドＣＭＤ’を演出インタフェイス基板２７に向けて出力している。なお、演出制御部２２’は、図柄指定コマンドや、表示装置ＤＳに関連する報知用制御コマンドや、その他の制御コマンドを受信した場合は、その制御コマンドを、１６ビット長に纏めた状態で、割込み信号ＳＴＢ’と共に演出インタフェイス基板２７に向けて出力している。

上記した演出制御基板２２の構成に対応して、演出インタフェイス基板２７には出力バッファ４５が設けられており、１６ビット長の制御コマンドＣＭＤ’と１ビット長の割込み信号ＳＴＢ’を画像インタフェイス基板２８に出力している。そして、これらのデータＣＭＤ’，ＳＴＢ’は、画像インタフェイス基板２８を経由して、画像制御基板２３に伝送される。

また、演出インタフェイス基板２７には、音声合成回路４２から出力される音声信号を受けるデジタルアンプ４６が配置されている。先に説明した通り、音声合成回路４２は、３．３Ｖと１．８Ｖの電源電圧で動作しており、また、デジタルアンプ４６は、電源電圧１２ＶでＤ級増幅動作しており、消費電力を抑制しつつ大音量の音声演出を可能にしている。

そして、デジタルアンプ４６の出力によって、遊技機上部の左右スピーカと、遊技機下部のスピーカとを駆動している。そのため、音声合成回路４２は、３チャネルの音声信号を生成する必要があり、これをパラレル伝送すると、音声合成回路４２とデジタルアンプ４６との配線が複雑化する。

そこで、本実施例では、音質の劣化を防止すると共に、配線の複雑化を回避するため、音声合成回路４２とデジタルアンプ４６との間は、４本の信号線で接続されており、具体的には、転送クロック信号ＳＣＬＫと、チャネル制御信号ＬＲＣＬＫと、２ビット長のシリアル信号ＳＤ１，ＳＤ２との合計４ビットの信号線に抑制されている。なお、何れの信号も、その振幅レベルは３．３Ｖである。

ここで、ＳＤ１は、遊技機上部に配置された左右スピーカのステレオ信号Ｒ，Ｌを特定するＰＣＭデータについてのシリアル信号であり、ＳＤ２は、遊技機下部に配置された重低音スピーカのモノラル信号を特定するＰＣＭデータについてのシリアル信号である。そして、音声合成回路３４２は、チャネル制御信号ＬＲＣＬＫをＬレベルに維持した状態で、左チャネルの音声信号Ｌを伝送し、チャネル制御信号ＬＲＣＬＫをＨレベルに維持した状態で、右チャネルの音声信号Ｒを伝送する。なお、重低音スピーカは本実施例では１個であるので、モノラル音声信号が伝送されているが、ステレオ音声信号として伝送できるのは勿論である。

何れにしても本実施例では、４種類の音声信号を４本のケーブルで伝送可能であるので、最小のケーブル本数によってノイズによる音声劣化のない信号伝達が可能となる。すなわち、シリアル伝送であるのでパラレル伝送より圧倒的にケーブル本数が少な。なお、アナログ伝送を採る場合には、ケーブル本数は同数であるが、３．３Ｖ振幅のアナログ信号に、少なからずノイズが重畳して、音質が大幅に劣化する。一方、振幅レベルを上げると、電源配線が複雑化する上に消費電力が増加する。

このようなシリアル信号ＳＤ１，ＳＤ２は、クロック信号ＳＣＬＫの立上りエッジに同期して、デジタルアンプ４６に取得される。そして、デジタルアンプ４６内部で、所定ビット長毎にパラレル変換され、ＤＡ変換後にＤ級増幅されて各スピーカに供給されている。

本実施例では、音声合成回路４２とデジタルアンプ４６とをシリアル回線で接続するので、ＰＣＭデータ（音声データ）のビット長を如何に増やして高音質化を実現しても配線ケーブルその他を変更する必要がなく、回路構成の簡素化を維持することができる。

また、演出インタフェイス基板２７には、ワンチップマイコン４０のパラレル出力ポートＰｏ’や、シリアルポートＳＩや出力される各種の信号を伝送する出力バッファ回路４７，４８，４９が設けられている。ここで、出力バッファ４７は、第０チャンネルのＬＥＤ群に関連しており、ワンチップマイコン４０が出力するランプ駆動データＳＤＡＴＡ０、クロック信号ＣＫ０、及び、動作許可信号ＥＮＡＢＬＥ０を、枠中継基板３４に出力している。そして、出力された３ビットの信号は、枠中継基板３４、及び、枠中継基板３５を経由して、ランプ駆動基板３６のドライバＤＲｉｊに伝送される。

同様に、出力バッファ４８は、ワンチップマイコン４０が出力するランプ駆動データＳＤＡＴＡ１、クロック信号ＣＫ１、及び、動作許可信号ＥＮＡＢＬＥ１をランプ駆動基板２９のドライバＤＲｉｊに伝送しており、出力バッファ４９は、ランプ駆動データＳＤＡＴＡ２、クロック信号ＣＫ２、及び、動作許可信号ＥＮＡＢＬＥ２をランプ駆動基板３０のドライバＤＲｉｊに伝送している。なお、ランプ駆動基板２９のドライバＤＲｉｊは、第１チャンネルのＬＥＤ群を駆動し、ランプ駆動基板３０のドライバＤＲｉｊは、第２チャンネルのＬＥＤ群を駆動している。

図６（ａ）は、ワンチップマイコン４０に内蔵されたシリアルポートＳＩの内部構成を図示したものである。図示の通り、シリアルポートＳ０〜シリアルポートＳ２は全ての同一構成であり、クロック同期方式のシリアル送受信動作が実現可能に構成されている。

そして、何れのシリアルポートＳＩも、ＣＰＵコアから１バイトデータを受ける送信データレジスタＤＲと、送信データレジスタＤＲから１バイトデータの転送を受けて、ランプ駆動データＳＤＡＴＡｉとしてシリアル出力する送信シフトレジスタＳＲと、シリアルポートの内部動作状態を管理する多数の制御レジスタＲＧと、カウンタ回路ＣＴの出力パルスΦを受けて制御レジスタＲＧが指定する分周比のクロック信号ＣＫｉを出力するボーレートジェネレータＢＧと、を有して構成されている。

制御レジスタＲＧには、エンプティビットＥＭＰを含んだＲＥＡＤ可能な制御レジスタが含まれており、送信データレジスタＤＲが、新規データを受け入れ可能か否かを示している。すなわち、送信シフトレジスタＳＲの１バイトデータの送信が完了すると、エンプティビットＥＭＰがＨレベル（empty レベル）に遷移して、送信データレジスタＤＲに、新規データを書込むことができることが示される。したがって、ＣＰＵコアは、エンプティビットＥＭＰがＨレベルであることを確認した上で、新規データを送信データレジスタＤＲに書込むことになる。

また、制御レジスタＲＧには、送信許可ビットＴＸＥを含んだＷＲＩＴＥ可能な制御レジスタが含まれており、ＣＰＵが送信許可ビットＴＸＥをＯＮ（Ｈ）レベルに設定すると、シリアルポートの送信動作が許可され、ＯＦＦレベルに設定すると送信動作が禁止される。そこで、本実施例では、ＣＰＵは、送信処理の開始時に送信許可ビットＴＸＥをＯＮ状態にセットし、送信処理の終了時に送信許可ビットＴＸＥをＯＦＦレベルにリセットしている。

図６（ｂ）は、シリアルポートＳ０〜Ｓ２について、送信開始時の動作を示すタイムチャートである。図示の通り、シリアルポートＳ０〜Ｓ２が送信禁止状態（ＴＸＥ＝Ｌ）である場合や、送信データレジスタＤＲのデータがシリアル出力された後は、クロック信号ＣＫが固定状態のＨレベルである。また、送信データレジスタＤＲは空であり、エンプティビットＥＭＰもＨレベル（empty レベル）である。

そして、ＣＰＵが送信許可ビットＴＸＥをＯＮ状態（送信許可状態）にセットした後、送信データレジスタＤＲに１バイト目の送信データを書込むと、エンプティビットＥＭＰがＬレベルに遷移すると共に、その後、所定時間（τ）経過後に、１バイト目の送信データが送信シフトレジスタＳＲに転送されて、シリアル送信動作が開始される。

また、送信データが送信シフトレジスタＳＲに転送されたことで、１ビット目のシリアル送信開始に対応して、その後は、エンプティビットＥＭＰがＨレベル（empty レベル）に遷移する。したがって、ＣＰＵは、ＨレベルのエンプティビットＥＭＰを確認した上で、２バイト目の送信データを、送信データレジスタＤＲに書込むことになる。

すると、送信データレジスタＤＲへのデータ書込み動作に対応して、エンプティビットＥＭＰがＬレベル（fullレベル）に遷移する。そして、その後、１バイト目の送信データが全て送信されると、送信データレジスタＤＲから送信シフトレジスタＳＲに２バイト目のデータが転送され、２バイト目のデータ送信が開始されて、エンプティビットＥＭＰがＨレベルに遷移する。

このエンプティビットＥＭＰは、送信データレジスタＤＲへの３バイト目のデータ書込み動作に対応して、Ｌレベルに変化するが、図示のように、新規データの書き込みがない場合にはＨレベルを維持する。また、全てのデータが送信された後は、クロック信号ＣＫがＨレベルを維持して変化しない。

図７は、ランプ駆動基板３６，２９，３０の回路構成を確認的に図示したものである。図示の通り、ランプ駆動基板３６には、５個のドライバＤＲ００，ＤＲ０１・・・ＤＲ０４が搭載されて、第０チャンネルのＬＥＤ群（合計５×２４個のＬＥＤ）を点灯駆動している。同様に、ランプ駆動基板２９には、５個のドライバＤＲ１０，ＤＲ１１・・・ＤＲ１４が搭載され、また、ランプ駆動基板３０には、５個のドライバＤＲ１８，ＤＲ１９・・・ＤＲ１Ｃが搭載されて、各々、第１チャンネルと第２チャンネルのＬＥＤ群（合計５×２４個のＬＥＤ）を点灯駆動している。

各ドライバＤＲｉｊには、５ビットの付番端子が設けられており、この付番端子に固定的なデジタルデータが供給される回路構成を採ることで、各々スレーブアドレス（ポートアドレス）が一連に付番されている。すなわち、図示例の場合には、各ドライバ（ＤＲ００，ＤＲ０１・・・ＤＲ０４、ＤＲ１０，ＤＲ１１・・・ＤＲ１４、ＤＲ１８，ＤＲ１９・・・ＤＲ１Ｃ）のスレーブアドレスは、１６進数表示で、００Ｈ，０１Ｈ・・・０４Ｈ、１０Ｈ，１１Ｈ・・・１４Ｈ、１８Ｈ，１９Ｈ・・・１ＣＨとなる。

各ランプ制御基板３６，２９，３０のドライバＤＲｉｊに、一連のスレーブアドレスを付番することで、各ドライバＤＲｉｊに対する輝度データなどの設定処理を迅速化することができる。また、各ドライバＤＲｉｊには、２４個のＬＥＤを駆動する点灯駆動信号のアナログレベルを各々規定可能な階調レジスタＧＲ０〜ＧＲ２３が内蔵されている。

階調レジスタＧＲｎは、各々、８ビット長の輝度データを記憶可能であり、ＬＥＤの輝度レベルを００Ｈ〜ＦＦＨまで２５６段階で設定することができる。

続いて、画像制御部について説明する。図８は、画像制御部２３’（画像インタフェイス基板２８と画像制御基板２３）について、その周りの基板も含めて詳細に図示した回路ブロック図である。先に説明した通り、画像制御部２３’は、演出制御部２２’から制御コマンドＣＭＤ’とストローブ信号ＳＴＢ’とシステムリセット信号ＳＹＳとを受けて動作している。また、演出制御部を経由して２種類の直流電圧５Ｖ，１２Ｖを受けている。

図示の通り、画像制御部２３’は、演出インタフェイス基板２７を経由して制御コマンドを受信して画像制御動作を実行するワンチップマイコン６０と、ワンチップマイコン６０の制御プログラムなどを記憶するフラッシュメモリ６１と、ワンチップマイコン６０の指示に基づき表示装置ＤＳを駆動するＶＤＰ（Video Display Processor ）６２と、画像演出用の画像圧縮データを記憶するグラフィックＲＯＭ（ＣＧＲＯＭ）６３と、ＶＤＰ６２の作業領域（Video RAM ）として機能するＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）６４と、ワンチップマイコン６０を強制リセットさせるウォッチドッグタイマＷＤＴなどを有して構成されている。

図８に示す通り、実施例のＶＤＰ６２は、表示装置ＤＳのスキャンタイミングや、画像データの送出動作を規定する表示系クロックΦｂと、その他の処理の動作タイミングを規定するシステムクロックΦａを別々に受けている。ここで、システムクロックΦａは、水晶振動子Ｘａの固有周波数で規定される固定値である。

一方、表示系クロックΦｂは、図５（ａ）と同様の構成の周波数変調回路ＦＳの出力信号であり、水晶振動子Ｘｂの固有周波数Ｆｉを、所定の範囲（変調度）で偏移させた周波数を有する。先に説明した通り、変調度は、中心周波数Ｆｉからの周波数偏移量を意味するが、表示系クロックΦｂの変調度は、中心周波数Ｆｉの２．０％以下に設定されている。

また、表示系クロックΦｂ（変調クロック）の中心周波数Ｆｉは、ドットクロック周波数の整数倍（１倍，２倍，４倍程度）となっており、表示装置ＤＳの解像度に対応して高くなる。なお、ドットクロック周波数は、表示装置ＤＳの１画素（ドット）を表示するために必要な動作時間の逆数であり、例えば、垂直同期信号６０Ｈｚであって、解像度１２８０×１０２４の場合には、ドットクロック周波数が１００ＭＨｚ程度となる。

そして、１画素はＲＧＢ三原色で構成されるので、大量の画像データを高速に伝送する必要が生じ、不要輻射ノイズＥＭＩの発生も懸念される。しかし、本実施例では、表示系クロックΦｂ（変調クロック）の周波数が適度に揺らぐので、不要輻射ノイズを効果的に抑制することができる。

また、５対のＬＶＤＳ信号線毎にノイズ対策を採る必要がなく、コスト的にもスペース的にも有効である。すなわち、フェライトコアを配線毎に配置したのでは、最低５個の部品が必要なる。また、ノイズ対策として、コイルやコンデンサを配置する場合にも、同様にコスト的及びスペース的な不利があり、これらの対策が不要となる本実施例の構成の効果は顕著である。

図８に示す他の構成についても説明すると、ウォッチドッグタイマＷＤＴの出力は、システムリセット信号ＳＹＳと共にＯＲ回路の供給されており、ＯＲ回路への入力信号の何れかがアクティブレベルになると、ワンチップマイコン６０とＶＤＰ６２とが同期してリセットされるようになっている。したがって、ワンチップマイコン６０のプログラム暴走などに起因して制御動作が初期化されると、これに対応して、ＶＤＰ６２の動作を初期化されることになり、矛盾した不自然な画像演出が実行されることがない。

また、本実施例では、消費電力を可能な限り抑制するべく、各素子の電源電圧を最小化しており、各素子の電源電圧は、（１）ワンチップマイコン６０が３．３Ｖと１．２５Ｖ、（２）フラッシュメモリ６１が１．２５Ｖ、（３）ＶＤＰ６２が３．３Ｖと１．８Ｖと１．１Ｖ、（４）ＣＧＲＯＭ６３が３．３Ｖ、（５）ＳＤＲＡＭ６４が１．８Ｖとなっている。

そして、制御端子を有する複数のＤＣ／ＤＣコンバータを配置すると共に、電源シーケンサ６５を設けることで、多数の直流電圧を最適なタイミングで各素子に供給している。図９は、電源シーケンサ６５の一例としてＬＭ３８８１（national semiconductor）の内部構成（ａ）と、電源シーケンサ６５を使用した場合にも実行される動作タイムチャート（ｂ）を図示したものである。

図９（ａ）の電源シーケンサ６５の場合には、ＩＮＶ端子がＬレベルであると、Ｈレベルの動作開始指令ＥＮを受けて動作を開始し、ＴＡＤＪ端子に接続されるキャパシタンスで規定されるクロック信号Ｃｌｏｃｋの９周期後に第一制御信号ＰＣＮＴ１が立上り、クロック信号の８周期後に第二制御信号ＰＣＮＴ２が立上り、クロック信号の更に８周期後に第三制御信号ＰＣＮＴ３が立上がる。

一方、動作開始指令ＥＮがＬレベルに遷移すると、クロック信号の９周期後に第三制御信号ＰＣＮＴ３が立下り、クロック信号の８周期後に第二制御信号ＰＣＮＴ２が立下り、クロック信号の更に８周期後に第三制御信号ＰＣＮＴ３が立下がる。

本実施例では、図８に示す通り、動作開始指令ＥＮは、演出制御部２２’（演出インタフェイス基板２７）から供給される２種類の直流電圧のＡＮＤ論理出力となっている。そして、第一制御信号ＰＣＮＴ１は、１．１Ｖ生成用のＤＣ／ＤＣコンバータＶ１の動作イネーブル端子ＥＮに供給され、第二制御信号ＰＣＮＴ２は、３．３Ｖ生成用のＤＣ／ＤＣコンバータＶ２の動作イネーブル端子ＥＮに供給されている。

また、第三制御信号ＰＣＮＴ３は、３．３ＶとのＡＮＤ論理出力に変換されて、１．８Ｖ生成用のＤＣ／ＤＣコンバータＶ３の動作イネーブル端子ＥＮに供給されている。上記した各ＤＣ／ＤＣコンバータは、動作イネーブル端子ＥＮがＨレベルとなることを条件に電圧変換動作を開始する。

そのため、図９（ｂ）に示す通り、演出制御部２２’から配電される５Ｖに基づいてＤＣ／ＤＣコンバータＶ１が最初に機能して、直流電圧１．１Ｖが生成される。この直流電圧１．１Ｖは、ＶＤＰ６２に内蔵されたデジタル回路及び内蔵ＶＲＡＭ用の電源電圧であり、他の内蔵回路より先に動作を開始することで、電源投入後のＶＤＰ６２の正常な動作開始シーケンスが担保される。

上記の動作の後に、第二制御信号ＰＣＮＴ２がＨレベルになるので、演出制御部２２’から配電される１２Ｖを受けるＤＣ／ＤＣコンバータＶ２が機能して直流電圧３．３Ｖが生成される。直流電圧３．３Ｖは、１．２５Ｖ用のＤＣ／ＤＣコンバータＶ４に供給されているが、このコンバータＶ４には、動作イネーブル端子が存在しないので、直ちに、動作を開始して、直流電圧１．２５Ｖが生成される。

これら第二制御信号ＰＣＮＴ２に制御されて生成される２種類の直流電圧３．３Ｖ，１．２５Ｖは、ワンチップマイコン６０、フラッシュメモリ６１、及びＣＧＲＯＭ６３に、ほぼ同タイミングで供給されるので、前記の各回路素子は、電源投入後に遅滞なく動作開始の準備が完了することになる。なお、このタイミングでは、システムリセット信号ＳＹＳがＬレベルであり、このレベルがしばらく維持された後に、Ｈレベルに変化するよう電源基板の電源回路が動作しているので、ワンチップマイコン６０は、正しく電源リセットされることになる。

最後に第三制御信号ＰＣＮＴ３がＨレベルに変化すると、第三制御信号ＰＣＮＴ３と３．３ＶのＡＮＤ論理出力が、ＤＣ／ＤＣコンバータＶ３に供給されて直流電圧１．８Ｖが生成される。この直流電圧１．８Ｖは、ＶＤＰ６２と、ＤＤＲＳＲＡＭ６４と、ＤＤＲＳＲＡＭ用の電源回路６８とに、ほぼ同タイミングで供給されるので、ＤＤＲＳＲＡＭ６４と、ＶＤＰ６２内部のＤＤＲＳＲＡＭインタフェイス回路が同期して動作可能状態となる。したがって、システムリセット信号ＳＹＳがＨレベルに変化すると、ＶＤＰ６２は、円滑に初期設定動作を開始することができる。

図１０は、ＶＤＰ６２の内部構成と、ＳＤＲＡ６４、ＣＧＲＯＭ６３、及びワンチップマイコンとの接続関係を示すブロック図である。ＶＤＰ６２は、ワンチップマイコン６０からの指示に基づき、表示装置ＤＳで実行される一連の変動演出用の画像データ群と、予告演出用の画像データ群とを別々に生成して出力する。そして、これらの画像データ群は、ディスプレイコントローラ７８ａによって最終生成されてＬＶＤＳ_ Ｉ／Ｆ部７５に出力されるよう構成されている。

ここで、変動演出用の画像データ群と予告演出用の画像データ群は、何れも、連続的に変化する動画データと、連続的には移動しない静止画データとを組合せて構成している。また、これらの画像データ群を構成するＲＧＢ画素は、各々８ビット長（２５６階調）であって、表示装置ＤＳでの高画質の画像演出を実現している。

図示の通り、ワンチップマイコン６０とＶＤＰ６２は、ＣＰＵ_ Ｉ／Ｆ部を経由して接続されており、コマンドメモリ７０には、一連の画像演出を特定する多数のコマンドリストが予め格納されている。コマンドリストは、変動演出用と予告演出用に区別されると共に、各々、多種類のリストが用意して演出バリエーションの豊富化を図っている。

そして、ワンチップマイコン６０は、必要時にシステム制御レジスタ７１をアクセスして、実行を開始すべき一連の画像演出を特定する所定のコマンドリストの開始アドレスを設定する。すると、コマンドパーサ（構文解析器）７２は、システム制御レジスタ７１で指定されるコマンドリストを解析して、解析結果に対応する内部コードを、動画デコーダ７３や静止画デコーダ７４などの内部モジュールに渡す。

すると、各内部モジュールが動作を開始して、ＶＲＡＭ（Video RAM ）エリアに必要な画像データを確保すると共に、フレーム画像データを、所定時間毎にＬＶＤＳ_ ＩＦ部（ＬＶＤＳ送信部）７５やＤＲＧＢ_ ＩＦ部７６に出力する。ＬＶＤＳ_ ＩＦ部７５は、フレーム画像データをＬＶＤＳ信号に変換して出力する部分であり、ＤＲＧＢ_ ＩＦ部７６は、デジタルＲＧＢ信号を水平／垂直同期信号などの制御信号と共に出力する部分である。

上記の構成において、コマンドパーサ７２の動作は、システムクロックΦａに基づいて実行される。一方、動画デコーダ７３、静止画デコーダ７４、ディスプレイコントローラ７８ａ，７８ｂ、ＬＶＤＳ_ ＩＦ部７５、及びＤＲＧＢ_ ＩＦ部７６など、表示装置ＤＳに供給すべき画像表示データの生成や、出力に関する動作は、表示系クロック（変調クロック）Φｂに基づいて実行される。

なお、本実施例では、ＤＲＧＢ_ ＩＦ部７６を使用していないが、ＬＶＤＳ_ ＩＦ部７５に代えて、ＤＲＧＢ_ ＩＦ部７６を使用しても良く、差動信号に変えてシングルエンド信号を使用しても、本実施例によれば、不要輻射ノイズ発生が大幅に軽減される。

ところで、本実施例では、ＶＤＰ６２による一連の描画動作を高速且つ円滑化するため、ＣＧＲＯＭ６３には、高速に変化する一連の動画を特定する動画圧縮データと、静止画像を特定する静止圧縮データと、が区別して記憶している。そして、ＣＧＲＯＭ６３から、ＲＯＭ_ Ｉ／Ｆ部やＣＧメモリコントローラを経由して読み出された静止圧縮データは、静止画デコーダ７４において伸張されて内蔵ＶＲＡＭ７７に一時記憶されるようになっている。一方、ＣＧＲＯＭ６３から読み出された動画圧縮データは、動画デコーダ７３において伸張されてＳＤＲＡＭ６４に一時記憶されるよう構成されている。

すなわち、本実施例では、外付けのＳＤＲＡＭ６４をＶＲＡＭとして使用するので、内蔵ＲＡＭを使用する場合のようにメモリ容量に制限がなく、したがって、例えば、変動演出と予告演出の２系統について、一連の動画圧縮データを連続的にデコードして、ＳＤＲＡＭに先行して確保することもでき、画像処理を高速に実現することができる。また、本実施例のＲＡＭ６３は、特に、ＤＤＲＳ２ＤＲＡＭ（Double-Data-Rate2 SDRAM)で構成されており、ＳＤＲＡＭより高速のデータ転送を実現しており、共通しない２系統の画像データを高速に生成することができる。

このようにしてＶＲＡＭエリア６４，７７に確保された画像データは、ディスプレイコントローラ７８ａに読み出されて、ガンマ補正などの後にＬＶＤＳ／ＩＦ部７５から出力される。

図１１は、上記した内部構成のＶＤＰ６２と、表示装置ＤＳとの接続関係について、図８や図１０の該当部分（ＬＶＤＳ送信部７５）をより詳細に図示したものである。図示の通り、本実施例の表示装置ＤＳは、ＶＤＰ６２のＬＶＤＳ送信部（ＬＶＤＳ_ Ｉ／Ｆ）７５に対応するＬＶＤＳ受信部（ＬＶＤＳ_ Ｉ／Ｆ）８１を内蔵して構成されている。

図１１（ａ）に示す通り、ＬＶＤＳ_ Ｉ／Ｆ部（ＬＶＤＳ送信部）７５は、ＲＧＢデータ２４ビットを含んだパラレルデータを、ＬＶＤＳ（low voltage differential signaling）信号に変換する部分である。ＬＶＤＳとは、ＲＧＢデータなどを低ノイズ、低電力で高速伝送するための低電圧差動伝送方式を意味し、本実施例では、一対の信号伝送ライン（１本のツイストペア線）に数ｍＡの程度の低レベルの信号電流を送信側から供給する一方、この信号電流を受信側に設けた１００Ω程度の終端抵抗で受ける構成を採っている。したがって、電圧振幅は、数１００ｍＶ程度の低レベルであるが、論理レベル（Ｈ／Ｌ）に対応して電流方向を代えることで確実な信号伝送を実現している。

そして、この実施例では、図１１（ａ）に示す通り、全２４ビット長のＲＧＢ信号（各８ビット長）と、水平／垂直同期信号とを含んだ合計２８ビット長のパラレルデータ（ＴＡ０〜ＴＡ６，ＴＢ０〜ＴＢ６，ＴＣ０〜ＴＣ６，ＴＤ０〜ＴＤ６）を、ＬＶＤＳ送信部７５において、４対の差動信号に変換している。そして、これに、一対の転送クロックの差動信号を加えて、５本のツイストペア線で表示装置ＤＳに伝送している。

なお、図８や図１１（ａ）では、これら４対の差動信号を、表示装置ＤＳの立場から評価して、（ＲＸＩＮ０＋，ＲＸＩＮ０−）、（ＲＸＩＮ１＋，ＲＸＩＮ１−）、（ＲＸＩＮ２＋，ＲＸＩＮ２−）、（ＲＸＩＮ３＋，ＲＸＩＮ３＋）、（ＲＸＣＬＫ＋，ＲＸＣＬＫ−）と記載している。

図１１（ｂ）に示すように、転送クロックＲＸＣＬＫの一周期の間に、ツイストペア線（ＲＸＩＮ０＋，ＲＸＩＮ０−）では、Ｇ０→Ｒ５→Ｒ４→Ｒ３→Ｒ２→Ｒ１→Ｒ０をシリアル転送し、ツイストペア線（ＲＸＩＮ１＋，ＲＸＩＮ１−）では、Ｂ１→Ｂ０→Ｇ５→Ｇ４→Ｇ３→Ｇ２→Ｇ１をシリアル転送し、ツイストペア線（ＲＸＩＮ２＋，ＲＸＩＮ２−）では、ＤＥ→（ＶＳ）→（ＨＳ）→Ｂ５→Ｂ４→Ｂ３→Ｂ２をシリアル転送し、ツイストペア線（ＲＸＩＮ３＋，ＲＸＩＮ３−）では、ＮＡ→Ｂ７→Ｂ６→Ｇ７→Ｇ６→Ｒ７→Ｒ６をシリアル転送している。

ここで、Ｒ０〜Ｒ７は、赤色画素の輝度を示す８ビット長データ、Ｇ０〜Ｇ７は、緑色画素の輝度を示す８ビット長データ、Ｂ０〜Ｂ７は、青色画素の輝度を示す８ビット長データである。また、（ＶＳ）や（ＨＳ）は、垂直同期タイミング、水平同期タイミングであることを示し、ＤＥは、DATA ENABLE を意味している。なお、ＮＡは未使用である。

上記した４対の差動信号を受ける表示装置ＤＳには、ＶＤＰ６２のＬＶＤＳ送信部７５に対応するＬＶＤＳ受信部８１が設けられている。そして、一連のシリアルデータがパラレル変換されて、４組のパラレルデータＲＡ０〜ＲＡ６，ＲＢ０〜ＲＢ６，ＲＣ０〜ＲＣ６，ＲＤ０〜ＲＤ６となる。図１１（ｂ）に示すシリアルデータ列から明らか通り、パラレルデータＲＡ０〜ＲＡ６は、具体的には、Ｒ０〜Ｒ５と、Ｇ０の７ビットであり、その他のパラレルデータも、図１１（ｂ）に示すシリアルデータに対応したものである。

そして、表示装置は、これらから抽出されるＲＧＢ階調データに基づいて画面表示を実現する。このように本実施例では、画素データが、ＲＧＢ各８ビット（２５６階調）であってフルカラーの画像演出を実現することができる。

しかも、ＶＤＰ６２と表示装置ＤＳとの信号伝送にＬＶＤＳ信号を使用するので、電圧振幅が低レベルで足り（数１００ｍＶ）、その分だけデジタル信号の立上り時間や立下り時間が短いので、高速通信を実現することができ、高速度に推移する画像演出を滑らかに実現することができる。しかも、コモンモードノイズの影響を受けないので、不自然な画素が生じることもない。

なお、表示系クロックΦｂの周波数変調度は２．０％以下であるので、周波数の揺らぎが表示画面に悪影響を与えることはない。

以上、本発明の実施例について詳細に説明したが、具体的な記載内容は、特に本発明を限定するものではない。特に、実施例では弾球遊技機について説明したが、本発明の適用は、回胴遊技機や、その他の遊技機にも好適に適用されるのは勿論である。

ＧＭ 遊技機
２３’ 画像制御部
４０ 第１プロセッサ
６２ 第２プロセッサ
Φｂ 変調クロック

Claims (1)

1. 他の制御手段から受ける制御コマンドに基づいて画像演出を総括的に制御する第１プロセッサと、第１プロセッサから受ける指示に基づいて生成した画像表示データを、表示装置に供給して画像演出を進行させる第２プロセッサと、を有する画像制御手段を設けた遊技機であって、
   第２プロセッサには、第１プロセッサから受ける指示を解析する内部動作タイミングを規定するシステムクロックとは別に、前記画像表示データの送出動作の動作タイミングを規定する表示系クロックが供給されるよう構成され、
   前記表示系クロックは、規定の中心周波数を、所定の範囲内で偏移させた変調クロックで構成されていることを特徴とする遊技機。

Images