JP5040190B2 - プローバ装置の制御方法、制御プログラム、およびプローバ装置 - Google Patents

Description

本発明は、半導体ウェハの試験を行うプローバ装置に関するものであり、特に、スループットを向上させることが可能なプローバ装置の制御方法、制御プログラム、およびプローバ装置に関するものである。

特許文献１に開示されているブロック構成図を図４に示す。ウェハ１０３内のペレット（チップ）の電気的特性の測定を半導体試験装置１０１で行い、ウェハ１枚の試験がすべて終了した時点で、制御装置１０５はそのウェハ１０３の歩留まりをプロービング装置１０２から取り込み、その歩留がある一定基準以下であった枚数をカウンタ１０７でカウントする。その枚数がある一定枚数に達した段階で、コントローラ１０６は半導体試験装置１０１に対してコマンド送信部１０８から測定データ出力要求コマンドを送信する。半導体試験装置１０１から出力されてくる測定データを測定データ記憶エリア１０９へ取り込み、所定枚数分のデータ収集が終了した後に、コントローラ１０６はプロービング装置１０２に停止信号を与えて停止させる。

尚、上記の関連技術として特許文献２が開示されている。
特開平０４−３５４３４５号公報 特開昭５４−００４０７８号公報

このような量産出荷試験時などの測定は、通常、複数枚（通常２５枚）のウェハを１ロットとしてカセットに入れて保持し、１ロット単位で行われる。しかしロット単位で試験を行う場合に限られない。試験をパスしたチップが予定数に達した時点でウェハを分割して、次工程へ進める場合などにおいては、試験結果に応じてロットを分割する必要が生じる場合がある。

例えば試験の終了後にロット分割を行う場合には、カセットに１ロット分のウェハをセッティングしておき、試験をパスしたチップが予定数量に達した時点で試験を中断させた上で、カセットをプローバから取り出してロットを分割する必要がある。この場合、残りのウェハに対して試験を続行するためには、残りのウェハが保持されたカセットをプローバへ再セッティングする必要がある。すると再セッティング時間や再アライメント時間が必要となるため、スループットの低下を招くため問題である。

また例えば、試験の開始前にロット分割を行う場合には、歩留りを予想して、試験をパスしたチップを得るために十分と思われるウェハ枚数を用意する必要がある。しかし予想よりも歩留りが高い場合には無駄な測定が発生する。また予想よりも歩留りが低い場合には、ウェハをロットに追加する必要があるために、カセットの取り外しおよび再セットの手間が発生する。するといずれの場合にも時間効率が悪くなり、スループットの低下を招くため問題である。

本発明は前記背景技術に鑑みなされたものであり、ウェハカセットの再セッティング時間や再アライメント時間を省略し、スループットを向上させることが可能なプローバ装置の制御方法、制御プログラム、およびプローバ装置を提供することを目的とする。

前記目的を達成するために、本発明に係るプローバ装置の制御方法は、半導体ウェハ上の複数の半導体装置の試験を行うプローバ装置の制御方法である。
複数の半導体ウェハを保持する第１の保持部から半導体ウェハを取り出し、該半導体ウェハ上の半導体装置に対して順次試験を行い、該試験の結果が予め設定される試験条件に合致したことを検出するステップと、検出に応じて、半導体ウェハに対して行われている試験を打ち切るステップと、試験が打ち切られた半導体ウェハに未試験の半導体装置が存在する場合に、該未試験の半導体装置に対してダミーの試験結果を割り当てるステップと、試験が打ち切られた半導体ウェハを第２の保持部へ格納するステップと、を有している。
あるいは、複数の半導体ウェハを保持する第１の保持部から第１の半導体ウェハを取り出し、該第１の半導体ウェハ上の半導体装置に対して順次試験を行い、該第１の半導体ウェハ上の全ての半導体装置の試験の終了を検出するステップと、試験の終了の検出に応じて、第１の半導体ウェハを複数の第２の保持部のうちいずれか１つに格納するステップと、第１の保持部から第２の半導体ウェハを取り出し、該第２の半導体ウェハ上の半導体装置に対して順次試験を行い、該試験の結果と予め設定された試験条件との合致を検出するステップと、試験の結果と試験条件との合致の検出に応じて、第２の半導体ウェハの格納先を第２の保持部のうち他の１つに切り替えるステップと、第２の半導体ウェハを、切り替えられた第２の保持部に格納するステップと、有している。この場合の試験条件は、試験が終了した半導体ウエハを他の１つの第２の保持部との間で分割格納するために、いずれか１つの第２の保持部に格納するように設定された半導体ウェハの枚数、または設定された良品半導体装置の数である。

また本発明に係るプローバ装置の制御プログラムは、半導体ウェハ上の複数の半導体装置の試験を行うプローバ装置を制御する制御プログラムである。
プローバ装置に、複数の半導体ウェハを保持する第１の保持部から半導体ウェハを取り出し、該半導体ウェハ上の半導体装置に対して順次試験を行い、該試験の結果が予め設定される試験条件に合致したことを検出するステップと、検出に応じて、半導体ウェハに対して行われている試験を打ち切るステップと、試験が打ち切られた半導体ウェハに未試験の半導体装置が存在する場合に、該未試験の半導体装置に対してダミーの試験結果を割り当てるステップと、試験が打ち切られた半導体ウェハを第２の保持部へ格納するステップと、を実行させる。
あるいは、プローバ装置に、複数の半導体ウェハを保持する第１の保持部から第１の半導体ウェハを取り出し、該第１の半導体ウェハ上の半導体装置に対して順次試験を行い、該第１の半導体ウェハ上の全ての半導体装置の試験の終了を検出するステップと、試験の終了の検出に応じて、第１の半導体ウェハを複数の第２の保持部のうちいずれか１つに格納するステップと、第１の保持部から第２の半導体ウェハを取り出し、該第２の半導体ウェハ上の半導体装置に対して順次試験を行い、該試験の結果と予め設定された試験条件との合致を検出するステップと、試験の結果と試験条件との合致の検出に応じて、第２の半導体ウェハの格納先を第２の保持部のうち他の１つに切り替えるステップと、第２の半導体ウェハを、切り替えられた第２の保持部に格納するステップと、を実行させる。この場合の試験条件は、試験が終了した半導体ウエハを他の１つの第２の保持部との間で分割格納するために、いずれか１つの第２の保持部に格納するように設定された半導体ウェハの枚数、または設定された良品半導体装置の数である。

半導体ウェハ上には、複数の半導体装置が製造される。試験を行うステップは、複数の未試験の半導体ウェハを保持する第１の保持部から、試験対象となる半導体ウェハを取り出す。そして、取り出された半導体ウェハ上の半導体装置に対して、順次、電気特性試験などの試験が行われる。また、格納するステップは、試験が終了した半導体ウェハを第２の保持部へ格納する。そして試験を行うステップと、格納するステップとが、第１の保持部に保持される半導体ウェハが無くなるまで繰り返される。なお、未試験の半導体ウェハとは、過去に一度も試験が行われていない半導体ウェハのことのみを意味するものではない。未試験の半導体ウェハには、過去に試験が行われた半導体ウェハについて再試験を行う場合における、当該再試験においてまだ試験が行われていない半導体ウェハについても含まれることは言うまでもない。

これによりプローバ装置によって、試験が終了した半導体ウェハを第２の保持部に保持し、未試験の半導体ウェハを第１の保持部へ保持することができる。すなわち、未試験の半導体ウェハと試験済みの半導体ウェハとを、物理的に分離することができる。

従来は、未試験の半導体ウェハと試験済みの半導体ウェハとが同一の保持部に保持されていた。この場合、半導体ウェハの試験中において、試験実施済み半導体ウェハを未試験の半導体ウェハと分割して抜き出す場合には、保持部をプローバ装置から取り出した上で分割する必要があった。すると未測定の半導体ウェハに対して試験を続行するためには、未測定の残りの半導体ウェハが保持された保持部をプローバへ再セッティングする必要がある。すると保持部の再セッティング、再アライメントの手間が発生するため、スループットの低下を招いていた。

しかし本発明では、未試験の半導体ウェハと試験済みの半導体ウェハとを、第１の保持部と第２の保持部とに分離して保持することができる。すると第２の保持部をプローバ装置から取り出すことによって、試験実施済み半導体ウェハを未試験の半導体ウェハと分割して抜き出すことが可能となる。そして第１の保持部についてはプローバ装置から取り出す必要がないため、残りの未測定の半導体ウェハについては継続して試験を実施することが可能となる。これにより試験実施済みの半導体ウェハを未試験の半導体ウェハと分割して先行して抜き出す際に、保持部のセッティングの手間、アライメントの手間などを繰り返す必要が無いため、スループットを向上させることが可能となる。

本発明によれば、ウェハカセットの再セッティング時間や再アライメント時間を省略することで、スループットを向上させることができるプローバ装置の制御方法、制御プログラム、およびプローバ装置を提供することが可能となる。

以下、本発明のプローバ装置の制御方法について具体化した実施形態を図１乃至図３に基づき図面を参照しつつ詳細に説明する。第１実施形態を図１および図２を用いて説明する。図１に、本発明が適用されるプローバ１の概略図を示す。プローバ１は、半導体ウェハの電気的試験を行う装置である。構成を説明する。プローバ１は、インプットカセットＩＣ、アウトプットカセットＯＣ１およびＯＣ２、試験用のステージ１１を備える。インプットカセットＩＣ、アウトプットカセットＯＣ１およびＯＣ２は、１ロット（２５枚）のウェハを等間隔で重ねて保持する機能を有している。インプットカセットＩＣは試験前のウェハを保持し、アウトプットカセットＯＣ１およびＯＣ２は試験後のウェハを保持する。なおアウトプットカセットは単数でもよいことは言うまでもない。またインプットカセットＩＣに保持される試験前のウェハは、過去に一度も試験が行われていない半導体ウェハに限られない。過去に試験が行われた半導体ウェハについて再試験を行う場合における、当該再試験の試験前のウェハであってもよいことは言うまでもない。

プローバ内の不図示のアームが、インプットカセットＩＣから１枚ずつウェハを試験実施用のステージ１１に移動させる（図１、矢印（１））。そして、ウェハ上に形成された半導体チップの各々について、プロービング試験が実施される（図１、（２））。試験が終了すると、アームによって試験後のウェハがアウトプットカセットＯＣ１またはＯＣ２に格納される（図１、矢印（３））。そして上記（１）ないし（３）の工程が、インプットカセットＩＣに保持されているウェハの枚数分繰り返される。そしてウェハの全枚数（２５枚）の試験が終了すると、１ロットの試験が終了となる。

プローバ１の詳細な動作を、図２のフローチャートを用いて説明する。まず試験前の準備として、インプットカセットＩＣに任意の枚数のウェハを入れ、プローバ１にセットする。本実施形態では、インプットカセットＩＣには２５枚のウェハが保持されるとする。インプットカセットＩＣのプローバ１へのセット後において、アライメントや温度設定等が行われる。これらの準備は、温度条件などによっても異なるが長時間を必要とし、例えば２時間程度の時間を要する場合がある。

そしてステップＳ１において、プローバ１の不図示の制御部に備えられるメモリに、試験条件として設定良品チップ数Ｘが予め登録される。なお設定良品チップ数Ｘは、任意の値に設定することができる。本実施形態では、例として、設定良品チップ数Ｘ＝１０００（個）であるとする。また、ウェハ１枚あたりの有効チップ個数ＣＥ＝５００（個）、試験ウェハ枚数が２５（枚）、歩留りが８０（％）、試験方法が１チップずつウェハ上の全チップを試験する方法である場合を説明する。

試験開始に伴い、良品チップカウント数Ｙの値が０に初期化され、ウェハナンバＷＮおよびチップナンバＣＮの値が１に設定される。そして１枚目のウェハの１チップ目から試験が開始される。

ステップＳ２において、チップの試験が行われる。その結果、当該チップが良品であり、試験結果がパスの場合には、良品チップカウント数Ｙが１カウントアップ（Ｙ＝Ｙ＋１）される。一方、試験対象のチップが不良品であり、試験結果がフェイルの場合には、良品チップカウント数Ｙはカウントアップされない（Ｙ＝Ｙ）。

チップの試験が終了するとステップＳ３へ進み、良品チップカウント数Ｙが、試験条件である設定良品チップ数Ｘに到達したか否かが判断される。良品チップカウント数Ｙが設定良品チップ数Ｘよりも小さい値であれば未達と判断され（ステップＳ３：Ｎｏ）、ステップＳ４へ進み、試験が継続される。一方、良品チップカウント数Ｙ＝設定良品チップ数Ｘであれば、試験の結果が試験条件に合致したと判断され、ステップＳ１０へ進む。

ステップＳ４では、ウェハ上の全チップの試験を行ったか否かが判断される。チップナンバＣＮ＜有効チップ個数ＣＥの場合は、ウェハ上の全チップについての試験が未終了であると判断される（ステップＳ４：Ｎｏ）。よってステップＳ５へ進み、チップナンバＣＮが１カウントアップ（ＣＮ＝ＣＮ＋１）された上でステップＳ２へ戻ることにより、次チップの試験へ移行する。

一方ステップＳ４において、チップナンバＣＮ＝有効チップ個数ＣＥの場合は、ウェハ上の全チップについての試験が完了していると判断される（ステップＳ４：Ｙｅｓ）。よって、ウェハの試験が終了され、ウェハ上の全チップの試験結果を表すウェハマップが作成される。そしてステップＳ６へ進み、試験済みのウェハをアウトプットカセットＯＣ１へ格納した上で、ステップＳ７へ進む。

ステップＳ７において、インプットカセットＩＣに格納される全てのウェハについて試験が行われたか否かが判断される。ウェハナンバＷＮの値が２５（枚）より小さければ（ステップＳ７：Ｎｏ）、全ウェハについて試験が未実施であると判断され、ステップＳ８へ進む。ステップＳ８では、ウェハナンバＷＮが１カウントアップ（ＷＮ＝ＷＮ＋１）された上でステップＳ２へ戻ることで、次のウェハの試験へ移行する。一方、ウェハナンバＷＮの値が２５（枚）であれば（ステップＳ７：Ｙｅｓ）、全ウェハについて試験が実施されたと判断され、ステップＳ９へ進み、ロットの試験が終了する。この場合、ロットの分割は行われないことになる。

一方、ステップＳ３において、良品チップカウント数Ｙが１０００（個）に到達すると、試験結果が試験条件に合致するため、ステップＳ１０へ進む。本実施形態では、有効チップ個数ＣＥ＝５００（個）、歩留りが８０（％）の場合を説明しているため、ウェハ１枚あたり４００個の良品チップが得られる。よって、３枚目のウェハの試験の途中において、良品チップカウント数Ｙ＝１０００に到達し、ステップＳ１０へ進むことになる。

ステップＳ１０では、現在試験中の３枚目のウェハの試験が途中終了される。そして途中終了した３枚目のウェハを、アウトプットカセットＯＣ１に格納する。これにより本実施形態では、アウトプットカセットＯＣ１には、試験完全終了の１、２枚目のウェハ（良品チップ８００個分）と、試験途中終了の３枚目のウェハ（良品チップ２００個分）の合計３枚が格納される。

そしてアウトプットカセットＯＣ１に格納された３枚目のウェハについて、試験結果を表すウェハマップが作成される。３枚目のウェハには試験未実施のチップが存在するが、当該試験未実施のチップには、ダミーデータとして不良品である旨の試験結果が割り当てられる。そして１から３枚目までのウェハマップが、ロット分割用データとして出力される。

アウトプットカセットＯＣ１はプローバ１から取り出され、ロット分割用データと共に、次工程へ送られる。次工程では、ロット分割用データを用いて、各チップの良否の識別が行われる。ここで試験未実施のチップは、ダミーデータとして不良品である旨の試験結果が入力されているため、不良品として認識される。よって、未試験のチップが良品として取り扱われることを防止することができる。

ここで、アウトプットカセットが１つしかない場合には、測定済みのウェハの格納先として、常にアウトプットカセットがプローバ１にセットされている必要がある。そしてアウトプットカセットがプローバ１から取り出されている間は、測定済みのウェハの格納先が存在しないため、ウェハ試験を中断する必要がある。しかし本実施形態では、アウトプットカセットＯＣ１とＯＣ２との２つのアウトプットカセットを備える。そして測定済みのウェハの格納先が、試験結果に応じて、アウトプットカセットＯＣ１からＯＣ２へ切り替えられる。よって、アウトプットカセットの切り替え後においては、アウトプットカセットＯＣ１をプローバ１から取り除いても、ウェハ試験が中断されることがない。これにより、プローバ１のスループットを向上させることができる。

３枚目のウェハがアウトプットカセットＯＣ１に格納されると、ステップＳ１１へ進み、次ウェハである４枚目のウェハの試験が開始される。ステップＳ１１では、各チップの試験が順次行われる。そして半導体ウェハ上の試験対象のチップ全てについての試験が完了すると、４枚目のウェハの試験が終了され、試験結果を表すウェハマップが作成される。試験が終了した４枚目のウェハは、アウトプットカセットＯＣ２へ格納される（ステップＳ１２）。そしてステップＳ１３において、インプットカセットＩＣに格納される全てのウェハについて試験が行われたか否かが判断される。本実施形態では、４枚目のウェハの試験が終了した段階であるため、全ウェハについて試験が未実施であると判断され、ステップＳ１１へ戻り、次ウェハの試験が開始される。以後ステップＳ１１ないしＳ１３が繰り返され、２５枚目のウェハの試験が終了すれば（ステップＳ１３：Ｙｅｓ）、全ウェハについて試験が実施されたと判断され、ステップＳ１４へ進み、ロットの試験が終了する。

以上詳細に説明したとおり、第１実施形態に係るプローバ１によれば、未試験のウェハと試験済みのウェハとを、インプットカセットＩＣとアウトプットカセットＯＣ１とに分離して保持することができる。するとアウトプットカセットＯＣ１をプローバ装置から取り出すことによって、試験実施済みウェハを未試験のウェハと分割して抜き出すことが可能となる。そしてインプットカセットＩＣについてはプローバ装置から取り出す必要がないため、残りの未測定のウェハについては継続して試験を実施することが可能となる。これにより試験実施済みのウェハを未試験のウェハと分割して先行して抜き出す際に、カセットの再セッティングの手間、再アライメントの手間などを繰り返す必要が無いため、スループットを向上させることが可能となる。

また第１実施形態に係るプローバ１は、良品チップカウント数Ｙが、予め設定される設定良品チップ数Ｘに合致したことを検出するステップを備え、検出が行われることに応じて、ウェハに対して現時点で行われている試験を打ち切ることができる。これにより第１に、歩留まりが定かでないウェハ試験において、試験の結果に応じて自動的にロット分割を行うことが可能となるため、カセットの再セッティングの手間や再アライメントの手間を省略することができる。また第２に、試験が不要なチップに対しては試験をキャンセルすることができる。よって、スループットを向上させることが可能となる。

また第１実施形態に係るプローバ１は、試験が打ち切られたウェハ上に未試験のチップが存在する場合には、該未試験のチップにダミーデータとして、不良品である旨の試験結果を割り当てる。これにより、次工程以降において、未試験のチップが良品として取り扱われることを防止することができる。

また第１実施形態に係るプローバ１は、アウトプットカセットを２つ備え、試験条件である設定良品チップ数Ｘに応じて、測定済みのウェハの格納先をアウトプットカセットＯＣ１からＯＣ２へ切り替えることができる。これによりウェハを、先行取出し分の測定済みウェハと、残りの測定済みウェハとに分割して取り出すことが可能となる。また設定良品チップ数Ｘに応じて、測定結果データも分割される。これにより測定データについても、先行取出し分の測定結果データと残ウェハの測定結果データとに分割して取り出すことが可能となる。

また第１実施形態に係るプローバ１は、アウトプットカセットＯＣ１とＯＣ２との２つのアウトプットカセットを備え、試験結果に応じて、測定済みのウェハの格納先がアウトプットカセットＯＣ１からＯＣ２へ切り替えられる。これにより、アウトプットカセットの切り替え後においては、アウトプットカセットＯＣ１をプローバ１から取り除いてもウェハ試験が中断されることがないため、スループットを向上させることができる。

第２実施形態に係るプローバ１の詳細な動作を、図３のフローチャートを用いて説明する。まず試験前の準備として、インプットカセットＩＣに１ロット（２５枚）のウェハを格納した上で、プローバ１にセットする。インプットカセットＩＣのセット後において、アライメントや温度設定等が行われる。

ステップＳ２１において、プローバ１の不図示の制御部に備えられるメモリに、試験条件としてウェハ分割設定枚数ＷＸが予め登録される。なおウェハ分割設定枚数ＷＸは、任意の値に設定することができる。本実施形態では、例として、ウェハ分割設定枚数ＷＸ＝２であるとする。この場合後述するように、インプットカセットＩＣに格納されている２５枚のウェハが、２枚と２３枚とに２分割される。

試験開始に伴い、試験済ウェハ数ＷＹの値が０に初期化される。そしてインプットカセットＩＣの１枚目のウェハから試験が開始される。ステップＳ２２において、チップ全数の試験が行われ、試験が終了するとステップＳ２３へ進む。ステップＳ２３では、試験済ウェハ数ＷＹの値が１カウントアップ（ＷＹ＝ＷＹ＋１）された上で、ステップＳ２４へ進む。

ステップＳ２４では、試験済ウェハ数ＷＹが、ウェハ分割設定枚数ＷＸより大きい値であるか否かが判断される。試験済ウェハ数ＷＹがウェハ分割設定枚数ＷＸ以下であればステップＳ２５へ進み、試験済ウェハをアウトプットカセットＯＣ１に格納する。そしてステップＳ２２へ戻り、次ウェハの試験が継続される。

一方、試験済ウェハ数ＷＹがウェハ分割設定枚数ＷＸよりも大きい値であれば、ステップＳ２６へ進み、試験済ウェハをアウトプットカセットＯＣ２に格納する。本実施形態では、ウェハ分割設定枚数ＷＸ＝２の場合を説明している。よって、１、２枚目に試験されるウェハはアウトプットカセットＯＣ１に格納され、３枚目以降に試験されるウェハはアウトプットカセットＯＣ２に格納される。

そしてアウトプットカセットＯＣ１に格納された１、２枚目のウェハについて、試験結果を表すウェハマップが作成され、ウェハマップがロット分割用データとして出力される。すなわち、２枚目のウェハまでの測定結果と３枚目以降のウェハの測定結果とが分割して出力される。よって、アウトプットカセットＯＣ１およびＯＣ２のカセット毎に、測定結果を管理することができる。分割が完了したアウトプットカセットＯＣ１は、プローバ１から取り出され、ロット分割用データと共に、次工程へ送られる。

ステップＳ２７では、インプットカセットＩＣの全てのウェハについて試験が行われたか否かが判断される。本実施形態では、インプットカセットＩＣには２５枚のウェハが保持されている。よって試験済ウェハ数ＷＹの値が２５（枚）より小さければ、全ウェハについて試験が未実施であると判断され、ステップＳ２２へ戻り、次のウェハの試験が開始される。一方、試験済ウェハ数ＷＹの値が２５（枚）であれば、全ウェハについて試験が実施されたと判断され、ステップＳ２８へ進み、ロットの試験が終了する。

以上詳細に説明したとおり、第２実施形態に係るプローバによれば、アウトプットカセットを２つ備え、試験条件であるウェハ分割設定枚数ＷＸに応じて、測定済みのウェハの格納先がアウトプットカセットＯＣ１からＯＣ２へ切り替えられる。これにより、試験済みのウェハを、予め設定した枚数の先行取出し分の測定済みウェハと、残りの測定済みウェハとに分割することが可能となる。またウェハ分割設定枚数ＷＸに応じて、測定結果データも分割される。これにより、アウトプットカセットＯＣ１およびＯＣ２のカセット毎に、測定結果を管理することが可能となる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。本実施形態では、プローバ１によって、ウェハ上に製造される複数のチップの試験が行われるとしたが、この形態に限られない。ウェハレベルパッケージ試験にも適用可能であることは言うまでもない。ここでウェハレベルパッケージ試験とは、パッケージのデバイスの裏面に備えられるランド状やボール状の端子に対して、プロービング試験を行うものである。例えば、端子が備えられる面が表面となるように、平面シート上にデバイスを、Ｘ、Ｙ方向に均等に並べて貼り付けることにより、半導体ウェハと同様にしてプロービング試験を行うことができる。

また本実施形態では、良品チップカウント数Ｙが設定良品チップ数Ｘに到達した時点で、現在試験中のウェハについての試験を打ち切るとしたが、この形態に限られない。到達後においても、ウェハ上のチップ全数の試験が終了するまで、当該ウェハの試験を継続する形態としてもよいことは言うまでもない。

また本実施形態では、良品チップカウント数Ｙが設定良品チップ数Ｘに到達した後においても、残ウェハに対して試験を継続するとしたが、この形態に限られない。良品チップカウント数Ｙが設定良品チップ数Ｘに到達後は、到達した旨を報知した上で、ロットに対する試験を待機する形態や、試験を終了する形態としてもよい。

また本実施形態では、ウェハ分割設定枚数ＷＸは１つであり、試験済みのウェハをアウトプットカセットＯＣ１およびＯＣ２に２分割するとしたが、この形態に限られず、ウェハ分割設定枚数ＷＸを複数設定してもよい。この場合、ウェハ分割設定枚数ＷＸをｎ個（ｎは自然数）設定し、アウトプットカセットを（ｎ＋１）個備えることにより、（ｎ＋１）個のカセットにウェハを割り振ることが可能となる。例えばウェハ分割設定枚数ＷＸが２と４の２つであり、アウトプットカセットを３個備える場合には、１つ目のアウトプットカセットには１、２枚目のウェハが格納され、２つ目のアウトプットカセットには３から６枚目のウェハが格納され、３つ目のアウトプットカセットＯＣ３には７から２５枚目のウェハが格納される。よって３個のカセットに任意の枚数ずつのウェハを割り振ることが可能となる。

また試験結果は、アウトプットカセットＯＣ１とＯＣ２とのカセット毎に分割して出力されるとしたが、この形態に限られない。アウトプットカセットＯＣ１およびＯＣ２のトータルでの試験結果も出力できるとしてもよいことは言うまでもない。

また本実施形態では、ウェハの保持部としてカセットが用いられる場合を説明したが、この形態に限られず、ウェハの待避場所をプローバ１が持っていてもよい。

また本実施形態では、設定良品チップ数Ｘやウェハ分割設定枚数ＷＸに応じて、測定済みのウェハの格納先のカセットが切り替えられるとしたが、この形態に限られない。測定済みのウェハの格納先として指定されているアウトプットカセットを任意のタイミングでプローバ１から取り出すことに応じて、測定済みのウェハの格納先のカセットが切り替えられるとしてもよい。これにより、設定良品チップ数Ｘなどを設定しない状態においても、測定済みウェハの途中取出しが可能となるため、試験の自由度を高めることができる。

また本実施形態では、試験条件として設定良品チップ数Ｘやウェハ分割設定枚数ＷＸを用いる場合を説明したが、この形態に限られず、半導体チップの動作速度などの様々な試験条件を設定することが可能であることは言うまでもない。

また本実施形態では、試験未実施のチップには、ダミーデータとして不良品である旨の試験結果が入力されるとしたが、この形態に限られず、未試験である旨のデータを入力してもよい。これにより、試験未実施のチップを認識することが可能となるため、当該試験未実施のチップに対して再試験を行うことが可能となる。

なお、インプットカセットＩＣは第１の保持部の一例、アウトプットカセットＯＣ１およびＯＣ２は第２の保持部の一例、チップは半導体装置のそれぞれ一例である。

プローバ１の概略図を示す図である。 プローバ１の第１実施形態に係る動作フローチャートである。 プローバ１の第２実施形態に係る動作フローチャートである。 背景技術のブロック構成図である。

１ プローバ
ＣＮ チップナンバ
ＯＣ１およびＯＣ２ アウトプットカセット
ＩＣ インプットカセット
ＷＮ ウェハナンバ
ＷＸ ウェハ分割設定枚数
ＷＹ 試験済ウェハ数
Ｘ 設定良品チップ数
Ｙ 良品チップカウント数

Claims (10)

1. 半導体ウェハ上の複数の半導体装置の試験を行うプローバ装置の制御方法であって、
   複数の前記半導体ウェハを保持する第１の保持部から前記半導体ウェハを取り出し、該半導体ウェハ上の前記半導体装置に対して順次試験を行い、該試験の結果が予め設定される試験条件に合致したことを検出するステップと、
   前記検出に応じて、前記半導体ウェハに対して行われている前記試験を打ち切るステップと、
   前記試験が打ち切られた前記半導体ウェハに未試験の前記半導体装置が存在する場合に、該未試験の前記半導体装置に対してダミーの試験結果を割り当てるステップと、
   前記試験が打ち切られた前記半導体ウェハを第２の保持部へ格納するステップと、を有することを特徴とするプローバ装置の制御方法。
2. 前記試験条件は、前記半導体装置の前記試験を通過する良品の数であることを特徴とする請求項１に記載のプローバ装置の制御方法。
3. 前記検出が行われることに応じて、前記第２の保持部に格納されている前記半導体ウェハについての前記試験結果を出力することを特徴とする請求項１に記載のプローバ装置の制御方法。
4. 半導体ウェハ上の複数の半導体装置の試験を行うプローバ装置の制御方法であって、
   複数の前記半導体ウェハを保持する第１の保持部から第１の半導体ウェハを取り出し、該第１の半導体ウェハ上の前記半導体装置に対して順次試験を行い、該第１の半導体ウェハ上の全ての前記半導体装置の試験の終了を検出するステップと、
   前記試験の終了の検出に応じて、前記第１の半導体ウェハを複数の第２の保持部のうちいずれか１つに格納するステップと、
   前記第１の保持部から第２の半導体ウェハを取り出し、該第２の半導体ウェハ上の前記半導体装置に対して順次試験を行い、該試験の結果と予め設定された試験条件との合致を検出するステップと、
   前記試験の結果と前記試験条件との合致の検出に応じて、前記第２の半導体ウェハの格納先を前記第２の保持部のうち他の１つに切り替えるステップと、
   前記第２の半導体ウェハを、切り替えられた前記第２の保持部に格納するステップとを有し、
   前記試験条件は、試験が終了した半導体ウエハを前記他の１つの第２の保持部との間で分割格納するために前記いずれか１つの第２の保持部に格納するように設定された半導体ウェハの枚数、または設定された良品半導体装置の数であることを特徴とするプローバ装置の制御方法。
5. 前記検出が行われることに応じて、前記第２の保持部に格納されている前記半導体ウェハについての前記試験結果を出力することを特徴とする請求項４に記載のプローバ装置の制御方法。
6. 前記切り替えるステップにおいて、前記複数の第２の保持部の切り替えは、前記第２の保持部の取出しに応じても行われることを特徴とする請求項４に記載のプローバ装置の制御方法。
7. 半導体ウェハ上の複数の半導体装置の試験を行うプローバ装置を制御する制御プログラムであって、
   前記プローバ装置に、
   複数の前記半導体ウェハを保持する第１の保持部から前記半導体ウェハを取り出し、該半導体ウェハ上の前記半導体装置に対して順次試験を行い、該試験の結果が予め設定される試験条件に合致したことを検出するステップと、
   前記検出に応じて、前記半導体ウェハに対して行われている前記試験を打ち切るステップと、
   前記試験が打ち切られた前記半導体ウェハに未試験の前記半導体装置が存在する場合に、該未試験の前記半導体装置に対してダミーの試験結果を割り当てるステップと、
   前記試験が打ち切られた前記半導体ウェハを第２の保持部へ格納するステップと、を実行させるための制御プログラム。
8. 半導体ウェハ上の複数の半導体装置の試験を行うプローバ装置を制御する制御プログラムであって、
   前記プローバ装置に、
   複数の前記半導体ウェハを保持する第１の保持部から第１の半導体ウェハを取り出し、該第１の半導体ウェハ上の前記半導体装置に対して順次試験を行い、該第１の半導体ウェハ上の全ての前記半導体装置の試験の終了を検出するステップと、
   前記試験の終了の検出に応じて、前記第１の半導体ウェハを複数の第２の保持部のうちいずれか１つに格納するステップと、
   前記第１の保持部から第２の半導体ウェハを取り出し、該第２の半導体ウェハ上の前記半導体装置に対して順次試験を行い、該試験の結果と予め設定された試験条件との合致を検出するステップと、
   前記試験の結果と前記試験条件との合致の検出に応じて、前記第２の半導体ウェハの格納先を前記第２の保持部のうち他の１つに切り替えるステップと、
   前記第２の半導体ウェハを、切り替えられた前記第２の保持部に格納するステップとを実行させ、
   前記試験条件は、試験が終了した半導体ウエハを前記他の１つの第２の保持部との間で分割格納するために前記いずれか１つの第２の保持部に格納するように設定された半導体ウェハの枚数、または設定された良品半導体装置の数であることを特徴とする制御プログラム。
9. 半導体ウェハ上の複数の半導体装置の試験を行うプローバ装置であって、
   複数の前記半導体ウェハを保持する第１の保持部から前記半導体ウェハを取り出す取出手段と、
   取り出した前記半導体ウェハ上の前記半導体装置に対して順次試験を行う試験手段と、
   前記試験の結果が予め設定される試験条件に合致したことを検出する検出手段と、
   前記検出に応じて、前記半導体ウェハに対して行われている前記試験を打ち切る打切手段と、
   前記試験が打ち切られた前記半導体ウェハに未試験の前記半導体装置が存在する場合に、該未試験の前記半導体装置に対してダミーの試験結果を割り当てる割当手段と、
   前記試験が打ち切られた前記半導体ウェハを第２の保持部へ格納する格納手段と、を有することを特徴とするプローバ装置。
10. 半導体ウェハ上の複数の半導体装置の試験を行うプローバ装置であって、
    複数の前記半導体ウェハを保持する第１の保持部から半導体ウェハを取り出す取出手段と、
    取り出した前記半導体ウェハ上の前記半導体装置に対して順次試験を行う試験手段と、
    前記試験において、半導体ウェハ上の全ての前記半導体装置の試験の終了、および、試験の結果と予め設定された試験条件との合致を検出する検出手段と、
    前記半導体ウェハを、複数の第２の保持部のうちいずれか１つに格納する格納手段と、
    前記試験の結果と前記試験条件との合致を検出した場合に、前記格納手段による前記試験対象の半導体ウェハの格納先を複数の第２の保持部のうちいずれか１つから他の１つに切り替える切替手段とを備え、
    前記試験条件は、試験が終了した半導体ウエハを前記他の１つの第２の保持部との間で分割格納するために前記いずれか１つの第２の保持部に格納するように設定された半導体ウェハの枚数、または設定された良品半導体装置の数であることを特徴とするプローバ装置。

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