JP2984518B2 - 半導体試験テストシステムを制御する制御装置 - Google Patents
半導体試験テストシステムを制御する制御装置Info
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- JP2984518B2 JP2984518B2 JP5164932A JP16493293A JP2984518B2 JP 2984518 B2 JP2984518 B2 JP 2984518B2 JP 5164932 A JP5164932 A JP 5164932A JP 16493293 A JP16493293 A JP 16493293A JP 2984518 B2 JP2984518 B2 JP 2984518B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体試験テストシステ
ムを制御する制御装置に関し、特に同一半導体ウェーハ
内に異種の機能を持つ半導体ペレットをトリミング技術
により作り込む際に、その必要個数を管理すると共に、
テストプログラム内容を自動で切り換える半導体試験テ
ストシステムの制御装置に関する。
ムを制御する制御装置に関し、特に同一半導体ウェーハ
内に異種の機能を持つ半導体ペレットをトリミング技術
により作り込む際に、その必要個数を管理すると共に、
テストプログラム内容を自動で切り換える半導体試験テ
ストシステムの制御装置に関する。
【０００２】
【従来の技術】従来、同一半導体ウェーハ内に異種の機
能を持つ半導体ペレットを作り込む方法としては、半導
体ウェーハ製造工程のフォトリソグラフィ工程で使用す
るマスクを用いて、各々の機能を製造段階から作り込む
方法と、トリミング技術を用いて、製造されたウェーハ
内のペレットの機能をかえていく方法とがある。
能を持つ半導体ペレットを作り込む方法としては、半導
体ウェーハ製造工程のフォトリソグラフィ工程で使用す
るマスクを用いて、各々の機能を製造段階から作り込む
方法と、トリミング技術を用いて、製造されたウェーハ
内のペレットの機能をかえていく方法とがある。
【０００３】トリミング技術には、レーザを用いるレー
ザトリミング技術がメモリＩＣ等で代表的であるが、こ
の他に製造段階でペレット内部にトリミング素子を作り
込み、ウェーハ段階の試験（以下Ｐ／Ｗチェックと記
す）時に、必要に応じてテストプログラムの中にトリミ
ング用テストを取り込み、ペレット内部に作り込まれた
トリミング素子を破壊（ショート）し、ペレットの機能
を作り込んでいく方法もある。
ザトリミング技術がメモリＩＣ等で代表的であるが、こ
の他に製造段階でペレット内部にトリミング素子を作り
込み、ウェーハ段階の試験（以下Ｐ／Ｗチェックと記
す）時に、必要に応じてテストプログラムの中にトリミ
ング用テストを取り込み、ペレット内部に作り込まれた
トリミング素子を破壊（ショート）し、ペレットの機能
を作り込んでいく方法もある。
【０００４】このトリミング素子を破壊し、ペレットを
作り込んでいく方法では、半導体試験装置内の被測定ペ
レットテストプログラムの中にトリミング用テストを組
み込むため、同一ウェーハ内には、同一機能のペレット
が作り込まれていく。これを、同一ウェーハ内に異種の
機能を持つペレットを作り込んでいくためには、半導体
試験装置内のテストプログラムの切換えが必要であり、
人手にたよるしかなかった。
作り込んでいく方法では、半導体試験装置内の被測定ペ
レットテストプログラムの中にトリミング用テストを組
み込むため、同一ウェーハ内には、同一機能のペレット
が作り込まれていく。これを、同一ウェーハ内に異種の
機能を持つペレットを作り込んでいくためには、半導体
試験装置内のテストプログラムの切換えが必要であり、
人手にたよるしかなかった。
【０００５】
【発明が解決しようとする課題】この様に、従来の半導
体試験テストシステムでは、ペレット内部に作り込まれ
たトリミング素子を破壊（ショート）し、同一ウェーハ
内に異種の機能を持つペレットを作り込んでいく際に、
ある任意のタイミングで半導体試験装置内の被測定ペレ
ットのテストプログラムを切換える必要があり、人が介
在せざるを得なく、省人化、或は無人化ライン構築上、
問題があった。
体試験テストシステムでは、ペレット内部に作り込まれ
たトリミング素子を破壊（ショート）し、同一ウェーハ
内に異種の機能を持つペレットを作り込んでいく際に、
ある任意のタイミングで半導体試験装置内の被測定ペレ
ットのテストプログラムを切換える必要があり、人が介
在せざるを得なく、省人化、或は無人化ライン構築上、
問題があった。
【０００６】又、半導体試験装置内の被測定ペレットの
テストプログラムの切換えのタイミングは、各々のペレ
ットの必要個数に達した時点で切換えるため、各々のペ
レットの必要個数とＰ／Ｗチェックの結果、良品と判定
されたペレットの良品個数を管理する必要があり、その
管理面での人の介在も問題となってくる。
テストプログラムの切換えのタイミングは、各々のペレ
ットの必要個数に達した時点で切換えるため、各々のペ
レットの必要個数とＰ／Ｗチェックの結果、良品と判定
されたペレットの良品個数を管理する必要があり、その
管理面での人の介在も問題となってくる。
【０００７】
【課題を解決するための手段】本発明の構成は、半導体
ウェーハ上に製造された半導体ペレットに所望の機能を
作りこむ手段を有するとともにその機能及び電気的特性
を試験する半導体試験装置と、前記被測定ペレットの位
置へ前記ウェーハを移動させるプロービング装置とを備
える半導体試験テストシステムを制御する制御装置に於
いて、前記半導体試験装置で作りこまれた機能が異なる
前記ペレットの種類毎の良品個数をカウントする手段
と、前記良品個数と前記ペレットの種類毎に設定された
必要良品個数とを比較する手段と、任意のタイミングで
前記半導体試験装置内の被測定ペレット用テストプログ
ラム内容をクリア及びロードする手段と、前記プロービ
ング装置のスタート及びストップを制御する手段とを備
えることを特徴とする。
ウェーハ上に製造された半導体ペレットに所望の機能を
作りこむ手段を有するとともにその機能及び電気的特性
を試験する半導体試験装置と、前記被測定ペレットの位
置へ前記ウェーハを移動させるプロービング装置とを備
える半導体試験テストシステムを制御する制御装置に於
いて、前記半導体試験装置で作りこまれた機能が異なる
前記ペレットの種類毎の良品個数をカウントする手段
と、前記良品個数と前記ペレットの種類毎に設定された
必要良品個数とを比較する手段と、任意のタイミングで
前記半導体試験装置内の被測定ペレット用テストプログ
ラム内容をクリア及びロードする手段と、前記プロービ
ング装置のスタート及びストップを制御する手段とを備
えることを特徴とする。
【０００８】
【実施例】本発明の一実施例を示す半導体試験テストシ
ステムとその制御装置のブロック図である図１を参照す
ると、従来の試験装置１とプロービング装置２に対し、
本実施例の制御装置５が付加される。
ステムとその制御装置のブロック図である図１を参照す
ると、従来の試験装置１とプロービング装置２に対し、
本実施例の制御装置５が付加される。
【０００９】この制御装置５は、プロービング装置２と
信号の送受信を行なうためのプロービッグ装置インター
フェイス６と、試験装置１と信号の送受信を行なうため
の試験装置インターフェイス７と、必要ペレット数を設
定し、かつ良品数をカウントするカウンタ９と、制御装
置１の機能を司るコントローラ８とを備え、ペレットの
種類毎の良品個数のカウントする機能と、ペレットの種
類毎に設定された必要良品個数と比較する機能と、任意
のタイミングで半導体試験装置６内の被測定ペレット用
テストプログラムをクリア及びロードする機能と、プロ
ービング装置２のスタート、ストップを制御する機能と
を設けている。
信号の送受信を行なうためのプロービッグ装置インター
フェイス６と、試験装置１と信号の送受信を行なうため
の試験装置インターフェイス７と、必要ペレット数を設
定し、かつ良品数をカウントするカウンタ９と、制御装
置１の機能を司るコントローラ８とを備え、ペレットの
種類毎の良品個数のカウントする機能と、ペレットの種
類毎に設定された必要良品個数と比較する機能と、任意
のタイミングで半導体試験装置６内の被測定ペレット用
テストプログラムをクリア及びロードする機能と、プロ
ービング装置２のスタート、ストップを制御する機能と
を設けている。
【００１０】次に、３端子レギュレータペレットの回路
構成の一部を示す図２を参照すると、このペレット１０
は、トリミング素子として抵抗Ｒ１，…，Ｒ４とダイオ
ードＤ１，Ｄ３，Ｄ３を用いた一例である。
構成の一部を示す図２を参照すると、このペレット１０
は、トリミング素子として抵抗Ｒ１，…，Ｒ４とダイオ
ードＤ１，Ｄ３，Ｄ３を用いた一例である。
【００１１】この例では、３端子レギュレータの出力端
子１２の出力電圧（例えば、５Ｖや１０Ｖ，１５Ｖ等）
により、トリミング端子Ａ１４からトリミング端子Ｄ１
７に電圧を加え、対応するダイオードＤ１，Ｄ２，Ｄ３
を破壊（ショート）し、３端子レギュレータペレット１
０の機能、特性を決定する。
子１２の出力電圧（例えば、５Ｖや１０Ｖ，１５Ｖ等）
により、トリミング端子Ａ１４からトリミング端子Ｄ１
７に電圧を加え、対応するダイオードＤ１，Ｄ２，Ｄ３
を破壊（ショート）し、３端子レギュレータペレット１
０の機能、特性を決定する。
【００１２】例えば、トリミング端子Ａ１４とトリミン
グ端子Ｂ１５との間に高電圧を印加することにより、ダ
イオードＤ１が破壊（ショート）し、抵抗Ｒ１は見掛け
上、ショートされたことになる。どのタリミング端子に
電圧に加えるかは、各々の出力電圧毎にテストプログラ
ムに組み合わされ、試験装置１内にロードされている。
グ端子Ｂ１５との間に高電圧を印加することにより、ダ
イオードＤ１が破壊（ショート）し、抵抗Ｒ１は見掛け
上、ショートされたことになる。どのタリミング端子に
電圧に加えるかは、各々の出力電圧毎にテストプログラ
ムに組み合わされ、試験装置１内にロードされている。
【００１３】Ｐ／Ｗチェックを行なう前即ちトリミング
前のウェーハを示す図３を参照すると、このウェーハ１
８は、ウェーハ内のペレットが、Ａで示すようにトリミ
ング前ペレットＡ１９で全て同じである。
前のウェーハを示す図３を参照すると、このウェーハ１
８は、ウェーハ内のペレットが、Ａで示すようにトリミ
ング前ペレットＡ１９で全て同じである。
【００１４】次に、Ｐ／Ｗチェック後を示す図４を参照
すると、トリミング後ウェーハ２０と同一ウェーハ内に
トリミングにより、異種の機能（この場合であれば、３
端子レギュレータペレット１０の各々の出力電圧を意味
する）を持つペレット（図中Ｂ，Ｃ，Ｄで示している）
が作り込まれた一例である。
すると、トリミング後ウェーハ２０と同一ウェーハ内に
トリミングにより、異種の機能（この場合であれば、３
端子レギュレータペレット１０の各々の出力電圧を意味
する）を持つペレット（図中Ｂ，Ｃ，Ｄで示している）
が作り込まれた一例である。
【００１５】次に、このトリミングにより同一ウェーハ
内に異種の機能を作り込むための図１の制御装置５の動
作を示す図５，図６，図７のフローチャートを用いて順
に説明する。
内に異種の機能を作り込むための図１の制御装置５の動
作を示す図５，図６，図７のフローチャートを用いて順
に説明する。
【００１６】まず初めに、図５の処理５０，５１，５２
で制御装置５のカウンタ９に各々の機能（以下Ｂペレッ
ト，Ｃペレット，Ｄペレットと記す）の必要個数ｂ，
ｃ，ｄをそれぞれ設定する。
で制御装置５のカウンタ９に各々の機能（以下Ｂペレッ
ト，Ｃペレット，Ｄペレットと記す）の必要個数ｂ，
ｃ，ｄをそれぞれ設定する。
【００１７】次に、処理５３，５４でカウンタ９内の良
品個数カウンタをクリアする。最初にＢペレットを作り
込んで行く例について説明する。
品個数カウンタをクリアする。最初にＢペレットを作り
込んで行く例について説明する。
【００１８】良品個数カウンタをクリアした後、制御装
置５内の試験装置インターフェイス７を介してＢペレッ
ト用テストプログラムを試験装置１内にロードする（処
理５５）。
置５内の試験装置インターフェイス７を介してＢペレッ
ト用テストプログラムを試験装置１内にロードする（処
理５５）。
【００１９】次に、プロービング装置インターフェイス
７を介してプロービング装置２へスタート信号を送信
し、プロービング装置又はこのスタート信号を受信後、
ウェーハステージ４を移動させ、ウェーハ３内の最初の
試験対象ペレットの位置に移動し、従来通り、試験装置
１によりＢペレット用テストプログラムに基づき、Ｐ／
Ｗチェック（Ｂペレット用トリミング実施）を行なう
（処理５６，５７）。
７を介してプロービング装置２へスタート信号を送信
し、プロービング装置又はこのスタート信号を受信後、
ウェーハステージ４を移動させ、ウェーハ３内の最初の
試験対象ペレットの位置に移動し、従来通り、試験装置
１によりＢペレット用テストプログラムに基づき、Ｐ／
Ｗチェック（Ｂペレット用トリミング実施）を行なう
（処理５６，５７）。
【００２０】処理５８でＰ／Ｗチェックの結果、良品か
不良品か判定結果を試験装置１より試験装置インターフ
ェイス７を介して取り込み、良品であれば処理５９でカ
ウンタ９内の良品個数カウンタをカウントアップする。
不良品か判定結果を試験装置１より試験装置インターフ
ェイス７を介して取り込み、良品であれば処理５９でカ
ウンタ９内の良品個数カウンタをカウントアップする。
【００２１】その良品個数カウンタ値とＢペレット必要
個数値とを比較し、一致していなければ次のテスト対象
ペレットに移動し、Ｐ／Ｗチェックを続ける。
個数値とを比較し、一致していなければ次のテスト対象
ペレットに移動し、Ｐ／Ｗチェックを続ける。
【００２２】処理６０で良品個数カウンタ値とＢペレッ
ト必要個数値が一致した場合、制御装置５はプロービン
グ装置インターフェイス６を介しプロービング装置２へ
ストップ信号を送信し、一端、プロービング装置２を停
止する（処理６１）。
ト必要個数値が一致した場合、制御装置５はプロービン
グ装置インターフェイス６を介しプロービング装置２へ
ストップ信号を送信し、一端、プロービング装置２を停
止する（処理６１）。
【００２３】その後、制御装置５は試験装置インターフ
ェイス７を介して試験装置１内のＢペレット用テストプ
ラグラムをクリアする（処理６２）。
ェイス７を介して試験装置１内のＢペレット用テストプ
ラグラムをクリアする（処理６２）。
【００２４】次に、同じく、試験装置インターフェイス
７を介して、Ｃペレット用テストプログラムを試験装置
１にロードし（処理６３）、カウンタ９のＣペレット良
品個数カウンタをクリアする（処理６４）。
７を介して、Ｃペレット用テストプログラムを試験装置
１にロードし（処理６３）、カウンタ９のＣペレット良
品個数カウンタをクリアする（処理６４）。
【００２５】その後、プロービング装置インターフェイ
ス６を介して制御装置５は、プロービング装置２へスタ
ート信号を送信し（処理６５）、プロービング装置２は
ウェーハステージ４を移動させ、Ｐ／Ｗ未了の次のテス
ト対象ペレットへ移動し、Ｐ／Ｗチェックを再開する
（処理６６）。
ス６を介して制御装置５は、プロービング装置２へスタ
ート信号を送信し（処理６５）、プロービング装置２は
ウェーハステージ４を移動させ、Ｐ／Ｗ未了の次のテス
ト対象ペレットへ移動し、Ｐ／Ｗチェックを再開する
（処理６６）。
【００２６】このフローをＤペレット必要個数に達する
まで繰り返し、Ｐ／Ｗチェックを終了する。この一連の
動作フローは制御装置５内のコントローラ８が司る。
まで繰り返し、Ｐ／Ｗチェックを終了する。この一連の
動作フローは制御装置５内のコントローラ８が司る。
【００２７】尚、図７のＣペレット用テストプログラム
クリア７１，Ｄペレット用テストプログラムロード７
２，以下の処理７３〜８０は図６と共通しているため、
説明を省く。
クリア７１，Ｄペレット用テストプログラムロード７
２，以下の処理７３〜８０は図６と共通しているため、
説明を省く。
【００２８】
【発明の効果】以上説明した様に、本発明は、半導体試
験テストシステムを制御する制御装置を加えることによ
り、ペレット内部のトリミング素子を破壊（ショート）
することで、特に同一ウェーハ内に異種の特性，機能を
作り込んでいく場合に於いて、各々の機能のペレットの
必要個数と作り込んだ良品個数とを自動で管理し、かつ
試験装置内の被測定ペレット用テストプログラムを自動
的に切り換えることが可能となり、ラインの自動化，省
人化に効果がある。
験テストシステムを制御する制御装置を加えることによ
り、ペレット内部のトリミング素子を破壊（ショート）
することで、特に同一ウェーハ内に異種の特性，機能を
作り込んでいく場合に於いて、各々の機能のペレットの
必要個数と作り込んだ良品個数とを自動で管理し、かつ
試験装置内の被測定ペレット用テストプログラムを自動
的に切り換えることが可能となり、ラインの自動化，省
人化に効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】３端子レギュレータでのトリミング回路構成の
一例の回路図である。
一例の回路図である。
【図３】トリミング前のウェーハ及びペレットの一例の
平面図である。
平面図である。
【図４】トリミング後のウェーハ及びペレットの一例の
平面図である。
平面図である。
【図５】本発明の一実施例の動作の第１の部分を示すフ
ロー図である。
ロー図である。
【図６】本発明の一実施例の動作の第２の部分を示すフ
ロー図である。
ロー図である。
【図７】本発明の一実施例の動作の第３の部分を示すフ
ロー図である。
ロー図である。
１ 試験装置 ２ プロービング装置 ３ 半導体ウェーハ ４ ウェーハステージ ５ 制御装置 ６ プロービング装置インターフェイス ７ 試験装置インターフェイス ８ コントローラ ９ カウンタ １０ ３端子レギュレータペレット １１ 入力端子 １２ 出力端子 １３ 低電位電源 １４，１５，１６，１７ トリミング端子 １８ トリミング前ウェーハ １９ トリミング前ペレット ２０ トリミング後ウェーハ ２１，２２，２３ トリミング後ペレット
Claims (3)
- 【請求項１】 半導体ウェーハ上に製造された半導体ペ
レットに所望の機能を作りこむ手段を有するとともにそ
の機能及び電気的特性を試験する半導体試験装置と、前
記被測定ペレットの位置へ前記ウェーハを移動させるプ
ロービング装置とを備える半導体試験テストシステムを
制御する制御装置に於いて、前記半導体試験装置で作り
こまれた機能が異なる前記ペレットの種類毎の良品個数
をカウントする手段と、前記良品個数と前記ペレットの
種類毎に設定された必要良品個数とを比較する手段と、
任意のタイミングで前記半導体試験装置内の被測定ペレ
ット用テストプログラム内容をクリア及びロードする手
段と、前記プロービング装置のスタート及びストップを
制御する手段とを備えることを特徴とする半導体試験テ
ストシステムを制御する制御装置。 - 【請求項２】 前記ペレットが、３端子レギュレータペ
レットである請求項１記載の半導体試験テストシステム
を制御する制御装置。 - 【請求項３】 半導体ウェーハ上に製造された半導体ペ
レットに所望の機能を作りこむ手段を有するとともにそ
の機能及び電気的特性を試験する半導体試験装置と前記
被測定ペレットの位置へ前記ウェーハを移動させるプロ
ービング装置とを備える半導体試験テストシステムを制
御する制御装置に於いて、前記半導体試験装置で作りこ
まれた機能が異なる前記ペレットの種類毎の良品個数を
カウントする手段と、前記良品個数と前記ペレットの種
類毎に設定された必要良品個数とを比較する手段と、任
意の種類の前記ペレットのカウントされた前記良品個数
が前記必要良品個数に達した時点で前記半導体試験装置
内の当該ペレット用テストプログラム内容をクリアし前
記当該ペレットと機能が異なる他の種類のペレット用テ
ストプログラムをロードする手段と、前記プロービング
装置のスタート及びストップを制御する手段とを備える
ことを特徴とする半導体試験テストシステムを制御する
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5164932A JP2984518B2 (ja) | 1993-07-05 | 1993-07-05 | 半導体試験テストシステムを制御する制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5164932A JP2984518B2 (ja) | 1993-07-05 | 1993-07-05 | 半導体試験テストシステムを制御する制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0722487A JPH0722487A (ja) | 1995-01-24 |
| JP2984518B2 true JP2984518B2 (ja) | 1999-11-29 |
Family
ID=15802585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5164932A Expired - Fee Related JP2984518B2 (ja) | 1993-07-05 | 1993-07-05 | 半導体試験テストシステムを制御する制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2984518B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5040190B2 (ja) * | 2006-06-27 | 2012-10-03 | 富士通セミコンダクター株式会社 | プローバ装置の制御方法、制御プログラム、およびプローバ装置 |
-
1993
- 1993-07-05 JP JP5164932A patent/JP2984518B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0722487A (ja) | 1995-01-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990907 |
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