JP4928932B2 - 複合材料ウェハの製造方法および使用済みドナー基板のリサイクル方法 - Google Patents

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Description

本発明は、請求項1のプリアンブルに記載する複合材料ウェハの製造方法、および複合材料ウェハの製造方法から得られた使用済みドナー基板のリサイクル方法に関する。
複合材料ウェハ、特に、シリコン・オン・インシュレータ(SOI)タイプのウェハは、半導体デバイスの製造プロセスにおける出発物質として益々重要になってきている。結晶品質が優れたウェハを妥当なコストで得る1つの方法に、同様に結晶品質が優れたドナー基板からハンドル基板へ層を転写することによって作製できる方法があり、これは、初期ドナー基板に既に形成されている所定の分割エリアで、2つの基板を接合し、ドナー基板を引き離すことによって達成される。SmartCut(商標)タイプのプロセスでは、このような所定の分割エリアの形成は、原子種、特に、水素や希ガスイオンをドナー基板に注入することによって実行される。このプロセスの利点は、このように行うことで、層をハンドル基板に転写した後に残るドナー基板の残りを、後の成分材料ウェハ作製プロセスにおいて、ドナー基板として再利用できることである。このように、1つのドナー基板が、SOIタイプウェハのように、いくつかの複合材料ウェハの役に立つことができる。
しかしながら、ドナー基板は、運転ごとにドナー基板の結晶品質が低下していくため、3〜4回しか再利用できないと思われる。その結果、最終SOI基板の結晶品質も低下してしまう。
一般に、使用済みドナー基板をリサイクル可能にする試みがこれまでなされてきた。例えば、特願平10−114176号には、ハンドル基板に層を転写した後に存在するウェハの縁の表面段差を取り除くために、ドナー基板の第1の研磨を行い、ドナー基板の残りを新しいドナー基板として再利用する前に、第2の最終研磨ステップを実行することが提案されている。リサイクルプロセスを目的としたものではない米国特許第6,211,041号には、結晶欠陥が生じないように、最初から適切な酸素含有量をシリコン基板に提供する異なるアプローチが開示されており、この結晶欠陥は、同特許の著者によれば、SOI作製プロセス中にウェハが受ける熱処理中、SOIデバイス層に発生する酸素析出物の存在に関係する。
それにもかかわらず、ドナー基板の再利用可能な回数は、依然として満足できるものであるとは思われない。特に、初期酸素含有量を制御することで、複数回再利用した後に、最終SOI層の結晶欠陥が出現しないようになるとも思われない。
したがって、本発明の目的は、複合材料ウェハの製造方法、および/または複合材料ウェハの製造プロセスにおいて使用される使用済みドナー基板のリサイクル方法を提供することであり、これらの方法により、使用済みドナー基板の再利用回数が増大するとともに、優れた品質の複合材料ウェハを妥当なコストで作製することができるようになる。
この目的を達成するために、請求項1に記載の複合材料ウェハの製造方法と、請求項3に記載の使用済みドナー基板のリサイクル方法が提供される。
本発明は、初期ドナー基板および/または残りのドナー基板にある酸素析出物および/または酸素析出核が、特に、溶解によって少なくとも部分的に取り除かれるように構成される少なくとも1つのさらなる処理ステップを備えるということを特徴とする。析出物および/または析出核の存在と、基板での結晶欠陥の生成とに関連があるのは明らかであるため、追加の熱処理中にそれらが溶解することで、ドナー基板の再利用が可能となり、これは、追加の熱処理ステップによって再利用中の結晶欠陥の生成を制限できるため、ドナー基板の再利用の頻度が今より高くなる。
ウェハに酸素が存在する原因は、ウェハの作製プロセスにある。インゴットの引き上げ中、インゴットに不純物が混入する。これらの不純物の1つが、格子間酸素であり、この格子間酸素は、引き上げと冷却中に凝集してを形成する。引き続き、典型的に、900℃〜1100℃の範囲の熱処理を施している間、は、格子間酸素の拡散により析出物になる。
複合材料ウェハの製造方法の1つの好ましい実施形態によれば、ドナー基板の残りは、初期ドナー基板として再利用でき、ステップb)〜ステップe)は、第1のステップまたはさらなる熱処理ステップが実行される前に、少なくとも一回繰り返される。プロセスステップの量を低く保つと同時に、ドナー基板またはドナー基板の残り、ひいては、最終SOI製品の結晶品質を十分に高いものとするために、必要な場合には、酸素析出物および/または酸素析出核の生成率に応じて、さらなる熱ステップが実行される。
好ましくは、少なくとも1つの熱処理ステップのうち少なくとも1つが、急速熱酸化ステップであり得る。驚くべきことに、酸素が存在すると、ドナー基板の酸素析出物および/または酸素析出核の除去性が向上する。この場合の「急速」とは、析出物および/または析出核の溶解が生じるような、少なくとも20℃/s、好ましくは、少なくとも30℃/sの温度上昇を意味する。
有益な実施形態によれば、急速熱酸化ステップは、1150℃〜1300℃、特に、1200℃〜1250℃の温度範囲で実行される。この温度範囲において、ドナー基板の酸素析出物および/または酸素析出核は、特に、溶解によって、少なくとも部分的に低減させることができる。
好ましくは、急速熱酸化ステップは、15秒〜5分の持続時間、特に、30秒〜2分の持続時間、または、急速熱酸化ステップを実行するためにバッチ式アニールタイプの炉が使用されれば、1分〜5時間の時間時間、実行され得る。このように、所望の酸素低減効果を達成するために、単一のウェハ炉とともに、バッチタイプの炉の両方を使用できることで、プロセスを既にある製造プロセスに簡単に適応させることができる。
有益には、急速熱酸化ステップは、少なくとも5%から100%までの酸素濃度、および/または、毎分5〜20リットルの酸素速度、特に、毎分10リットルの酸素速度を有する雰囲気において実行され得る。これらの濃度に対して、酸素の除去に関する最良の結果が得られた。
1つの好ましい実施形態によれば、急速熱酸化ステップは、ステップa)とステップb)との間、および/または、ステップe)の後に実行され得る。急速熱酸化ステップの利点の1つは、表面の表面粗さ特性を変更しないため、製造プロセスを開始する前に既に急速熱酸化を初期ドナー基板上で実行できることである。それによって、基板に既に存在する酸素析出物および/または酸素析出核を、少なくとも部分的に除去することができる。ステップe)の後、したがって、複合材料ウェハの作製後に急速熱酸化ステップを使用する利点には、製造プロセスの熱処理ステップ中に最終的に生成される酸素析出物および/または酸素析出核を溶解でき、ひいては、低減できるという利点がある。ここで、最終SOI層に結晶欠陥が生じないようにするために、ドナーウェハを複数回再利用した後に、最終的に生じた酸素析出物および/または酸素析出核が除去される。
好ましくは、急速熱酸化処理中、初期ドナー基板上またはドナー基板の残りに、厚みが50オングストローム〜500オングストロームの範囲の酸化物層が成長される。このように、急速熱酸化ステップは、特に、溶解によって酸素を除去するために役立つだけではなく、同時に、高品質の薄い酸化物層を提供し、この酸化物層は、絶縁層を形成するための出発層としての役割があり、この絶縁層は、通常、同じタイプの酸化物であり、通常、熱成長させる。これには、薄い酸化物層の品質が高いということにより、絶縁層も優れた結晶特性を有するという利点がある。
1つの好ましい実施形態によれば、複合材料ウェハの製造方法は、ステップe)の後に、剥離が生じたドナー基板の表面の研磨を含むさらなるステップf)をさらに備えてもよく、ステップf)の前および/または後に、急速熱酸化ステップが実行される。急速熱酸化は、表面の品質を変更しないため、その結果として、研磨ステップの前および/または後に実行することができる。最終的に、基板の結晶品質を高く保つために、研磨ステップ前および/または後に、急速熱酸化ステップを有することも可能である。
代替の実施形態によれば、熱処理ステップの少なくとも1つが、無酸素雰囲気下で実行される急速熱アニールステップであり得る。このような処理はまた、酸化物層を生じることなく、特に、溶解によって、析出物および/または析出核を少なくとも部分的に低減する。その結果、ドナー基板を再利用可能にするという目的は、無酸素の熱処理ステップでも達成できることが多い。
有益には、熱アニールステップは、水素および/またはアルゴン雰囲気下で実行できる。この雰囲気下では、最適化された溶解効果が観察できる。
好ましくは、熱アニールステップは、ステップa)とステップb)との間、および/または、ステップe)の後に実行され、研磨ステップが後続する。このように、熱アニールステップが、ドナー基板の表面の品質を低下させたとしても、研磨ステップにより、実質的に高い表面品質を保つことが可能である。
好ましくは、複合材料ウェハの製造方法は、急速熱酸化またはアニールステップが、バッチ式の炉が使用される場合、少なくとも20℃/sの温度勾配、特に、少なくとも25℃/s、または、単一ウェハ炉が使用される場合、少なくとも30℃/sの温度勾配、特に、少なくとも50℃/sで実行される。これらの温度勾配の場合、溶解効果は、単一ウェハ炉またはバッチタイプの炉の使用とは関係なく、有益な酸素溶解効果を達成することができる。
本発明の特定の実施形態は、添付の図面を参照し、本明細書からさらに明らかになろう。
図1は、本発明による複合材料ウェハの製造方法の第1の実施形態を示す。以下、この方法を、シリコン・オン・インシュレータ(SOI)タイプの複合材料ウェハに関して記載する。しかしながら、この方法は、1つの例としての役割を果たすものにすぎず、本発明による方法は、他のタイプの複合材料ウェハにも適用可能である。
まず、請求項1のステップa)に相当するステップIは、初期ドナー基板1、この場合、Siウェハを提供することである。次に、ステップIIにおいて、本発明による熱処理ステップが実行される。この実施形態において、熱処理ステップは、急速熱酸化ステップに相当し、これにより、ドナー基板1の上部に薄い酸化シリコン層3が生成される。
急速熱酸化ステップを実行するために、ドナー基板1は、酸素速度が毎分5〜20リットル、特に、酸素速度が毎分10リットルの酸素雰囲気下で配置され、15秒〜5分、特に、30秒〜2分の持続時間、1000℃〜1300℃の温度にもたらされる。バッチ式アニールタイプの炉が使用される場合、複数のドナー基板を処理することができ、1分〜5時間の持続時間、必要な熱処理が実行される。これらの条件下で、雰囲気は、5%を超える酸素を含み、最大100%酸素まで上がり得る。
薄い二酸化シリコン層3は、典型的に、50オングストローム〜500オングストロームの厚みまで成長し、優れた結晶特性および表面粗さを呈する。
薄い酸化物層3を成長させることの他に、ドナー基板1に存在することがある酸素析出物および/または酸素析出核を、溶解によって少なくとも部分的に低減させることで、酸素の存在によるドナー基板での結晶欠陥の生成を、少なくとも非常に抑制することができる。急速熱酸化ステップ中、ハンドル基板に後で転写されるドナー基板の一部に存在することがある結晶欠陥もなくなる。急速熱酸化ステップ中、酸素析出物および酸素析出核が溶解して、格子間酸素を本質的に形成する。
ステップIIに続き、絶縁層5、好ましくは、二酸化シリコンを、薄い二酸化シリコン層3上に熱成長する(ステップIII)。この層は、後で、シリコン・オン・インシュレータ構造の絶縁層としての役割を果たす。このステップは、請求項1のステップb)に相当し、当業者に知られている。
請求項1のステップc)に相当するステップIVにおいて、絶縁層5を介して原子種が注入されて、ドナー基板1内に、所定の分割エリア7を生成する。典型的に、注入する原子種は、水素および/またはヘリウムのような希ガスイオンであり、これらの種は、注入または共注入によって投入することができる。共注入は、少なくとも2つの異なる種、例えば、水素およびヘリウムイオンが、連続注入されるようにして実現され、ヘリウムは、水素の前に注入されることが好ましい。
請求項1のステップd)に相当する次のステップVは、ドナー基板1上の絶縁層5に、ハンドル基板9、この場合、シリコンウェハを接合することである。
次いで、シリコン・オン・インシュレータウェハ11が作り出されるように所定の分割エリア7で剥離が行われる間に、熱処理が実行される。
次いで、SOIウェハ11を作り出すためにハンドル基板9に転写された層15がないドナー基板1の残り13は、再利用の準備をするためのステップVIにおいてリサイクルされる。ここで、リサイクルステップVIは、先行技術において知られているように、研磨および/または洗浄ステップであり得る。
次いで、ドナー基板1のリサイクルされた残り13は、ステップVIとステップIとを結ぶ矢印で図に示す初期ドナー基板1として再利用できる。
第1の実施形態の1つの変形例によれば、ステップIIは、各作製プロセス中に実行されなくてもよいが、2回目、3回目、または4回目ごと、以下、同様、の運転の後にのみ実行されてもよい。これは、酸素析出物および/または酸素析出核が原因で生じる欠陥量に依存し、酸素析出物および/または酸素析出核は、作製プロセス、例えば、熱酸化物成長または分割ステップ中に基板が受ける様々な熱処理中に生じ得る。
シリコンハンドル基板9の代わりに、石英のような他の材料も使用できる。
図2は、本発明による複合材料ウェハの製造方法の第2の実施形態を示す。第1の実施形態との相違点は、急速熱酸化ステップIIが、開始してすぐではなく、製造プロセスの終わりに実行されることである。第1の実施形態のように、薄い酸化物層3上ではなく、製造プロセスにまだ与えられていない新しい基板である初期ドナー基板1上に、ステップIII中、熱酸化物が直接形成されることとは別に、第2の実施形態の残りのステップIV、V、およびVIは、第1の実施形態のステップIV、V、およびVIに相当する。したがって、これらの記載は、再度詳細を繰り返さないが、参照として本明細書に組み入れられる。新しい基板の代わりに、さらに以下に記載するように、リサイクルされた基板を使用できることは言うまでもない。
このように、第1の実施形態のように、剥離後、ドナー基板1の残り13が得られる。次いで、研磨および/または洗浄のリサイクルステップ、次いで、急速熱酸化ステップ、プロセスステップIIが実行される。酸化ステップは、第1の実施形態に関して開示されているように、同じ条件下で実行されるため、その記載は、参照として本明細書に組み入れられる。
SOIウェハ11の製造後に酸化ステップを実行することによって、熱処理中に生じた酸素析出物および/または酸素析出核は、ステップII中に少なくとも部分的に溶解することで、新しい初期ドナー基板1としてドナー基板1の残り13を引き続き再利用する際、次に形成されるSOI層15に高い結晶品質を与えることができる。
最終的に、洗浄および/または研磨のリサイクルステップは、急速熱酸化処理後に実行でき、または、さらなる変形例によれば、急速熱酸化ステップが、研磨および/または洗浄ステップ前および後に実行できる。
第1の実施形態の場合のように、急速熱酸化ステップは、各製造プロセス中に必ずしも実行されるわけではなく、酸素析出物および/または酸素析出核の生成に応じて、作製プロセスを最適化するために、2回目、3回目、4回目ごと、以下、同様、に実行されるだけである。
本発明によれば、第2の実施形態のステップVIおよびIIはまた、この作製がステップI、II、III、およびIVを含む複合材料ウェハを作り出す作製プロセスに使用された使用済みドナー基板の独立したリサイクル方法としてみなすこともできる。
本発明の第3および第4の実施形態によれば、酸素を含有しない雰囲気下における急速熱アニールステップが、急速熱酸化ステップIIの代わりに実行される。典型的に、このようなプロセスは、酸素濃度を別にすれば、急速熱酸化ステップに使用されるものと同じプロセスパラメータで、水素および/またはアルゴン雰囲気下で実行される。また、この熱処理は、溶解によって、酸素析出物および/または酸素析出核を少なくとも部分的に低減するのに適切である。しかしながら、このような処理は、表面の品質に悪影響を与えるため、ドナー基板1の十分な表面粗さを確保するために、好ましくは、アニール熱処理ステップの後に、研磨ステップが続くべきである。無酸素雰囲気では、薄い酸化物層3が形成されない。
本発明による第5の実施形態によれば、第1〜第4の実施形態を任意の方法で組み合わせることができる。
酸素析出物および/または酸素析出核を低減させるための追加の熱処理を実行することによって、最終製品、いわゆる、SOIウェハ11にある結晶欠陥の量を、少なくとも6倍低減することができる。この結果は、2つのシリコンウェハ上に6000オングストロームの厚みをもつ酸化シリコン層を成長させることによって立証された。この厚みは、シリコン・オン・インシュレータウェハの分離層5の典型的な厚みである4×1500オングストロームと同等であり、4つの層転写の熱処理のシミュレーションを目的としたものである。1つのウェハに対して、追加の熱処理、特に、酸化処理が実行されない場合、第2のウェハに対して、本発明による追加の熱処理ステップが実行され、欠陥の分析により、結晶欠陥の低減が見られた。
先行技術と異なり、本発明による方法では、析出物および/または析出核が生成されないようにすることはできないが、作製プロセスの一部である熱処理中に常にそれらが作り出されるということが原因でそれらの生成を防ぐことができないため、プロセス中に除去されることが好ましい。
その結果、ドナー基板をより高い頻度で再利用できるようにして、作製プロセスをより安価にするとともに、SOIウェハ11への転写層15の高品質を確保することができる。
本発明による複合材料ウェハの作製方法の第1の実施形態を示す。 本発明による複合材料ウェハの製造方法の第2の実施形態を示す。
符号の説明
1…初期ドナー基板、3…酸化物層、5…絶縁層、7…分割エリア、11…複合材料ウェハ、13…ドナー基板の残り、15…初期ドナー基板の層。

Claims (13)

  1. 複合材料ウェハの製造方法であり、
    a)初期ドナー基板(1)を提供するステップと、
    b)前記初期ドナー基板(1)上に絶縁層(5)を形成するステップと、
    c)前記初期ドナー基板(1)に所定の分割エリア(7)を形成するステップと、
    d)前記初期ドナー基板(1)をハンドル基板(9)に付着させるステップと、
    e)前記所定の分割エリア(7)で前記初期ドナー基板(1)を引き離すことで、前記初期ドナー基板(1)の層(15)を前記ハンドル基板(9)に転写して、複合材料ウェハ(11)を形成するステップと、
    を備える、前記方法において、
    前記初期ドナー基板(1)および/または前記初期ドナー基板(1)の残り(13)にある酸素析出物および/または酸素析出核を少なくとも部分的に低減するように構成された少なくとも1つの熱処理ステップをさらに備え、
    前記初期ドナー基板(1)の残り(13)が、初期ドナー基板(1)として再利用され、第1またはさらなる熱処理ステップが実行される前に、少なくとも1回、ステップb)〜ステップe)が繰り返され、
    前記少なくとも1つの熱処理ステップの少なくとも1つが、急速熱酸化ステップであり、
    前記急速熱酸化ステップが、製造プロセスを開始する前にステップa)とステップb)との間に実行されると共にステップe)の後にも実行される、方法。
  2. a)初期ドナー基板(1)を提供するステップと、
    b)前記初期ドナー基板(1)上に絶縁層(5)を形成するステップと、
    c)前記初期ドナー基板(1)に所定の分割エリア(7)を形成するステップと、
    d)前記初期ドナー基板(1)をハンドル基板(9)に付着させるステップと、
    e)前記所定の分割エリア(7)で前記初期ドナー基板(1)を引き離すことで、前記初期ドナー基板(1)の層(15)を前記ハンドル基板(9)に転写して、複合材料ウェハ(11)を形成するステップと、
    を備える、複合材料ウェハの製造方法において得られた使用済みドナー基板のリサイクル方法において、
    前記初期ドナー基板(1)および/または前記初期ドナー基板(1)の残り(13)にある酸素析出物および/または酸素析出核を少なくとも部分的に低減するように構成された熱処理ステップを備え、
    前記熱処理ステップが、急速熱酸化ステップであり、
    前記急速熱酸化ステップが、製造プロセスを開始する前にステップa)とステップb)との間に実行されると共にステップe)の後にも実行される、方法。
  3. 前記少なくとも1つの熱処理ステップが、1150℃〜1300℃の温度範囲で実行される、請求項1に記載の方法。
  4. 前記少なくとも1つの熱処理ステップが、15秒〜5分の持続時間、実行される、請求項3に記載の方法。
  5. 急速熱酸化ステップを実行するためにバッチ式アニールタイプの炉が使用され、前記少なくとも1つの熱処理ステップが、1分〜5時間の持続時間、実行される、請求項3に記載の方法。
  6. 前記急速熱酸化ステップが、5%〜100%の酸素濃度および/または5〜20l/分の酸素速度を有する雰囲気において実行される、請求項1,3〜5のいずれか一項に記載の方法。
  7. 急速熱酸化処理中、50オングストローム〜500オングストロームの範囲の厚みの酸化物層(3)が、前記初期ドナー基板(1)上または前記初期ドナー基板(1)の残り(13)に成長される、請求項1,3〜6に記載の方法。
  8. ステップe)の後に、剥離が生じた前記初期ドナー基板(1)の表面の研磨を含むステップf)をさらに備え、ステップf)の前および/または後に、前記急速熱酸化ステップが実行される、請求項1,3〜のいずれか一項に記載の複合材料ウェハの製造方法。
  9. 前記少なくとも1つの熱処理ステップの少なくとも1つが、無酸素雰囲気下で実行される急速熱アニールステップである、請求項1,3〜のいずれか一項に記載の複合材料ウェハの製造方法。
  10. 前記急速熱アニールステップが、水素および/またはアルゴン雰囲気下で実行される、請求項に記載の方法。
  11. 前記急速熱アニールステップが、ステップa)とステップb)との間、および/またはステップe)の後に実行され、研磨ステップが後続する、請求項または10のいずれか一項に記載の複合材料ウェハの製造方法。
  12. バッチ式の炉が使用され、前記急速熱酸化またはアニールステップが、少なくとも20℃/sの温度勾配で実行される、請求項1,3〜11のいずれか一項に記載の複合材料ウェハの製造方法。
  13. 単一ウェハ炉が使用され、前記急速熱酸化またはアニールステップが、少なくとも30℃/sの温度勾配で実行される、請求項1,3〜11のいずれか一項に記載の複合材料ウェハの製造方法。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4715470B2 (ja) * 2005-11-28 2011-07-06 株式会社Sumco 剥離ウェーハの再生加工方法及びこの方法により再生加工された剥離ウェーハ
JP5314838B2 (ja) * 2006-07-14 2013-10-16 信越半導体株式会社 剥離ウェーハを再利用する方法
JP5289805B2 (ja) * 2007-05-10 2013-09-11 株式会社半導体エネルギー研究所 半導体装置製造用基板の作製方法
US7781308B2 (en) * 2007-12-03 2010-08-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
CN101504930B (zh) * 2008-02-06 2013-10-16 株式会社半导体能源研究所 Soi衬底的制造方法
DE102008027521B4 (de) 2008-06-10 2017-07-27 Infineon Technologies Austria Ag Verfahren zum Herstellen einer Halbleiterschicht
US8871610B2 (en) * 2008-10-02 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP5410769B2 (ja) * 2009-01-30 2014-02-05 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハの熱処理方法
US8198172B2 (en) 2009-02-25 2012-06-12 Micron Technology, Inc. Methods of forming integrated circuits using donor and acceptor substrates
JP5607399B2 (ja) * 2009-03-24 2014-10-15 株式会社半導体エネルギー研究所 Soi基板の作製方法
SG183670A1 (en) 2009-04-22 2012-09-27 Semiconductor Energy Lab Method of manufacturing soi substrate
US8318588B2 (en) * 2009-08-25 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
WO2011043178A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Reprocessing method of semiconductor substrate, manufacturing method of reprocessed semiconductor substrate, and manufacturing method of soi substrate
US8367517B2 (en) * 2010-01-26 2013-02-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
KR101763984B1 (ko) * 2010-09-10 2017-08-01 베르라세 테크놀러지스 엘엘씨 반도체 도너로부터 분리된 층을 사용하여 광전자 디바이스를 제조하는 방법 및 그것에 의해 제조된 디바이스
US9123529B2 (en) 2011-06-21 2015-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
FR2987166B1 (fr) * 2012-02-16 2017-05-12 Soitec Silicon On Insulator Procede de transfert d'une couche
FR2987682B1 (fr) 2012-03-05 2014-11-21 Soitec Silicon On Insulator Procede de test d'une structure semi-conducteur sur isolant et application dudit test pour la fabrication d'une telle structure
US8747598B2 (en) 2012-04-25 2014-06-10 Gtat Corporation Method of forming a permanently supported lamina
FR2999801B1 (fr) 2012-12-14 2014-12-26 Soitec Silicon On Insulator Procede de fabrication d'une structure
US9082692B2 (en) 2013-01-02 2015-07-14 Micron Technology, Inc. Engineered substrate assemblies with epitaxial templates and related systems, methods, and devices
TW201444118A (zh) * 2013-05-03 2014-11-16 Univ Dayeh 具有氮化鎵磊晶層的藍寶石基板的回收方法
JP6100200B2 (ja) * 2014-04-24 2017-03-22 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
FR3051968B1 (fr) * 2016-05-25 2018-06-01 Soitec Procede de fabrication d'un substrat semi-conducteur a haute resistivite
FI128442B (en) * 2017-06-21 2020-05-15 Turun Yliopisto Silicon structure with crystalline silica
FR3076069B1 (fr) * 2017-12-22 2021-11-26 Commissariat Energie Atomique Procede de transfert d'une couche utile
FR3076070B1 (fr) * 2017-12-22 2019-12-27 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de transfert d'une couche utile
DE102018122979B4 (de) * 2018-06-13 2023-11-02 Infineon Technologies Ag Verfahren zum bilden einer silicium-isolator-schicht und halbleitervorrichtung mit derselben
CN110223995B (zh) * 2019-06-14 2021-11-02 芯盟科技有限公司 一种图像传感器的形成方法、图像传感器及电子设备

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3932369B2 (ja) 1998-04-09 2007-06-20 信越半導体株式会社 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
JPH11307747A (ja) * 1998-04-17 1999-11-05 Nec Corp Soi基板およびその製造方法
JP3500063B2 (ja) * 1998-04-23 2004-02-23 信越半導体株式会社 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
JP3697106B2 (ja) * 1998-05-15 2005-09-21 キヤノン株式会社 半導体基板の作製方法及び半導体薄膜の作製方法
US6436846B1 (en) * 1998-09-03 2002-08-20 Siemens Aktiengesellscharft Combined preanneal/oxidation step using rapid thermal processing
DE60041309D1 (de) * 1999-03-16 2009-02-26 Shinetsu Handotai Kk Herstellungsverfahren für siliziumwafer und siliziumwafer
JP2001144275A (ja) * 1999-08-27 2001-05-25 Shin Etsu Handotai Co Ltd 貼り合わせsoiウエーハの製造方法および貼り合わせsoiウエーハ
JP3943782B2 (ja) * 1999-11-29 2007-07-11 信越半導体株式会社 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ
KR100549258B1 (ko) * 2000-06-02 2006-02-03 주식회사 실트론 에스오아이 웨이퍼 제조 방법
FR2838865B1 (fr) * 2002-04-23 2005-10-14 Soitec Silicon On Insulator Procede de fabrication d'un substrat avec couche utile sur support de resistivite elevee
US7074623B2 (en) * 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
JP2004193515A (ja) * 2002-12-13 2004-07-08 Shin Etsu Handotai Co Ltd Soiウエーハの製造方法
US20040187769A1 (en) * 2003-03-27 2004-09-30 Yoshirou Aoki Method of producing SOI wafer
JP4869544B2 (ja) * 2003-04-14 2012-02-08 株式会社Sumco Soi基板の製造方法
FR2857982B1 (fr) 2003-07-24 2007-05-18 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
KR20050013398A (ko) * 2003-07-28 2005-02-04 주식회사 실트론 실리콘 단결정 웨이퍼 및 soi 웨이퍼의 제조방법
DE10336271B4 (de) * 2003-08-07 2008-02-07 Siltronic Ag Siliciumscheibe und Verfahren zu deren Herstellung
FR2867310B1 (fr) 2004-03-05 2006-05-26 Soitec Silicon On Insulator Technique d'amelioration de la qualite d'une couche mince prelevee
FR2867607B1 (fr) * 2004-03-10 2006-07-14 Soitec Silicon On Insulator Procede de fabrication d'un substrat pour la microelectronique, l'opto-electronique et l'optique avec limitaton des lignes de glissement et substrat correspondant
JP4715470B2 (ja) * 2005-11-28 2011-07-06 株式会社Sumco 剥離ウェーハの再生加工方法及びこの方法により再生加工された剥離ウェーハ

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