JP4914283B2 - 周波数シンセサイザ回路 - Google Patents
周波数シンセサイザ回路 Download PDFInfo
- Publication number
- JP4914283B2 JP4914283B2 JP2007111082A JP2007111082A JP4914283B2 JP 4914283 B2 JP4914283 B2 JP 4914283B2 JP 2007111082 A JP2007111082 A JP 2007111082A JP 2007111082 A JP2007111082 A JP 2007111082A JP 4914283 B2 JP4914283 B2 JP 4914283B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- transmission
- reception
- frequencies
- selection means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Transceivers (AREA)
Description
本発明は、ＴＤＭＡ等の無線機に用いる周波数シンセサイザ回路に関するものである。
ＴＤＭＡ等の無線機に用いられる周波数シンセサイザの従来例を図２で説明する。図２は従来の周波数シンセサイザのブロック図である。図２に示すＰＬＬ回路２１、ＰＬＬ回路２２、ＰＬＬ回路２３、ＰＬＬ回路２４は図４に示すような電圧制御発振器やフィルタやＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）部、バッファアンプ等で構成されているのが一般的である。
図２に示すように、送信周波数を高速で切り換える必要があるＴＤＭＡ等の無線機では、送信周波数発振部２８にＰＬＬ回路２１とＰＬＬ回路２２を設けて、スイッチ２５で切り換えることで実現している。このために、送信周波数ＦＴ送出前にＰＬＬ回路２１またはＰＬＬ回路２２がロックを開始して待機していることになる。
次にＴＤＭＡ等の無線機の場合について、周波数の例を用いて説明する。当該ＴＤＭＡ無線機の場合の周波数帯を３８０ＭＨｚ〜４３０ＭＨｚと設定する。
送信周波数は、図２に示すように、送信周波数ＦＴを送信周波数発振部２８のＰＬＬ回路２１およびＰＬＬ回路２２で発生させている。
送信周波数は、図２に示すように、送信周波数ＦＴを送信周波数発振部２８のＰＬＬ回路２１およびＰＬＬ回路２２で発生させている。
受信回路２７の第一中間周波数が７３．９ＭＨｚの場合は、受信用第一局部発振部２９のＰＬＬ回路２３は受信周波数ＦＲ−７３．９ＭＨｚを発生させる。また、受信回路２７の第二中間周波数が４５０ｋＨｚの場合は、受信用第二局部発振部のＰＬＬ回路２４は７３．４５ＭＨｚを発生させることになる。
この構成の場合、前記したように、送信周波数送出前に送信用ＰＬＬ回路がロックを開始する必要がある。このため、図３に示すように、送信スロット用のＰＬＬ回路が、受信スロットの時、ロック開始する。従って、受信スロットと送信スロットの周波数が同じ場合、送信用ＰＬＬ回路が受信スロットの受信を妨害してしまう問題が発生する。
この妨害を回避するためには送信ＰＬＬ回路と受信回路間のアイソレーションを得る必要があり、アイソレーションを得るためにバッファアンプ、アイソレータ、アッテネータ、シールドなどの回路部品が必要となり、低価格化、小型化、軽量化の実現が困難であった。
請求項１に係る周波数シンセサイザ回路は、外部から指定された周波数Ｆ１、Ｆ２をそれぞれ生成する２つの位相同期発振器と、前記２つの位相同期発振器によって生成された周波数Ｆ１、Ｆ２を交互に選択する選択手段と、送信が行われる期間に、前記周波数Ｆ１、Ｆ２の内、前記選択手段によって選択された一方の周波数と、前記送信の完了後に行われる受信の対象となる受信波に施される複数段のヘテロダイン検波の２段目に供される局発信号の周波数ｆＬ とに基づいて、前記送信の対象となる送信波の周波数ＦＴを合成する周波数合成手段とを備え、前記選択手段は、前記受信が行われる期間に、前記周波数Ｆ１、Ｆ２の内、前記選択手段によって選択された他方の周波数を前記複数段のヘテロダイン検波の初段に供される局発信号の周波数ＦＬ とし、前記他方の周波数は、前記受信波の周波数ＦＲと、前記複数段のヘテロダイン検波の初段によって生成される中間周波信号の周波数ＦＩＦとの差であることを特徴とする。
請求項２に係る周波数シンセサイザ回路は、外部から指定された周波数Ｆ１、Ｆ２をそれぞれ生成する２つの位相同期発振器と、前記２つの位相同期発振器によって生成された周波数Ｆ１、Ｆ２を交互に選択する選択手段と、送信が行われる期間に、前記周波数Ｆ１、Ｆ２の内、前記選択手段によって選択された一方の周波数と、前記送信の完了後に行われる受信の対象となる受信波に施される複数段のヘテロダイン検波の２段目に供される局発信号の周波数ｆＬ との和に、前記送信の対象となる送信波の周波数ＦＴを設定する周波数変換手段とを備え、前記選択手段は、前記受信が行われる期間に、前記周波数Ｆ１、Ｆ２の内、前記選択手段によって選択された他方の周波数を前記複数段のヘテロダイン検波の初段に供される局発信号の周波数ＦＬ とし、前記他方の周波数は、前記受信波の周波数ＦＲと、前記複数段のヘテロダイン検波の初段によって生成される中間周波信号の周波数ＦＩＦとの差であることを特徴とする。
本発明によれば、送信周波数を２つのＰＬＬ回路からの合成により作るため、送信周波数合成用のＰＬＬ回路の周波数がロックして待機しても受信周波数と相違するため、受信を妨害することはなくなる。
また、今まで、妨害を回避するために送信ＰＬＬ回路と受信回路間のアイソレーションを得る必要があったが、本発明により、アイソレーションを得る必要がなくなりバッファアンプ、アイソレータ、アッテネータ、シールド等などの回路部品が不要になり、小型、軽量化が実現できるようになる。
また、今まで、妨害を回避するために送信ＰＬＬ回路と受信回路間のアイソレーションを得る必要があったが、本発明により、アイソレーションを得る必要がなくなりバッファアンプ、アイソレータ、アッテネータ、シールド等などの回路部品が不要になり、小型、軽量化が実現できるようになる。
本発明の実施例の周波数シンセサイザを図１で説明する。図1に示すＰＬＬ回路１、ＰＬＬ回路２、ＰＬＬ回路３は図４に示すように、電圧制御発振器、フィルタ、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）部、バッファアンプ等で構成されているのが一般的である。
送信用局部発振部および受信用第一局部発振部８のＰＬＬ回路１とＰＬＬ回路２では送信時には送信用局部発振周波数、受信時には受信用局部発振周波数が発生する。これらのＰＬＬ回路の出力はスイッチ４により切り替わるようになっている。ＰＬＬ回路を２つ設けるのは周波数を高速で切り換えるためＰＬＬ回路が切り替えの前にロック開始するためである。
また、受信用第二局部発振部のＰＬＬ回路３では受信用第二局部発振周波数を発生する。ＰＬＬ回路１とＰＬＬ回路２の出力はスイッチ４により選択される。このスイッチ４からの出力とＰＬＬ回路３からの出力をミキサ５で合成して送信周波数ＦＴとなる。
また、受信用第二局部発振部のＰＬＬ回路３では受信用第二局部発振周波数を発生する。ＰＬＬ回路１とＰＬＬ回路２の出力はスイッチ４により選択される。このスイッチ４からの出力とＰＬＬ回路３からの出力をミキサ５で合成して送信周波数ＦＴとなる。
また、前記、スイッチ４により選択された出力は受信回路７の第一局部発振周波数として使用する。また、ＰＬＬ回路３からの出力を受信回路７の第二局部発振周波数として使用する。
例えば、受信回路７の第一中間周波数が７９．３ＭＨｚ、第二中間周波数が４５０ｋＨｚの場合、ＰＬＬ回路１またはＰＬＬ回路２での送信用局部発振周波数はＦＴ−７３．４５ＭＨｚ、受信用第一局部発振周波数はＦＲ−７３．９ＭＨｚとなり、ＰＬＬ回路３の発振周波数は７３．４５ＭＨｚとなる。
送信時にはＰＬＬ回路１またはＰＬＬ回路２での発振周波数は送信周波数ＦＴ−７３．４５ＭＨｚとなり、この周波数をスイッチ４で切り替えて、ミキサ５に入れ、ＰＬＬ回路３の発振周波数７３．４５ＭＨｚをミキサ５に入れて、合成することにより送信周波数ＦＴを発生させる。
送信時にはＰＬＬ回路１またはＰＬＬ回路２での発振周波数は送信周波数ＦＴ−７３．４５ＭＨｚとなり、この周波数をスイッチ４で切り替えて、ミキサ５に入れ、ＰＬＬ回路３の発振周波数７３．４５ＭＨｚをミキサ５に入れて、合成することにより送信周波数ＦＴを発生させる。
受信時にはＰＬＬ回路１またはＰＬＬ回路２での発振周波数は受信周波数ＦＲ−７３．９ＭＨｚとなり、この周波数をスイッチ４で切り替えて、受信回路７の受信用第一局部発振周波数として使用する。また、ＰＬＬ回路３の発振周波数を受信用第二局部発振周波数として使用する。
以上の構成にすれば、図３に示すように、受信スロット時、ＰＬＬ回路がロック開始しても、ＰＬＬ回路の発振周波数は、原理的に受信周波数を発振しないので、ＰＬＬ回路が受信を妨害することはなくなる。
以上説明したように、本発明によれば、送信周波数を合成により作るため、受信時に送信周波数合成用のＰＬＬ回路のロックを開始しても受信を妨害することはなくなる回路として利用可能である。
また、今まで、妨害を回避するアイソレーションを得るために必要であった、バッファアンプ、アイソレータ、アッテネータ、シールド等などの回路部品が不要になり、小型、軽量化が実現できるようになる。
また、今まで、妨害を回避するアイソレーションを得るために必要であった、バッファアンプ、アイソレータ、アッテネータ、シールド等などの回路部品が不要になり、小型、軽量化が実現できるようになる。
１，２，３，２１，２２，２３、２４ ＰＬＬ回路
４、２５ スイッチ
６，２６ 送信回路
７，２７ 受信回路
５ ミキサ
ＦＴ 送信周波数
ＦＲ 受信周波数
８ 送信用局部発振部および受信用第一局部発振部
９、３０ 受信用第二局部発振部
２８ 送信周波数発振部
２９ 受信用第一局部発振部
４、２５ スイッチ
６，２６ 送信回路
７，２７ 受信回路
５ ミキサ
ＦＴ 送信周波数
ＦＲ 受信周波数
８ 送信用局部発振部および受信用第一局部発振部
９、３０ 受信用第二局部発振部
２８ 送信周波数発振部
２９ 受信用第一局部発振部
Claims (2)
- 外部から指定された周波数Ｆ１、Ｆ２をそれぞれ生成する２つの位相同期発振器と、
前記２つの位相同期発振器によって生成された周波数Ｆ１、Ｆ２を交互に選択する選択手段と、
送信が行われる期間に、前記周波数Ｆ１、Ｆ２の内、前記選択手段によって選択された一方の周波数と、前記送信の完了後に行われる受信の対象となる受信波に施される複数段のヘテロダイン検波の２段目に供される局発信号の周波数ｆＬ とに基づいて、前記送信の対象となる送信波の周波数ＦＴを合成する周波数合成手段とを備え、
前記選択手段は、
前記受信が行われる期間に、前記周波数Ｆ１、Ｆ２の内、前記選択手段によって選択された他方の周波数を前記複数段のヘテロダイン検波の初段に供される局発信号の周波数ＦＬ とし、
前記他方の周波数は、
前記受信波の周波数ＦＲと、前記複数段のヘテロダイン検波の初段によって生成される中間周波信号の周波数ＦＩＦとの差である
ことを特徴とする周波数シンセサイザ回路。 - 外部から指定された周波数Ｆ１、Ｆ２をそれぞれ生成する２つの位相同期発振器と、
前記２つの位相同期発振器によって生成された周波数Ｆ１、Ｆ２を交互に選択する選択手段と、
送信が行われる期間に、前記周波数Ｆ１、Ｆ２の内、前記選択手段によって選択された一方の周波数と、前記送信の完了後に行われる受信の対象となる受信波に施される複数段のヘテロダイン検波の２段目に供される局発信号の周波数ｆＬ との和に、前記送信の対象となる送信波の周波数ＦＴを設定する周波数変換手段とを備え、
前記選択手段は、
前記受信が行われる期間に、前記周波数Ｆ１、Ｆ２の内、前記選択手段によって選択された他方の周波数を前記複数段のヘテロダイン検波の初段に供される局発信号の周波数ＦＬ とし、
前記他方の周波数は、
前記受信波の周波数ＦＲと、前記複数段のヘテロダイン検波の初段によって生成される中間周波信号の周波数ＦＩＦとの差である
ことを特徴とする周波数シンセサイザ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007111082A JP4914283B2 (ja) | 2007-04-20 | 2007-04-20 | 周波数シンセサイザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007111082A JP4914283B2 (ja) | 2007-04-20 | 2007-04-20 | 周波数シンセサイザ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008271161A JP2008271161A (ja) | 2008-11-06 |
| JP4914283B2 true JP4914283B2 (ja) | 2012-04-11 |
Family
ID=40050087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007111082A Expired - Fee Related JP4914283B2 (ja) | 2007-04-20 | 2007-04-20 | 周波数シンセサイザ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4914283B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103888134A (zh) * | 2014-04-09 | 2014-06-25 | 四川九洲电器集团有限责任公司 | 一种低相噪低杂散快捷变频率合成器 |
| CN106067810A (zh) * | 2016-07-21 | 2016-11-02 | 中兵通信科技股份有限公司 | 一种可重构频率合成器平台的控制系统 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795687B2 (ja) * | 1991-01-18 | 1995-10-11 | アンリツ株式会社 | 周波数シンセサイザ |
| JPH1188222A (ja) * | 1997-09-12 | 1999-03-30 | New Japan Radio Co Ltd | 広帯域局部発振器 |
| JP2000216676A (ja) * | 1999-01-25 | 2000-08-04 | Matsushita Electric Ind Co Ltd | デュアルシンセサイザ装置及びこれを用いた無線装置 |
| BR0114908A (pt) * | 2000-10-26 | 2006-05-09 | Qualcomm Inc | transceptor de freqüência intermediária nula |
| JP3479283B2 (ja) * | 2001-01-24 | 2003-12-15 | 埼玉日本電気株式会社 | 周波数シンセサイザ |
| JP2004207824A (ja) * | 2002-12-24 | 2004-07-22 | Hitachi Kokusai Electric Inc | 無線機 |
| JP2005051369A (ja) * | 2003-07-30 | 2005-02-24 | Kyocera Corp | シンセサイザ装置及びこれを備える携帯通信端末 |
-
2007
- 2007-04-20 JP JP2007111082A patent/JP4914283B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2008271161A (ja) | 2008-11-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5657344A (en) | Transmitting/receiving signal processing circuit in digital cordless telephone | |
| US9614702B2 (en) | Technique for crosstalk reduction | |
| JP5213789B2 (ja) | 高周波発振源 | |
| JPH09219664A (ja) | 無線送受信機 | |
| JP4337782B2 (ja) | 携帯電話機 | |
| JP4914283B2 (ja) | 周波数シンセサイザ回路 | |
| JP2007535855A (ja) | 発振器回路、方法、送受信機 | |
| JP3255054B2 (ja) | デジタル携帯電話機 | |
| JP4342305B2 (ja) | 特にゼロ中間周波数またはロー中間周波数のｒｆ受信機のための、イメージ周波数を阻止するミクサ回路 | |
| JP2014103625A (ja) | ダウンコンバータ | |
| JP2007124508A (ja) | Ｐｌｌ過渡応答制御システム及び通信システム | |
| KR101200081B1 (ko) | 다단 하모닉 믹서를 이용한 초고주파 ｉ/ｑ 송수신기 | |
| JP4679763B2 (ja) | 受信機 | |
| JP4076558B2 (ja) | Ａｍ／ｆｍラジオ受信機およびこれに用いる局部発振回路 | |
| JP2000286771A (ja) | 無線伝送装置 | |
| US20070178848A1 (en) | Generation of wideband frequencies in integrated frequency synthesizer | |
| JP2012129636A (ja) | 周波数変換回路、送信機、及び受信機 | |
| JP2010109831A (ja) | Ｐｌｌ過渡応答制御システムおよびｐｌｌ過渡応答制御方法 | |
| JP3077528B2 (ja) | 周波数変換装置 | |
| JP2599642Y2 (ja) | 折り返し試験のシフト周波数発生装置 | |
| JP2007322260A (ja) | 多周波発振装置 | |
| JP2006229404A (ja) | 二重周波数変換器 | |
| JP6511800B2 (ja) | 局部発振回路およびそれを用いるヘテロダイン受信機 | |
| JP2000299646A (ja) | ダブルコンバージョンチューナ | |
| JP2000165277A (ja) | 局部発振回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100419 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110623 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110706 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110829 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111018 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111111 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120110 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120120 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150127 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |