JP2000216676A - デュアルシンセサイザ装置及びこれを用いた無線装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成で周波数干渉を防止できる小型な
デュアルシンセサイザ装置を提供する。 【解決手段】 第１ＰＬＬシンセサイザ部104ａと、第
２ＰＬＬシンセサイザ部104ｂと、第１または第２ＰＬ
Ｌシンセサイザ部の一方の出力信号を選択する選択スイ
ッチ105とを備えるデュアルシンセサイザ装置におい
て、第１及び第２ＰＬＬシンセサイザ部の出力信号の周
波数を制御するためのデータ信号線106及びクロック信
号線107を第１及び第２ＰＬＬシンセサイザ部で共用し
て装置を小型化する。このデータ信号線またはクロック
信号線の分岐点と第１及び第２ＰＬＬシンセサイザ部と
の間に特定の周波数帯域を減衰する信号減衰手段を設け
ることにより、第１及び第２ＰＬＬシンセサイザ部の間
のアイソレーションが向上し、周波数干渉を防止でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、時分割された複数
の通信スロットを使用して通信を行うためのデュアルシ
ンセサイザ装置とそれを用いる無線装置に関し、特に、
簡単な構成で周波数干渉の防止を図るものである。

【０００２】

【従来の技術】従来、時分割された複数の通信スロット
を使用して通信を行う無線装置において、高速に周波数
を切り替えることが可能なＰＬＬ周波数シンセサイザと
してデュアルシンセサイザ装置が使用されている。

【０００３】デュアルシンセサイザ装置は、２系統の発
振回路を含むＰＬＬ周波数シンセサイザ（以下、ＰＬＬ
シンセサイザ部という）と２つのＰＬＬシンセサイザ部
出力信号のいずれか一方を選択する単投双投スイッチ
（以下、ＳＰＤＴスイッチという）を備え、２つのＰＬ
Ｌシンセサイザ部は時分割された複数の通信スロットに
対応した出力信号を出力するように交互にロックアップ
動作を行い、ロックアップ動作が完了した方のＰＬＬシ
ンセサイザ部の出力信号をＳＰＤＴスイッチが選択して
外部に出力するといった動作をする。

【０００４】このデュアルシンセサイザ装置を構成する
場合は、各ＰＬＬシンセサイザ部間の周波数干渉が問題
となる。各ＰＬＬシンセサイザ部の出力信号周波数は同
一周波数帯であり、ＳＰＤＴスイッチ部と各ＰＬＬシン
セサイザ部との間のアイソレーションが不十分である
と、ＳＰＤＴスイッチ部で選択し取り出された出力信号
には、選択側のＰＬＬシンセサイザ部の出力信号と非選
択側のＰＬＬシンセサイザ部の出力信号とがスプリアス
信号として漏れ込み、信号の歪みを発生したり、不要輻
射成分となり問題となる。

【０００５】そこで、周波数干渉を防止するためにＳＰ
ＤＴスイッチで選択し出力された出力信号に含まれるス
プリアス信号を除去し、アイソレーションを改善する対
策が採られている。従来のデュアルシンセサイザ装置に
関する技術として、特開平５−３７３１８公報に記載さ
れているものが知られている。図２１は、従来のデュア
ルシンセサイザ装置の一例を示す図である。

【０００６】図２１において、2101は第１ＰＬＬシンセ
サイザ部で、2102は第２ＰＬＬシンセサイザ部であり、
それぞれ出力信号LO１、LO２を生成して出力する。2120
は制御部であり、スイッチ部2107の切換を制御するＳＷ
制御信号を出力する。2107はＳＰＤＴスイッチであり、
第１及び第２ＰＬＬシンセサイザ部の出力信号LO１及び
LO２がそれぞれ入力端子ＩＮ１及びＩＮ２に入力されて
制御部2120からの切換制御信号に応じて、いずれか一方
を選択して出力端子ＯＵＴに出力する。2103及び2104
は、それぞれ出力信号LO１及びLO２を分岐した分岐信号
を減衰させる減衰器であり、各出力信号LO１及びLO２が
スイッチ部2107でオフされた時に出力側に漏れ込む漏れ
信号の振幅と等しくなるように分岐信号の振幅を減衰さ
せる。2105及び2106は位相反転器であり、それぞれ減衰
器2103及び2104の出力信号の位相を反転させる。位相反
転器2105及び2106は、例えば１８０度遅延線で構成する
ことができる。

【０００７】これら減衰器2103及び位相反転器2105は、
第１ＰＬＬシンセサイザ部出力信号LO１の漏れ信号を消
去する消去信号を生成する消去信号生成回路を構成す
る。また、減衰器2104及び位相反転器2106は、第２ＰＬ
Ｌシンセサイザ部出力信号LO２の漏れ信号を消去する消
去信号を生成する消去信号生成回路を構成する。2108は
加算器であり、スイッチ部2107と位相反転器2105及び21
06との出力信号を加算合成する。この加算器2108は、例
えば反射防止用の減衰器をＹ字結線してその中点から出
力信号を取り出すようにして構成することができる。21
09は出力端子であり、加算器2108からの出力信号が取り
出される。

【０００８】制御部から出力されるＳＷ制御信号は、分
岐されて、その一方をスイッチ部2107の制御端子ＣＯＮ
Ｔ１に入力し、他方をインバータに入力し、その出力を
制御端子ＣＯＮＴ２に入力するよう構成されており、Ｓ
Ｗ制御信号のＨ／Ｌに応じてスイッチ部2107が第１及び
第２ＰＬＬシンセサイザ部の出力信号LO１及びLO２の一
方を選択し出力するようになっている。また、制御部21
20は第１及び第２ＰＬＬシンセサイザ部の出力信号LO１
及びLO２の周波数設定を行うためのＰＬＬ制御信号を出
力する。

【０００９】図２１に示した従来例の回路動作を以下に
説明する。制御部2120から出力されるＳＷ制御信号が
“Ｈ”であって、スイッチ部2107が入力端子ＩＮ１側に
導通している第１ＰＬＬシンセサイザ部の出力信号LO１
を選択し出力しているものとする。

【００１０】この場合、スイッチ部2107の出力端子ＯＵ
Ｔには、第１ＰＬＬシンセサイザ部の出力信号LO１のみ
が出力されるだけでなく、第２ＰＬＬシンセサイザ部の
出力信号LO２もスイッチ部2107内及びその周辺の空間を
伝搬して、出力側に漏れ込んで漏れ信号となって出力さ
れる。

【００１１】そこで、第２ＰＬＬシンセサイザ部出力信
号LO２を分岐し、その分岐信号を減衰器2104及び位相反
転器2106からなる消去信号生成回路に通すことによっ
て、スイッチ部2107の出力信号の中に現れた第２ＰＬＬ
シンセサイザ部の出力信号LO２の漏れ信号と等振幅、逆
位相の消去信号を生成する。この消去信号を加算器2108
によってスイッチ部2107の出力信号に加算合成すること
により、スイッチ部2107の出力信号の中に含まれる第２
ＰＬＬシンセサイザ部出力信号LO２の漏れ信号と消去信
号が打ち消しあい、加算器2108の出力信号には第１ＰＬ
Ｌシンセサイザ部の出力信号LO１のみを出力することが
できる。

【００１２】また、ＰＬＬシンセサイザ部の出力信号周
波数の設定は、総合電子出版社出版の「実用ＰＬＬ周波
数シンセサイザ」に示されているように、データ信号、
クロック信号及びロードイネーブル信号の３種の制御信
号によって行う方法が知られてる。

【００１３】データ信号は２進数に変換されたシリアル
・データで構成されており、クロック信号はデータ信号
の同期クロックであり、ロードイネーブル信号が入力さ
れることでデータ信号がＰＬＬ−ＩＣの内部回路にラッ
チされる。その従来例の一例を図２２に示す。また、図
２２における2204ａ及び2204ｂは、ロック検出信号であ
り、ＰＬＬ−ＩＣが基準周波数信号とＰＬＬシンセサイ
ザ部の出力信号とを比較して、ＰＬＬシンセサイザ部の
出力信号が所定の周波数としてロック状態あるいはアン
ロック状態であるかを検出して出力する。

【００１４】ロック検出信号は制御部において監視さ
れ、それぞれのＰＬＬシンセサイザ部が時分割された複
数の通信スロットに対応した出力信号を出力可能かを判
断する。例えば、制御部がロック検出信号をアンロック
状態と判断した場合には、その対応する通信スロットを
使用しないように制御部が通信システムの制御を行うこ
とができる。

【００１５】また、周波数干渉を防止するために各ＰＬ
Ｌシンセサイザ部、ＳＰＤＴスイッチのそれぞれが各別
の金属製シールドケースで格納されたシールド構造によ
りシールド効果を高めて、アイソレーションを改善する
対策がある。従来のデュアルシンセサイザ装置に関する
技術として、特開平９−３０７２７３公報に記載されて
いるものが知られている。図２３は、従来のデュアルシ
ンセサイザ装置の一例を示す図である。図２３は平面図
である。図２３において、2301及び2302は、発振回路を
含むＰＬＬシンセサイザ部であり、それぞれの出力信号
周波数は同一周波数帯である。2303はＰＬＬシンセサイ
ザ部2301及び2302の出力信号のいずれか一方を選択する
ＳＰＤＴスイッチであり、これらが多層プリント基板の
表層に設けられている。2304はＰＬＬシンセサイザ部23
01及び2302とＳＰＤＴスイッチ2303の周囲に設けられた
基板の表層のグランドパターンであり、2304の下には内
層グランドパターンがある。2305、2306及び2307はＰＬ
Ｌシンセサイザ部2301及び2302とＳＰＤＴスイッチ2303
のそれぞれの上方及び側方を囲むシールドケースであ
り、グランドパターン2304に接地して、ＰＬＬシンセサ
イザ部2301及び2302とＳＰＤＴスイッチ2303のそれぞれ
が各個別のシールドケースで格納されたシールド構造を
備えている。

【００１６】但し、図２３は平面図であり、シールドケ
ース2305、2306及び2307の天板を除いた側壁だけが描か
れている。2308はビアホールであり、表層及び内層のグ
ランドパターンと接続する。2309はＰＬＬンセサイザ部
2301及び2302とＳＰＤＴスイッチ2303を接続する信号
線、2310はＳＰＤＴスイッチ2303の出力信号線である。
信号線2309、出信号線2310は基板の内層に位置してグラ
ンドパターン2304と内層のグランドパターンに挟まれ
て、その両側にはグランドパターン2304と内層のグラン
ドパターンを接続するビアホール2308が位置している。
2311は信号線2309とＰＬＬシンセサイザ部2301及び2302
を接続するビアホールであり、2312は信号線2309とＳＰ
ＤＴスイッチ2303を接続するビアホールである。2313は
ＳＰＤＴスイッチ2303と出力信号線2310を接続するビア
ホールである。2314は基板の表裏を貫くスリットであ
る。

【００１７】この従来例では、ＰＬＬシンセサイザ部23
01及び2302とＳＰＤＴスイッチ2303は、それぞれが各個
別のシールド構造を備えていることにより、空間を伝搬
する電磁波から遮蔽されると共に、表層及び内層のグラ
ンドパターンとこれらを接続する複数のビアホールによ
って、基板内に接地面の壁を作り、基板内を伝搬する電
磁波からも遮蔽することができる。また、信号線2309、
出力信号線2310を基板の内層に通すことにより、表層及
び内層のグランドパターン及び両側のビアホールによっ
て遮蔽することができる。また、基板の表裏を貫くスリ
ットによって、ＰＬＬシンセサイザ部2301及び2302と、
ＳＰＤＴスイッチ2303と、信号線2309及び2310を基板の
他の部分と分離することができる。

【００１８】また、従来のデュアルシンセサイザ装置を
用いた無線装置の一例を図２４に示す。図２４に示すよ
うに、プリント基板2405の表層に、第１及び第２ＰＬＬ
シンセサイザ部と、選択スイッチとを形成している。第
１及び第２ＰＬＬシンセサイザ部用シールドケース2401
及び2402と、選択スイッチ部用シールドケース2403と、
送受信部用シールドケース2404とが基板グランドパター
ンに接地されており、複数の重厚な金属性シールドケー
スで、且つ、それぞれ個別のシールドケースで格納する
ことによって高いシールド効果を得ることができ、周波
数干渉を防止している。なお、2406は筺体ケースであ
る。

【００１９】また、従来のデュアルシンセサイザ装置の
一例を図２５及び図２６に示す。図２５及び図２６は外
観図である。図２５において2501及び2502は、発振回路
を含むＰＬＬシンセサイザ部であり、それぞれの出力信
号は同一周波数帯である。2503はＰＬＬシンセサイザ部
2501及び2502の出力信号のいずれか一方を選択する選択
スイッチ部である。2504は、選択スイッチ部を制御する
選択制御部であり、インバータなどで構成される。2505
はＰＬＬシンセサイザ部の電源部である。2506はシール
ドケース側板であり、2507はＰＬＬシンセサイザ部250
1、2502、選択スイッチ部2503、選択制御部2504及び電
源部2505のそれぞれを分離する間仕切り壁である。2508
はシールドケース天板であり、2509はシールドケース天
板、2510は、開口部である。

【００２０】図２５に示すように、ＰＬＬシンセサイザ
部2501、2502、選択スイッチ部2503、選択制御部2504及
び電源部2505のそれぞれをシールドケースで格納するこ
とにより、それぞれの間のアイソレーションを確保し
て、周波数干渉を防いでいる。シールドケースは、側板
2506、間仕切り壁2507、天板2508及び底板2509の各別の
金属板で組み立てられている。また、図２６に示すよう
にデュアルシンセサイザ装置を、これを用いる無線装置
に接続するために、シールドケースの底板2509に開口部
2510を設けてあり、開口部2510から接続用端子2511が突
出している。

【００２１】

【発明が解決しようとする課題】しかしながら、従来例
の図２１及び図２２におけるデュアルシンセサイザ装置
は構成が複雑であり、回路規模が大きくなるため、装置
が大型になるという問題がある。

【００２２】また、ＰＬＬシンセサイザ部の出力信号の
周波数設定を行うための制御信号（データ信号、クロッ
ク信号及びロードイネーブル信号）を伝達する制御信号
線（データ信号線、クロック信号線及びロードイネーブ
ル信号線）やロック検出信号を伝達するロック検出信号
線がスプリアス信号の混入経路となり、アイソレーショ
ンが不十分であると、周波数干渉が発生するという問題
がある。

【００２３】また、従来例の図２３及び図２４における
デュアルシンセサイザ装置及びこれを用いた無線装置
は、複数のシールドケースが必要であり、コストが高く
なるという問題がある。

【００２４】また、図２５及び図２６におけるシールド
ケースの構造は複雑であり、生産性が悪いという課題が
あった。

【００２５】また、一般にデュアルシンセサイザ装置と
これを用いる無線装置とのインターフェイスには、図２
２に示すように、複数の接続端子があるために、デュア
ルシンセサイザ装置に設けられる接続用端子コネクタの
占有する容積が大きくなるという問題がある。

【００２６】また、従来例の図２６におけるデュアルシ
ンセサイザ装置は、シールドケースに開口部2510を設け
る必要があり、シールド効果が低下することによって、
周波数干渉が発生するという問題がある。

【００２７】一般に高周波回路を遮蔽するために、高周
波回路をシールドケース内に格納する方法が知られてい
るが、完全に遮蔽することは困難であり、図２３のよう
に発振回路を含むＰＬＬシンセサイザ部2301、2302が互
いに隣接し、その間のアイソレーションが不十分である
と、一方のＰＬＬシンセサイザ部の出力信号が他方のＰ
ＬＬシンセサイザ部の発振回路に漏れ込むことによっ
て、周波数干渉が発生するという問題がある。

【００２８】本発明は、こうした従来の問題点を解決す
るものであり、装置を小型化して、簡単な構成で周波数
干渉を防止した、小型で高性能なデュアルシンセサイザ
装置を提供し、また、これを用いた無線装置を提供する
ことを目的としている。

【００２９】

【課題を解決するための手段】そこで、本発明では、デ
ュアルシンセサイザ装置を小型化するために、第１のＰ
ＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部の
出力信号の周波数を制御するためのデータ信号線及びク
ロック信号線、または、第１のＰＬＬシンセサイザ部及
び第２のＰＬＬシンセサイザ部から出力されるロック検
出信号の信号線を第１のＰＬＬシンセサイザ部及び第２
のＰＬＬシンセサイザ部で共用している。

【００３０】また、このデュアルシンセサイザ装置の第
１及び第２のＰＬＬシンセサイザ部の間のアイソレーシ
ョンを向上するため、データ信号線、クロック信号線ま
たはロック検出信号線の分岐点と第１のＰＬＬシンセサ
イザ部及び第２のＰＬＬシンセサイザ部との間に特定の
周波数帯域を減衰する信号減衰手段を設けている。

【００３１】また、第１のＰＬＬシンセサイザ部、第２
のＰＬＬシンセサイザ部及び選択スイッチをプリント基
板の片面側表層に配置するとともに、第１のＰＬＬシン
セサイザ部と第２のＰＬＬシンセサイザ部とを、選択ス
イッチを挟んでその両側に配置している。

【００３２】また、第１のＰＬＬシンセサイザ部、第２
のＰＬＬシンセサイザ部及び選択スイッチ全体の上方及
び側方を囲むシールドケースを設け、このシールドケー
スの内部に、第１のＰＬＬシンセサイザ部と選択スイッ
チとの間及び第２のＰＬＬシンセサイザ部と選択スイッ
チとの間に間仕切り壁を設けている。

【００３３】また、本発明の無線装置では、このデュア
ルシンセサイザ装置と送受信回路とを同一プリント基板
上に配置して無線装置を構成している。

【００３４】そのため、デュアルシンセサイザ装置を小
型化することができ、また、第１及び第２のＰＬＬシン
セサイザ部間のアイソレーションを高めて、周波数干渉
を防止することができる。

【００３５】また、無線装置は、同一基板上にデュアル
シンセサイザ装置と送受信回路とを設けることによって
接続用コネクタが削減でき、装置の小型化及びコストの
低減を図ることができる。

【００３６】

【発明の実施の形態】本発明の請求項１に記載の発明
は、第１のＰＬＬシンセサイザ部と、第２のＰＬＬシン
セサイザ部と、第１のＰＬＬシンセサイザ部または第２
のＰＬＬシンセサイザ部の一方の出力信号を選択する選
択スイッチとを備え、第１のＰＬＬシンセサイザ部及び
第２のＰＬＬシンセサイザ部の出力信号の周波数を制御
するためのデータ信号線及びクロック信号線を第１のＰ
ＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ部で
共用するようにしたものであり、データ信号線及びクロ
ック信号線の共用により信号線の数を削減でき、装置を
小型化することができる。

【００３７】請求項２に記載の発明は、第１のＰＬＬシ
ンセサイザ部及び第２のＰＬＬシンセサイザ部から出力
されるロック検出信号の出力信号線を第１のＰＬＬシン
セサイザ部及び第２のＰＬＬシンセサイザ部で共用する
ようにしたものであり、ロック検出信号線の共用により
信号線の数を削減でき、装置を小型化することができ
る。

【００３８】請求項３に記載の発明は、データ信号線、
クロック信号線またはロック検出信号線の分岐点と第１
のＰＬＬシンセサイザ部及び第２のＰＬＬシンセサイザ
部との間に特定の周波数帯域を減衰する信号減衰手段を
設けたものであり、信号減衰手段を配置することによっ
て第１及び第２のＰＬＬシンセサイザ部の間のアイソレ
ーションを向上することができ、周波数干渉を防止する
ことができる。

【００３９】請求項４に記載の発明は、信号減衰手段
を、第１のＰＬＬシンセサイザ部及び第２のＰＬＬシン
セサイザ部の出力信号の周波数帯域より低い周波数帯域
の信号を通過させるローパスフィルタで構成したもので
あり、このローパスフィルタの配置により、データ信
号、クロック信号及びロック検出信号の伝送に支障を生
じることなく、第１及び第２のＰＬＬシンセサイザ部の
間のアイソレーションを向上することができ、周波数干
渉を防止することができる。

【００４０】請求項５に記載の発明は、信号減衰手段
を、第１のＰＬＬシンセサイザ部及び第２のＰＬＬシン
セサイザ部の出力信号の周波数帯域より低い周波数帯域
で利得を有する能動素子で構成したものであり、データ
信号、クロック信号及びロック検出信号の伝送に支障を
生じることなく、第１及び第２のＰＬＬシンセサイザ部
間のアイソレーションを向上することができ、周波数干
渉を防止することができる。

【００４１】請求項６に記載の発明は、信号減衰手段
を、信号の伝達を入切するスイッチで構成したものであ
り、選択スイッチで選択された側のＰＬＬシンセサイザ
部の信号線をスイッチで切ることにより第１及び第２の
ＰＬＬシンセサイザ部の間のアイソレーションを向上す
ることができ、周波数干渉を防止することができる。

【００４２】請求項７に記載の発明は、データ信号線、
クロック信号線またはロック検出信号線の分岐点に単極
双投スイッチを設けたものであり、選択スイッチで選択
された側のＰＬＬシンセサイザ部の信号線を単極双投ス
イッチによって切ることにより、第１及び第２のＰＬＬ
シンセサイザ部の間のアイソレーションを向上すること
ができ、周波数干渉を防止することができる。

【００４３】請求項８に記載の発明は、第１のＰＬＬシ
ンセサイザ部と、第２のＰＬＬシンセサイザ部と、第１
のＰＬＬシンセサイザ部または第２のＰＬＬシンセサイ
ザ部の一方の出力信号を選択する選択スイッチとを備
え、第１のＰＬＬシンセサイザ部、第２のＰＬＬシンセ
サイザ部及び選択スイッチをプリント基板の片面側表層
に配置するとともに、第１のＰＬＬシンセサイザ部と第
２のＰＬＬシンセサイザ部とを、選択スイッチを挟んで
その両側に配置したものであり、片面側表層に第１及び
第２ＰＬシンセサイザ部と選択スイッチとを配置したこ
とによって、シールドケースの構造が簡単にすることが
でき、また、第１及び第２のＰＬＬシンセサイザ部を、
選択スイッチを挟んで距離的に離し分離することによっ
てＰＬＬシンセサイザ部間のアイソレーションを向上す
ることができ、周波数干渉を防止できる。

【００４４】請求項９に記載の発明は、第１のＰＬＬシ
ンセサイザ部と選択スイッチとの間及び第２のＰＬＬシ
ンセサイザ部と選択スイッチとの間にプリント基板の表
裏を貫くスリットを設け、このスリットの表面に形成し
た導電層をプリント基板のグランドパターンに接地した
ものであり、スリットの表面の導電層をグランドパター
ンに接地することでスリットの表面が接地面となり、ス
リットが基板内を伝搬する電磁波を遮蔽する。そのため
第１及び第２のＰＬＬシンセサイザ部と選択スイッチと
の間のアイソレーションが向上し、周波数干渉を防止す
ることができる。

【００４５】請求項１０に記載の発明は、第１のＰＬＬ
シンセサイザ部、第２のＰＬＬシンセサイザ部及び選択
スイッチ全体の上方及び側方を囲むシールドケースを設
け、このシールドケースの内部に、第１のＰＬＬシンセ
サイザ部と選択スイッチとの間及び第２のＰＬＬシンセ
サイザ部と選択スイッチとの間に間仕切り壁を設けたも
のであり、シールドケースの内部の間仕切り壁が空間を
伝搬する電磁波を遮蔽することによって第１及び第２の
ＰＬＬシンセサイザ部と選択スイッチとの間のアイソレ
ーションを向上することができ、周波数干渉を防止する
ことができる。また、１つのシールドケースによって複
数のシールドケースを設けたときと同様のシールド効果
が得られるため、シールドケースの数量を削減でき、コ
ストを低減することができる。

【００４６】請求項１１に記載の発明は、間仕切り壁の
内部に空洞を設けたものであり、空洞の表面が接地面と
なり、これが空間を伝搬する電磁波を遮蔽するため、第
１及び第２のＰＬＬシンセサイザ部と選択スイッチとの
間のアイソレーションを向上することができ、周波数干
渉を防止することができる。

【００４７】請求項１２に記載の発明は、プリント基板
のスリットに間仕切り壁を挿入したものであり、スリッ
トに挿入した間仕切り壁が空間を伝搬する電磁波を遮蔽
することによって第１及び第２のＰＬＬシンセサイザ部
と選択スイッチとの間のアイソレーションが向上し、周
波数干渉を防止することができる。

【００４８】請求項１３に記載の発明は、プリント基板
の端面にスルーホールで構成された接続用端子を設けた
ものであり、この接続用端子を備えることによって接続
用コネクタが削減でき、装置の小型化及びコストを低減
することができる。また、リフロー実装が可能なモジュ
ールとすることができる。

【００４９】請求項１４に記載の発明は、請求項１乃至
１３に記載のデュアルシンセサイザ装置と送受信回路と
を同一プリント基板上に配置して無線装置を構成したも
のであり、同一基板上にデュアルシンセサイザ装置と送
受信回路とを設けることによって接続用コネクタが削減
でき、装置の小型化及びコストを低減することができ
る。

【００５０】請求項１５に記載の発明は、デュアルシン
セサイザ装置と送受信回路とをプリント基板の片面上に
配置し、デュアルシンセサイザ装置及び送受信回路全体
の上方及び側方を囲む共通のシールドケースを設け、こ
のシールドケースの内部にデュアルシンセサイザ装置と
送受信回路との間に間仕切り壁を設けたものであり、シ
ールドケースの内部の間仕切り壁が空間を伝搬する電磁
波を遮蔽することによってデュアルシンセサイザ装置と
送受信回路との間のアイソレーションを向上することが
でき、周波数干渉を防止することができる。また、１つ
のシールドケースの内部に間仕切り壁を設けたことによ
って複数のシールドケースを備えたシールド構造と同様
のシールド効果を得ることができ、シールドケースの数
量が削減でき、コストを低減することができる。

【００５１】請求項１６に記載の発明は、このシールド
ケースを筐体ケースと共用したものであり、この共用に
よりシールドケースが削減でき、コストを低減すること
ができる。

【００５２】以下、本発明の実施の形態について、図１
から図２０を用いて説明する。

【００５３】（第１の実施の形態）第１の実施形態で
は、まず、制御信号線を共用化して、デュアルシンセサ
イザ装置を小型化する構成について説明する。

【００５４】図１には、データ信号線106及びクロック
信号線107を共用化したデュアルシンセサイザ装置を示
している。

【００５５】この装置は、第１ＰＬＬ−ＩＣ101ａ、ル
ープフィルタ102ａ及び第１局部発振回路103ａから成る
第１ＰＬＬシンセサイザ部104ａと、第２ＰＬＬ−ＩＣ1
01ｂ、ループフィルタ102ａ及び第２局部発振回路103ｂ
から成る第２ＰＬＬシンセサイザ部104ｂと、各ＰＬＬ
シンセサイザ部104ａ、104ｂの出力を選択する選択スイ
ッチ105と、各ＰＬＬシンセサイザ部104ａ、104ｂで共
用するデータ信号線106及びクロック信号線107と、第１
ＰＬＬシンセサイザ部104ａの第１ＰＬＬ−ＩＣ101ａに
ロードイネーブル信号を送る第１ロードイネーブル信号
線108と、第２ＰＬＬシンセサイザ部104ｂの第２ＰＬＬ
シンセサイザ部104ｂにロードイネーブル信号を送る第
２ロードイネーブル信号線109とを備えている。なお、
ここでは、デュアルシンセサイザ装置が備える基準信号
やロック検出信号の信号線、選択スイッチ105に対する
切換信号線等の図示を省略している。

【００５６】第１及び第２局部発振回路103ａ、103ｂ
は、例えば、電圧制御発振器（ＶＣＯ）であり、ＰＨＳ
無線通信装置に使用する電圧制御発振器の発振周波数は
１．６ＧＨｚ帯である。選択スイッチ105は、例えば、
ＧａＡｓＭＭＩＣまたはＰＩＮダイオードにより構成さ
れるＳＰＤＴスイッチであり、第１または第２ＰＬＬシ
ンセサイザ部104ａ、104ｂの出力信号のいずれか一方を
選択して出力するように動作する。データ信号線106及
びクロック信号線107は、第１及び第２ＰＬＬ−ＩＣ101
ａ、101ｂに共通に接続され、第１ロードイネーブル信
号線108と第２ロードイネーブル信号線109とはそれぞれ
独立して第１及び第２ＰＬＬ−ＩＣ101ａ及び101ｂに接
続される。

【００５７】このように構成されたデュアルシンセサイ
ザ装置において、第１及び第２ＰＬＬシンセサイザ部10
4ａ、104ｂは、第１及び第２局部発振回路103ａ、103ｂ
の出力信号周波数を所定の発振周波数にロックさせて周
波数を安定に保つように動作する。第１及び第２ＰＬＬ
−ＩＣ101ａ、101ｂにデータ信号、クロック信号及びロ
ードイネーブル信号の制御信号を入力することによっ
て、第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂの
出力信号周波数を希望の周波数に設定する。

【００５８】一般に、第１及び第２ＰＬＬ−ＩＣにおい
ては、ロードイネーブル信号が入力された時に内部回路
がラッチして、分周データが変更される。したがって、
第１及び第２ＰＬＬ−ＩＣに入力するロードイネーブル
信号を独立させておけば、データ信号及びクロック信号
は、その信号線を共用化することができる。

【００５９】この実施形態においては、データ信号を第
１及び第２ＰＬＬシンセサイザ部へ伝達する信号線を、
１本のデータ信号線106を用いて共用化している。同様
に、クロック信号を第１及び第２ＰＬＬシンセサイザ部
へ伝達する信号線を、１本のクロック信号線107を用い
て共用化している。

【００６０】このように、データ信号及びクロック信号
を１本の信号線で共用することで、従来必要であった２
本の信号線の内の１本を削減することができ、装置を小
型化することができる。

【００６１】尚、この実施形態においては、二つのＰＬ
Ｌシンセサイザ部でデータ信号線及びクロック信号線を
共用化しているが、３以上のＰＬＬシンセサイザ部でデ
ータ信号線及びクロック信号線を共用化しても同様な効
果が得られる。

【００６２】（第２の実施の形態）第２の実施形態で
は、ロック検出号線を共用化して、デュアルシンセサイ
ザ装置を小型化する構成について説明する。

【００６３】このデュアルシンセサイザ装置では、図２
に示すように、ロック検出信号線201を第１シンセサイ
ザ部104ａの第１ＰＬＬ−ＩＣ101ａと、第２シンセサイ
ザ部104ｂの第２ＰＬＬ−ＩＣ101ｂとに共通に接続して
いる。

【００６４】一般に第１及び第２ＰＬＬ−ＩＣ101ａ、1
01ｂにおいて、ロック検出信号はオープンドレイン型で
出力されており、ロック時にオープンとなり、アンロッ
ク時にＬｏｗレベル（ＧＮＤ）になるように動作する。
また、デュアルシンセサイザ装置において必要となるロ
ック検出信号は、第１及び第２ＰＬＬシンセサイザ部10
4ａ、104ｂのいずれか一方がアンロック状態であること
を通知するものである。したがって、第１及び第２ＰＬ
Ｌ−ＩＣ101ａ、101ｂから出力されるロック検出信号を
ワイヤードオア回路として構成することができ、ロック
検出信号線201として共用化することができる。

【００６５】このように、ロック検出信号線を１本の信
号線で共用することで、従来必要であった２本の信号線
の内の１本を削減することができ、装置を小型化するこ
とができる。

【００６６】（第３の実施の形態）第３の実施形態で
は、こうして小型化したデュアルシンセサイザ装置の周
波数干渉を防止する構成について説明する。

【００６７】このデュアルシンセサイザ装置は、図３に
示すように、共用化したデータ信号線106、共用化した
クロック信号線107、第１ロードイネーブル信号線、第
２ロードイネーブル信号線及び共用化したロック検出信
号線201の各々に、信号減衰手段301ａ、301ｂ、302ａ、
302ｂ、303ａ、303ｂを接続している。なお、図３にお
いて、図１及び図２と同一の符号を付すものは同一の動
作を行う。

【００６８】このデュアルシンセサイザ装置において、
信号減衰手段301ａ及び301ｂは、データ信号線106の線
上の分岐点と第１及び第２ＰＬＬシンセサイザ部104
ａ、104ｂとの間に挿入される。同様に、信号減衰手段3
02ａ及び302ｂは、クロック信号線107の線上の分岐点と
第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂとの間
に挿入される。同様に、信号減衰手段303ａ及び303ｂ
は、ロック検出信号線201の線上の分岐点と第１及び第
２ＰＬＬシンセサイザ部104ａ、104ｂとの間に挿入され
る。

【００６９】データ信号、クロック信号及びロック検出
信号は、例えば、ＤＣ乃至５ＭＨｚの周波数帯の信号で
ある。信号減衰手段301ａ、301ｂ、302ａ、302ｂ、303
ａ及び303ｂは、特定の周波数帯域を減衰するものであ
り、例えば、第１及び第２ＰＬＬシンセサイザ部104
ａ、104ｂの出力信号周波数帯の１．６ＧＨｚ帯を減衰
し、その周波数帯において信号減衰手段の入出力間のア
イソレーションを高くすることができる。一方、データ
信号、クロック信号及びロック検出信号は、信号減衰手
段301ａ、301ｂ、302ａ、302ｂ、303ａ及び303ｂによっ
て減衰されることなくデータ信号線106、クロック信号
線107及びロック検出信号線201を通じて伝達することが
できる。

【００７０】そのため、図３のように信号減衰手段を挿
入したことで、データ信号線106、クロック信号線107及
びロック検出信号線201に漏洩した第１及び第２ＰＬＬ
シンセサイザ部104ａ、104ｂの出力信号は信号減衰手段
301ａ、301ｂ、302ａ、302ｂ、303ａ及び303ｂにより減
衰することができ、第１及び第２ＰＬＬシンセサイザ部
104ａ及び104ｂの間のアイソレーションが向上する。

【００７１】このように、第３の実施形態のデュアルシ
ンセサイザ装置では、信号減衰手段を備えるによって第
１及び第２ＰＬＬシンセサイザ部の間のアイソレーショ
ンが向上し、周波数干渉を防止することができる。

【００７２】尚、この実施形態では、データ信号線上、
クロック信号上及びロック検出信号線上の分岐点と第１
及び第２ＰＬＬシンセサイザ部104ａ、104ｂとの間にそ
れぞれ信号減衰手段を挿入しているが、必要とするアイ
ソレーションに応じて、信号減衰手段の内、いずれか一
つまたは複数を削減しても同様な効果が得られる。

【００７３】（第４の実施の形態）第４の実施形態のデ
ュアルシンセサイザ装置では、図４に示すように、信号
減衰手段として、ローパスフィルタ401ａ、401ｂ、402
ａ、402ｂ、403ａ及び403ｂを接続している。その他の
構成は第３の実施形態（図３）と変わりがない。

【００７４】データ信号、クロック信号及びロック検出
信号は、例えば、ＤＣ乃至５ＭＨｚの周波数帯の信号で
ある。ローパスフィルタ401ａ、401ｂ、402ａ、402ｂ、
403ａ及び403ｂは、第１及び第２ＰＬＬシンセサイザ部
104ａ、104ｂの出力信号の周波数帯域より低い周波数帯
域の信号を通過させるローパスフィルタであり、例え
ば、第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂの
出力信号周波数帯の１．６ＧＨｚ帯を減衰し、その周波
数帯においてローパスフィルタの入出力間のアイソレー
ションを高くすることができる。一方、データ信号、ク
ロック信号及びロック検出信号は、ローパスフィルタ40
1ａ、401ｂ、402ａ、402ｂ、403ａ及び403ｂによって減
衰されることなくデータ信号線106、クロック信号線107
及びロック検出信号線201を通じて伝達することができ
る。

【００７５】そのため、図４のようにローパスフィルタ
を挿入したことで、データ信号線106、クロック信号線1
07及びロック検出信号線201に漏洩した第１及び第２Ｐ
ＬＬシンセサイザ部104ａ、104ｂの出力信号はローパス
フィルタ401ａ、401ｂ、402ａ、402ｂ、403ａ及び403ｂ
により減衰することができ、第１及び第２ＰＬＬシンセ
サイザ部104ａ及び104ｂの間のアイソレーションが向上
する。

【００７６】このように、第４の実施形態のデュアルシ
ンセサイザ装置では、信号減衰手段にローパスフィルタ
を備えるによって、第１及び第２ＰＬＬシンセサイザ部
の間のアイソレーションが向上し、周波数干渉を防止す
ることができる。

【００７７】尚、この実施形態では、データ信号線上、
クロック信号上及びロック検出信号線上の分岐点と第１
及び第２ＰＬＬシンセサイザ部104ａ、104ｂとの間にそ
れぞれローパスフィルタを挿入しているが、必要とする
アイソレーションに応じて、これらのローパスフィルタ
の内、いずれか一つまたは複数を削減しても同様な効果
が得られる。

【００７８】（第５の実施の形態）第５の実施形態のデ
ュアルシンセサイザ装置では、図５に示すように、信号
減衰手段として、能動素子501ａ、501ｂ、502ａ、502
ｂ、503ａ及び503ｂを接続している。この能動素子とし
て、例えばトランジスタで構成されるインバータなどを
使用する。その他の構成は第３の実施形態（図３）と変
わりがない。

【００７９】データ信号及びクロック信号及びロック検
出信号は、例えば、ＤＣ乃至５ＭＨｚの周波数帯の信号
である。能動素子501ａ、501ｂ、502ａ、502ｂ、503ａ
及び503ｂは、第１及び第２ＰＬＬシンセサイザ部104
ａ、104ｂの出力信号の周波数帯域より低い周波数帯域
で利得を有する、例えば、トランジスタで構成されるイ
ンバータから成る能動素子であり、第１及び第２ＰＬＬ
シンセサイザ部104ａ、104ｂの出力信号周波数帯の１．
６ＧＨｚ帯を減衰し、その周波数帯において能動素子の
入出力間のアイソレーションを高くすることができる。
一方、データ信号、クロック信号及びロック検出信号
は、能動素子501ａ、501ｂ、502ａ、502ｂ、503ａ及び5
03ｂによって減衰されることなくデータ信号線106、ク
ロック信号線107及びロック検出信号線201を通じて伝達
することができる。

【００８０】そのため、図５のように能動素子を挿入し
たことで、データ信号線106、クロック信号線107及びロ
ック検出信号線201に漏洩した第１及び第２ＰＬＬシン
セサイザ部104ａ、104ｂの出力信号は能動素子501ａ、5
01ｂ、502ａ、502ｂ、503ａ及び503ｂにより減衰するこ
とができ、第１及び第２ＰＬＬシンセサイザ部104ａ、1
04ｂの間のアイソレーションを向上することができる。

【００８１】このように、第５の実施形態のデュアルシ
ンセサイザ装置では、信号減衰手段に能動素子501ａ、5
01ｂ、502ａ、502ｂ、503ａ及び503ｂを備えるによって
第１及び第２ＰＬＬシンセサイザ部の間のアイソレーシ
ョンが向上し、周波数干渉を防止することができる。

【００８２】尚、この実施形態においては、データ信号
線上、クロック信号上及びロック検出信号線上の分岐点
と第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂとの
間にそれぞれ能動素子を挿入しているが、必要とするア
イソレーションに応じて、能動素子の内のいずれか一つ
または複数を削減しても同様な効果が得られる。

【００８３】（第６の実施の形態）第６の実施形態のデ
ュアルシンセサイザ装置では、図６に示すように、信号
減衰手段として、スイッチ601ａ、601ｂ、602ａ、602
ｂ、603ａ及び603ｂを接続している。その他の構成は第
３の実施形態（図３）と変わりがない。

【００８４】このスイッチ601ａ、601ｂ、602ａ、602
ｂ、603ａ及び603ｂは、例えば、ＧａＡｓＭＭＩＣやＰ
ＩＮダイオードにより構成されるＳＰＳＴスイッチであ
り、データ信号線、クロック信号線及びロック検出信号
線を通じる信号の伝達を入切するように動作する。

【００８５】選択スイッチ105が第１ＰＬＬシンセサイ
ザ部104ａの出力信号を選択して出力している期間で
は、第１ＰＬＬシンセサイザ部104ａにデータ信号及び
クロック信号を入力する必要がなく、また、第１ＰＬＬ
シンセサイザ部104ａがロック検出信号を出力する必要
もない。同様に、選択スイッチ105が第２ＰＬＬシンセ
サイザ部104ｂの出力信号を選択して出力している期間
では、第２ＰＬＬシンセサイザ部104ｂにデータ信号及
びクロック信号を入力する必要がなく、また、第２ＰＬ
Ｌシンセサイザ部104ｂがロック検出信号を出力する必
要もない。したがって、選択スイッチ105が、第１また
は第２ＰＬＬシンセサイザ部104ａ、104ｂの出力信号の
いずれか一方を選択して出力している期間は、選択側の
ＰＬＬシンセサイザ部に非選択側のＰＬＬシンセサイザ
部の出力信号が漏洩しないように、スイッチ601ａ、601
ｂ、602ａ、602ｂ、603ａ及び603ｂを切ることができ
る。

【００８６】例えば、選択スイッチ105が、第１ＰＬＬ
シンセサイザ部104ａ側を選択して出力している期間
は、スイッチ601ａ、602ａ及び603ａを切り状態にして
おけば、データ信号線106、クロック信号線107及びロッ
ク検出信号線201に漏洩した第２ＰＬＬシンセサイザ部1
04ｂの出力信号が第１ＰＬＬシンセサイザ部104ａに入
力することを遮断できる。

【００８７】また、選択スイッチ105が、第２ＰＬＬシ
ンセサイザ部104ｂ側を選択して出力している期間は、
スイッチ601ｂ、６０２ｂ及び６０３ｂを切り状態にし
ておけば、データ信号線106、クロック信号線107及びロ
ック検出信号線201に漏洩した第１ＰＬＬシンセサイザ
部104ａの出力信号が第２ＰＬＬシンセサイザ部104ｂに
入力することを遮断できる。

【００８８】そのため、図６のようにスイッチを挿入し
て、上記のようにスイッチ601ａ、601ｂ、602ａ、602
ｂ、603ａ及び603ｂを動作することで、第１及び第２Ｐ
ＬＬシンセサイザ部104ａ、104ｂ間のアイソレーション
を向上することができる。

【００８９】このように、第６の実施形態のデュアルシ
ンセサイザ装置では、信号減衰手段にスイッチ601ａ、6
01ｂ、602ａ、602ｂ、603ａ及び603ｂを備えるによって
第１及び第２ＰＬＬシンセサイザ部の間のアイソレーシ
ョンが向上し、周波数干渉を防止することができる。

【００９０】尚、この実施形態においては、データ信号
線上、クロック信号上及びロック検出信号線上の分岐点
と第１及び第２ＰＬＬシンセサイザ部104ａ、104ｂとの
間にそれぞれスイッチを挿入しているが、必要とするア
イソレーションに応じて、スイッチの内のいずれか一つ
または複数を削減しても同様な効果が得られる。

【００９１】（第７の実施の形態）第７の実施形態のデ
ュアルシンセサイザ装置は、図７に示すように、単極双
投スイッチ701、702及び703をデータ信号線106、クロッ
ク信号線107及びロック検出信号線201の分岐点に接続し
ている。この単極双投スイッチ701、702及び703は、例
えば、ＧａＡｓＭＭＩＣやＰＩＮダイオードにより構成
されるＳＰＳＴスイッチであり、データ信号線、クロッ
ク信号線及びロック検出信号線を通じる信号を選択して
出力するように動作する。

【００９２】選択スイッチ105が第１ＰＬＬシンセサイ
ザ部104ａ側を選択して出力している期間では、単極双
投スイッチ701、702及び703は、第２ＰＬＬシンセサイ
ザ部104ｂ側を選択し、第１ＰＬＬシンセサイザ部104ａ
側は切り状態となる。また、選択スイッチ105が第２Ｐ
ＬＬシンセサイザ部104ｂ側を選択して出力している期
間では、単極双投スイッチ701、702及び703は、第１Ｐ
ＬＬシンセサイザ部104ａ側を選択し、第１ＰＬＬシン
セサイザ部104ｂ側は切り状態となる。

【００９３】そのため、第６の実施形態と同様に、選択
スイッチ105が、第１ＰＬＬシンセサイザ部104ａ側を選
択して出力している期間では、データ信号線106、クロ
ック信号線107及びロック検出信号線201に漏洩した第２
ＰＬＬシンセサイザ部104ｂの出力信号が第１ＰＬＬシ
ンセサイザ部104ａに入力することを遮断でき、また、
選択スイッチ105が、第２ＰＬＬシンセサイザ部104ｂ側
を選択して出力している期間では、データ信号線106、
クロック信号線107及びロック検出信号線201に漏洩した
第１ＰＬＬシンセサイザ部104ａの出力信号が第２ＰＬ
Ｌシンセサイザ部104ｂに入力することを遮断できる。

【００９４】そのため、図７のように単極双投スイッチ
701、702及び703を挿入し、選択スイッチ105と連動して
動作させることによって、第１及び第２ＰＬＬシンセサ
イザ部104ａ、104ｂの間のアイソレーションを向上する
ことができる。

【００９５】このように、第７の実施形態のデュアルシ
ンセサイザ装置では、信号減衰手段に単極双投スイッチ
701、702及び703を備えるによって、第１及び第２ＰＬ
Ｌシンセサイザ部の間のアイソレーションが向上し、周
波数干渉を防止することができる。

【００９６】尚、この実施形態においては、データ信号
線上、クロック信号上及びロック検出信号線上にそれぞ
れ単極双投スイッチを挿入しているが、必要とするアイ
ソレーションに応じて、単極双投スイッチの内のいずれ
か一つまたは複数を削減しても同様な効果が得られる。

【００９７】（第８の実施の形態）第８の実施形態で
は、デュアルシンセサイザ装置の周波数干渉を防止する
ための構造について説明する。

【００９８】このデュアルシンセサイザ装置は、図８の
平面図、及び図８のＡ−Ａ断面図である図９に示すよう
に、プリント基板804の片面側表層に、選択スイッチ802
と、それを間に挟んで第１ＰＬＬシンセサイザ部801ａ
と、第２ＰＬＬシンセサイザ部801ｂとが配置されてい
る。プリント基板804は、例えば、高周波回路用のガラ
スエポキシ多層基板である。図８において、選択スイッ
チ802、第１及び第２ＰＬＬシンセサイザ部801ａ、801
ｂの周囲の斜線部分は、プリント基板表層のグランドパ
ターン805を示している。このグランドパターン805は、
選択スイッチ802、第１及び第２ＰＬＬシンセサイザ部8
01ａ、801ｂを囲む空白箇所には無いが、その他の部分
には存在している。斜線領域の周囲は、後述するシール
ドケースの間仕切り壁の接触する領域を示しており、グ
ランドパターン805は、この部分にも及んでいる。ま
た、プリント基板804は、内層及び裏層にもグランドパ
ターン809を備えている。

【００９９】また、第１ＰＬＬシンセサイザ部801ａと
選択スイッチ802との間は、内層にある信号線803ａと、
信号線803ａ及び第１ＰＬＬシンセサイザ部801ａを接続
するビアホール806ａと、信号線803ａ及び選択スイッチ
802を接続するビアホール807ａとによって接続され、第
２ＰＬＬシンセサイザ部801ｂと選択スイッチ802との間
は、同様に、信号線803ｂとビアホール806ｂとビアホー
ル807ｂとによって接続され、また、選択スイッチ802の
出力は、ビアホール807ｃと出力信号線803ｃとによって
出力される。

【０１００】また、各信号線803ａ、803ｂ、803ｃの周
囲には、表層のグランドパターン805と内層及び裏層の
グランドパターン809とを接続するグランドビアホール8
08が設けられている。

【０１０１】この装置では、表層にある第１及び第２Ｐ
ＬＬシンセサイザ部801ａ、801ｂの出力信号が、内層に
ある信号線803ａ、803ｂを通って、表層にある選択スイ
ッチ802に入力する。選択スイッチ802は、例えば、Ｇａ
ＡｓＭＭＩＣまたはＰＩＮダイオードにより構成される
ＳＰＳＴスイッチであり、第１及び第２ＰＬＬシンセサ
イザ部801ａ、801ｂの出力信号のいずれか一方を選択し
て出力するように動作しており、選択スイッチ802の出
力信号は、ビアホール807ｃを通って、内層にある信号
線803ｃから出力される。

【０１０２】このように、信号線803ａ、803ｂ及び803
ｃは、基板の内層を通っており、グランドパターン805
と内層及び裏層のグランドパターン809とに挟まれ、空
間を伝搬する電磁波から遮蔽される。また、信号線803
ａ、803ｂ及び803ｃの両側に設けたビアホール808によ
って基板内を伝搬する電磁波からも遮蔽される。

【０１０３】このデュアルシンセサイザ装置では、第１
ＰＬＬシンセサイザ部801ａと第２ＰＬＬシンセサイザ
部801ｂとを、選択スイッチ802を間に挟んで配置してい
るため、第１ＰＬＬシンセサイザ部801ａと第２ＰＬＬ
シンセサイザ部801ｂとの距離が離れ、第１ＰＬＬシン
セサイザ部801ａ及び第２ＰＬＬシンセサイザ部801ｂの
間のアイソレーションが向上する。そのため、一方のＰ
ＬＬシンセサイザ部の出力信号が他方のＰＬＬシンセサ
イザ部の発振回路に漏れ込むことによる周波数干渉が低
減する。

【０１０４】また、プリント基板804の片面側表層に第
１及び第２ＰＬＬシンセサイザ部801ａ、801ｂと選択ス
イッチ802とを配置したことによって、空間を伝搬する
電磁波から第１及び第２ＰＬＬシンセサイザ部801ａ、8
01ｂと選択スイッチ802とを遮蔽するためのシールドケ
ースはプリント基板の片面側のみに設けることができ、
シールドケースの構造が簡単になる。

【０１０５】このように、第８の実施形態のデュアルシ
ンセサイザ装置では、第１及び第２ＰＬＬシンセサイザ
部を、選択スイッチを間に挟み、距離的に離して、分離
する構成により周波数干渉を防止することができる。ま
た、プリント基板の片面側表層に第１及び第２ＰＬＬシ
ンセサイザ部と選択スイッチとを配置しているため、シ
ールドケースの設置が容易になる。

【０１０６】（第９の実施の形態）第９の実施形態のデ
ュアルシンセサイザ装置は、図１０及び１１に示すよう
に、第１ＰＬＬシンセサイザ部801ａと選択スイッチ802
との間、及び第２ＰＬＬシンセサイザ部801ｂと選択ス
イッチ802との間にスリット1001を備えている。その他
の構成は第８の実施形態（図８、図９）と同じである。

【０１０７】このスリット1001は、プリント基板804の
表裏を貫くスリットであり、スリット1001の表面は導電
メッキされ、グランドパターン805と内層及び裏層のグ
ランドパターン809とに電気接続している。

【０１０８】このデュアルシンセサイザ装置では、スリ
ット1001を第１及び第２ＰＬＬシンセサイザ部801ａ、8
01ｂと選択スイッチ802の間に挿入したことによって、
第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂと選択
スイッチ802とを分離することができる。さらに、スリ
ット1001の表面を導電メッキして、グランドパターン80
5や内層及び裏層のグランドパターン809に接続すること
によって、スリット1001の表面は接地面となり、基板内
を伝搬する電磁波を遮蔽することができ、第１及び第２
ＰＬＬシンセサイザ部801ａ、801ｂと選択スイッチ802
との間のアイソレーションを向上することができる。

【０１０９】このように、第９の実施形態のデュアルシ
ンセサイザ装置では、表面を導電メッキしたスリットを
設けたことにより、第１及び第２ＰＬＬシンセサイザ部
と選択スイッチとの間のアイソレーションが向上し、周
波数干渉を防止することができる。

【０１１０】（第１０の実施の形態）第１０の実施形態
のデュアルシンセサイザ装置は、図１２及び図１３に示
すように、プリント基板上に、間仕切り壁1202を持つシ
ールドケース1201を備えている。その他の構成は第９の
実施形態（図１０、図１１）と変わりがない。

【０１１１】このシールドケース1201は、例えば、成型
が容易な樹脂を材料として成形され、その表面に導電層
が形成されており、第１及び第２ＰＬＬシンセサイザ部
801ａ、801ｂと選択スイッチ802との全体を囲う外形を
有し、その内部には、第１ＰＬＬシンセサイザ部801ａ
と選択スイッチ802との間、及び第２ＰＬＬシンセサイ
ザ部801ｂと選択スイッチ802との間に間仕切り壁1202を
有している。

【０１１２】また、シールドケース1201の間仕切り壁12
02はスリット1001の導電メッキに接続して接地し、ま
た、シールドケース1201の外壁端面はグランドパターン
805に接続して接地している。そのため、シールドケー
スの内部の間仕切り壁1202は、空間を伝搬する電磁波を
遮蔽し、それによって第１及び第２ＰＬＬシンセサイザ
部801ａ、801ｂと選択スイッチ802との間のアイソレー
ションが向上する。

【０１１３】このように、第１０の実施形態のデュアル
シンセサイザ装置では、シールドケースの内部の間仕切
り壁が空間を伝搬する電磁波を遮蔽することによって第
１及び第２ＰＬＬシンセサイザ部と選択スイッチとの間
のアイソレーションが向上し、周波数干渉を防止するこ
とができる。

【０１１４】このシールドケースは、内部に間仕切り壁
を設けたことによって、１ピースで、複数のシールドケ
ースを備えたシールド構造と同様のシールド効果を得る
ことができる。そのため、シールドケースの数量を削減
することができ、コストの低減を図ることができる。

【０１１５】（第１１の実施の形態）第１１の実施形態
のデュアルシンセサイザ装置は、図１４及び図１５に示
すように、シールドケース1201に開口部1401を設けてい
る。その他の構成は第１０の実施形態（図１２、図１
３）と変わりがない。

【０１１６】この開口部1401は、シールドケース1201の
間仕切り壁1202の内部に設けてあり、開口部1401の表面
は接地面となって空間を伝搬する電磁波を遮蔽する。そ
のため、第１及び第２ＰＬＬシンセサイザ部801ａ、801
ｂと選択スイッチ802との間のアイソレーションを向上
することができる。

【０１１７】このように、第１１の実施形態のデュアル
シンセサイザ装置では、間仕切り壁の内部に開口部を備
えることで開口部の表面が接地面となり、開口部が空間
を伝搬する電磁波を遮蔽する。それにより第１及び第２
ＰＬＬシンセサイザ部と選択スイッチとの間のアイソレ
ーションが向上し、周波数干渉を防止することができ
る。

【０１１８】（第１２の実施の形態）第１２の実施形態
のデュアルシンセサイザ装置は、図１６に示すように、
シールドケース1201の間仕切り壁1202に凸部1601を具備
している。その他の構成は第１０の実施形態（図１２、
図１３）と変わりがない。

【０１１９】この間仕切り壁凸部1601は、シールドケー
スの１部として形成され、その表面は接地面を成してい
る。この間仕切り壁凸部1601は、プリント基板のスリッ
ト1001に挿入される。こうすることで、間仕切り壁凸部
1601は、空間を伝搬する電磁波を遮蔽することができ、
第１及び第２ＰＬＬシンセサイザ部801ａ、801ｂと選択
スイッチ802との間のアイソレーションを向上すること
ができる。

【０１２０】このように、第１２の実施形態のデュアル
シンセサイザ装置では、プリント基板のスリットにシー
ルドケースの間仕切り壁を挿入することで、間仕切り壁
が空間を伝搬する電磁波を遮蔽し、それによって第１及
び第２ＰＬＬシンセサイザ部と選択スイッチとの間のア
イソレーションが向上し、周波数干渉を防止することが
できる。

【０１２１】（第１３の実施の形態）第１３の実施形態
のデュアルシンセサイザ装置は、図１７に示すように、
プリント基板804の端面に接続用端子1701を備えてい
る。その他の構成は第８〜１２の実施形態と変わりがな
い。

【０１２２】この接続用端子1701は、基板の端面スルー
ホールで構成され、一般にリフロー実装が可能なモジュ
ール部品に設けられているものと同様に形成する。

【０１２３】一般に従来のデュアルシンセサイザ装置と
これを用いる無線装置との接続手段には、複数の接続端
子を備えた接続用コネクタが必要であったが、プリント
基板804の端面に接続用端子1701を形成することによ
り、接続用コネクタ部品が削減できる。さらに、このデ
ュアルシンセサイザ装置をリフロー実装することが可能
になる。

【０１２４】このように、第１３の実施形態のデュアル
シンセサイザ装置では、プリント基板の端面スルーホー
ルで構成された接続用端子を備えることによって、接続
用コネクタが削減でき、装置の小型化及びコスト低減を
図ることができる。さらに、デュアルシンセサイザ装置
をモジュール化された部品としてリフロー実装すること
が可能である。

【０１２５】（第１４の実施の形態）第１４の実施形態
では、デュアルシンセサイザ装置を実装した無線装置に
ついて説明する。

【０１２６】この無線装置では、図１８に示すように、
プリント基板の片側表層上にデュアルシンセサイザ部18
01と送受信回路1802とを配置し、デュアルシンセサイザ
部1801及び送受信回路1802の間を信号線803ｃで接続し
ている。807ｃはデュアルシンセサイザ部1801の選択ス
イッチと信号線803ｃとを接続するビアホールであり、1
803は、送受信回路1802と信号線803ｃとを接続するビア
ホールである。

【０１２７】デュアルシンセサイザ部1801は、第８乃至
１２の実施形態のデュアルシンセサイザ装置と同様の構
成を持つものである。

【０１２８】一般に従来のデュアルシンセサイザ装置と
これを用いる無線装置との接続手段には、複数の接続端
子を備えた接続用コネクタが必要であったが、同一のプ
リント基板上にデュアルシンセサイザ装置と送受信回路
とを備えたことによって接続用コネクタ部品が削減でき
る。

【０１２９】このように、第１４の実施形態の無線装置
では、同一基板上にデュアルシンセサイザ装置と送受信
回路とを備えたことによって接続用コネクタが削減で
き、装置の小型化及びコストの低減を図ることができ
る。

【０１３０】（第１５の実施の形態）第１５の実施形態
の無線装置は、図１９に示すように、間仕切り壁1902を
備えたシールドケース1901でデュアルシンセサイザ部18
01と送受信回路1802とを囲っている。その他の構成は第
１４の実施形態（図１８）と変わりがない。

【０１３１】シールドケース1901は、第１０乃至１２の
実施形態のシールドケース1201と同様なものである。シ
ールドケース1901は、デュアルシンセサイザ装置と送受
信回路全体の上方及び側方を囲み、その内部には、デュ
アルシンセサイザ部1801と送受信回路1802との間に間仕
切り壁1902を有している。

【０１３２】このシールドケース1901をグランドパター
ン805に接地することによって、シールドケースの内部
の間仕切り壁1902が空間を伝搬する電磁波を遮蔽し、そ
れによってデュアルシンセサイザ部1801と送受信回路18
02との間のアイソレーションを向上することができる。

【０１３３】このように、第１５の実施形態の無線装置
では、シールドケースの内部の間仕切り壁が空間を伝搬
する電磁波を遮蔽することによって、デュアルシンセサ
イザ装置と送受信回路との間のアイソレーションが向上
し、周波数干渉を防止することができる。

【０１３４】また、シールドケースの内部に間仕切り壁
を設けたことによって、複数のシールドケースを備えた
シールド構造と同様のシールド効果を１ピースのシール
ドケースで得ることができ、シールドケースの数量を削
減し、コストを低減することができる。

【０１３５】（第１６の実施の形態）第１６の実施形態
の無線装置は、図２０に示すように、筐体ケース2001を
シールドケースに兼用している。図２０において、図８
乃至図１９と同一の符号を付すものは同一の動作を行
う。

【０１３６】この筐体ケース2001は、第１５の実施形態
のシールドケース1901と同様に、内部に間仕切り壁を有
し、筐体ケース2001の表面または内側には導電層が形成
され、プリント基板804のグランドパターンに接地する
ことによってシールドケースと同様のシールド効果が得
られる。

【０１３７】そのため、筐体ケース2001はシールドケー
スと共用できる。

【０１３８】このように、第１６の実施形態の無線装置
では、シールドケースを筐体ケースと共用しているた
め、シールドケースが削減でき、コストを低減すること
ができる。

【０１３９】

【発明の効果】以上の説明から明らかなように、本発明
のデュアルシンセサイザ装置は、小型化が可能であり、
また、簡単な構成で周波数干渉を防止することができ
る。

【０１４０】また、このデュアルシンセサイザ装置は、
モジュール化された部品としてリフロー実装することが
できる。

【０１４１】また、このデュアルシンセサイザ装置を用
いた本発明の無線装置は、電磁波の遮蔽を効果的に行う
ことができ、簡単な構成で周波数干渉を防止することが
できる。

【０１４２】また、このデュアルシンセサイザ装置及び
無線装置は、簡単な構成によってコストの低減が可能で
ある。

【図面の簡単な説明】

【図１】第１の実施形態におけるデュアルシンセサイザ
装置を示す構成図、

【図２】第２の実施形態におけるデュアルシンセサイザ
装置を示す構成図、

【図３】第３の実施形態におけるデュアルシンセサイザ
装置を示す構成図、

【図４】第４の実施形態におけるデュアルシンセサイザ
装置を示す構成図、

【図５】第５の実施形態におけるデュアルシンセサイザ
装置を示す構成図、

【図６】第６の実施形態におけるデュアルシンセサイザ
装置を示す構成図、

【図７】第７の実施形態におけるデュアルシンセサイザ
装置を示す構成図、

【図８】第８の実施形態におけるデュアルシンセサイザ
装置を示す平面図、

【図９】第８の実施形態におけるデュアルシンセサイザ
装置を示す断面図、

【図１０】第９の実施形態におけるデュアルシンセサイ
ザ装置を示す平面図、

【図１１】第９の実施形態におけるデュアルシンセサイ
ザ装置を示す断面図、

【図１２】第１０の実施形態におけるデュアルシンセサ
イザ装置を示す平面図、

【図１３】第１０の実施形態におけるデュアルシンセサ
イザ装置を示す断面図、

【図１４】第１１の実施形態におけるデュアルシンセサ
イザ装置を示す平面図、

【図１５】第１１の実施形態におけるデュアルシンセサ
イザ装置を示す断面図、

【図１６】第１２の実施形態におけるデュアルシンセサ
イザ装置を示す断面図、

【図１７】第１３の実施形態におけるデュアルシンセサ
イザ装置を示す斜視図、

【図１８】第１４の実施形態における無線装置を示す構
成図、

【図１９】第１５の実施形態における無線装置を示す構
成図、

【図２０】第１６の実施形態における無線装置を示す構
成図、

【図２１】従来の周波数干渉防止機能を持つデュアルシ
ンセサイザの回路図、

【図２２】従来のデュアルシンセサイザのブロック図、

【図２３】従来の周波数干渉防止用シールドケースを備
えたデュアルシンセサイザ装置、

【図２４】従来のシールドケースを持つデュアルシンセ
サイザ装置の斜視図、

【図２５】従来のシールドケースを持つデュアルシンセ
サイザ装置の分解図、

【図２６】従来のデュアルシンセサイザ装置の端子を示
す斜視図である。

【符号の説明】

101ａ、2205ａ 第１ＰＬＬ−ＩＣ 101ｂ、2205ｂ 第２ＰＬＬ−ＩＣ 102ａ、102ｂ、2206ａ、2206ｂ ループフィルタ 103ａ、2207ａ 第１発振回路 103ｂ、2207ｂ 第２発振回路 104ａ、2208ａ 第１ＰＬＬシンセサイザ 104ｂ、2208ｂ 第２ＰＬＬシンセサイザ 105、2209 選択スイッチ 106 データ信号線 107 クロック信号線 108、2203ａ 第１ロードイネーブル信号線 109、2203ｂ 第２ロードイネーブル信号線 201 ロック検出信号線 301ａ〜303ａ、301ｂ〜303ｂ 信号減衰手段 401ａ〜403ａ、401ｂ〜403ｂ ＬＰＦ 501ａ〜503ａ、501ｂ〜503ｂ 能動素子 601ａ〜603ａ、601ｂ〜603ｂ スイッチ 701〜703 単極双投スイッチ 804 プリント基板 802、2503 選択スイッチ 801ａ、2101 第１ＰＬＬシンセサイザ部 801ｂ、2102 第２ＰＬＬシンセサイザ部 803ａ、803ｂ、803ｃ 信号線 805、809、2304 グランドパターン 806ａ、806ｂ、807ａ〜807ｃ ビアホール 808 グランドビアホール 1001、2314 スリット 1201、1901 シールドケース 1202、1902 間仕切り壁 1401 開口部 1601 間仕切り壁凸部 1701 接続用端子 1801 デュアルシンセサイザ部 1802 送受信回路 1803、2308、2311〜2313 ビアホール 2001、2406 筺体ケース 2103、2104 減衰器 2105、2106 位相反転器 2107、2303 ＳＰＤＴスイッチ 2108 加算器 2109 出力端子 2120 制御部 2201ａ 第１データ信号線 2201ｂ 第２データ信号線 2202ａ 第１クロック信号線 2202ｂ 第２クロック信号線 2204ａ 第１ロック検出信号線 2204ｂ 第２ロック検出信号線 2210、2505 電源部 2301、2302、2501、2502 ＰＬＬシンセサイザ部 2305〜2307、2401〜2404 シールドケース 2309、2310 信号線 2504 選択制御部 2506 シールドケース側板 2507 シールドケース間仕切り壁 2508 シールドケース天板 2509 シールドケース底板 2510 開口部 2511 接続用端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 池田 和彦 石川県金沢市彦三町二丁目１番45号 株式 会社松下通信金沢研究所内 (72)発明者 宇井 孝 神奈川県横浜市港北区綱島東四丁目３番１ 号 松下通信工業株式会社内 Ｆターム(参考） 5J106 PP01 QQ05 QQ08 QQ12 RR00 RR01 RR02 RR20 5K011 DA07 EA01 KA01 KA05 KA13 KA14 5K020 DD03 DD22 GG02 GG04 GG10 GG12 KK01 KK07 LL09

Claims (16)

【特許請求の範囲】
1. 【請求項１】 第１のＰＬＬシンセサイザ部と、第２の
   ＰＬＬシンセサイザ部と、前記第１のＰＬＬシンセサイ
   ザ部または第２のＰＬＬシンセサイザ部の一方の出力信
   号を選択する選択スイッチとを備え、前記第１のＰＬＬ
   シンセサイザ部及び第２のＰＬＬシンセサイザ部の出力
   信号の周波数を制御するためのデータ信号線及びクロッ
   ク信号線を前記第１のＰＬＬシンセサイザ部及び第２の
   ＰＬＬシンセサイザ部で共用することを特徴とするデュ
   アルシンセサイザ装置。
2. 【請求項２】 第１のＰＬＬシンセサイザ部と、第２の
   ＰＬＬシンセサイザ部と、前記第１のＰＬＬシンセサイ
   ザ部または第２のＰＬＬシンセサイザ部の一方の出力信
   号を選択する選択スイッチとを備え、前記第１のＰＬＬ
   シンセサイザ部及び第２のＰＬＬシンセサイザ部から出
   力されるロック検出信号の出力信号線を前記第１のＰＬ
   Ｌシンセサイザ部及び第２のＰＬＬシンセサイザ部で共
   用することを特徴とするデュアルシンセサイザ装置。
3. 【請求項３】 前記データ信号線、クロック信号線また
   はロック検出信号線の分岐点と前記第１のＰＬＬシンセ
   サイザ部及び第２のＰＬＬシンセサイザ部との間に特定
   の周波数帯域を減衰する信号減衰手段を備えたことを特
   徴とする請求項１または２に記載のデュアルシンセサイ
   ザ装置。
4. 【請求項４】 前記信号減衰手段が、前記第１のＰＬＬ
   シンセサイザ部及び第２のＰＬＬシンセサイザ部の出力
   信号の周波数帯域より低い周波数帯域の信号を通過させ
   るローパスフィルタであることを特徴とする請求項３に
   記載のデュアルシンセサイザ装置。
5. 【請求項５】 前記信号減衰手段が、前記第１のＰＬＬ
   シンセサイザ部及び第２のＰＬＬシンセサイザ部の出力
   信号の周波数帯域より低い周波数帯域で利得を有する能
   動素子であることを特徴とする請求項３に記載のデュア
   ルシンセサイザ装置。
6. 【請求項６】 前記信号減衰手段が、信号の伝達を入切
   するスイッチであることを特徴とする請求項３に記載の
   デュアルシンセサイザ装置。
7. 【請求項７】 前記データ信号線、クロック信号線また
   はロック検出信号線の分岐点に単極双投スイッチを備え
   たことを特徴とする請求項１または２に記載のデュアル
   シンセサイザ装置。
8. 【請求項８】 第１のＰＬＬシンセサイザ部と、第２の
   ＰＬＬシンセサイザ部と、前記第１のＰＬＬシンセサイ
   ザ部または第２のＰＬＬシンセサイザ部の一方の出力信
   号を選択する選択スイッチとを備え、前記第１のＰＬＬ
   シンセサイザ部、第２のＰＬＬシンセサイザ部及び選択
   スイッチをプリント基板の片面側表層に配置するととも
   に、前記第１のＰＬＬシンセサイザ部と第２のＰＬＬシ
   ンセサイザ部とを、前記選択スイッチを挟んでその両側
   に配置したことを特徴とするデュアルシンセサイザ装
   置。
9. 【請求項９】 前記第１のＰＬＬシンセサイザ部と選択
   スイッチとの間及び前記第２のＰＬＬシンセサイザ部と
   選択スイッチとの間にプリント基板の表裏を貫くスリッ
   トを具備し、前記スリットの表面に形成された導電層が
   前記プリント基板のグランドパターンに接地しているこ
   とを特徴とする請求項８に記載のデュアルシンセサイザ
   装置。
10. 【請求項１０】 前記第１のＰＬＬシンセサイザ部、第
    ２のＰＬＬシンセサイザ部及び選択スイッチ全体の上方
    及び側方を囲むシールドケースを備え、前記シールドケ
    ースの内部に、前記第１のＰＬＬシンセサイザ部と選択
    スイッチとの間及び前記第２のＰＬＬシンセサイザ部と
    選択スイッチとの間に間仕切り壁を具備することを特徴
    とする請求項８または９に記載のデュアルシンセサイザ
    装置。
11. 【請求項１１】 前記間仕切り壁の内部に空洞を設けた
    ことを特徴とする請求項１０に記載のデュアルシンセサ
    イザ装置。
12. 【請求項１２】 前記プリント基板のスリットに前記間
    仕切り壁を挿入したことを特徴とする請求項１０または
    １１に記載のデュアルシンセサイザ装置。
13. 【請求項１３】 前記プリント基板の端面にスルーホー
    ルで構成された接続用端子を具備することを特徴とする
    請求項１乃至１２に記載のデュアルシンセサイザ装置。
14. 【請求項１４】 請求項１乃至１３に記載のデュアルシ
    ンセサイザ装置と送受信回路とを同一プリント基板上に
    配置したことを特徴とする無線装置。
15. 【請求項１５】 前記デュアルシンセサイザ装置と送受
    信回路とがプリント基板の片面上に配置され、前記デュ
    アルシンセサイザ装置及び送受信回路全体の上方及び側
    方を囲む共通のシールドケースを備え、前記シールドケ
    ースの内部に前記デュアルシンセサイザ装置と送受信回
    路との間に間仕切り壁を具備することを特徴とする請求
    項１４に記載の無線装置。
16. 【請求項１６】 前記シールドケースを筐体ケースと共
    用したことを特徴とする請求項１５に記載の無線装置。