JP4698711B2 - シンセサイザ装置及びこれを備える携帯通信端末 - Google Patents

Description

本発明は、時分割多元接続（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ ＭｕｌｔｉｐｌｅＡｃｃｅｓｓ：ＴＤＭＡ）で用いられるシンセサイザ装置及びこのシンセサイザ装置を用いた携帯通信端末に関するものである。

一般に、ＴＤＭＡでは、複数のタイムスロット（通信スロット）を用いて通信を行っており、ＴＤＭＡで用いられる通信装置では、高速に周波数を切り替えることができるＰＬＬ周波数シンセサイザとしてデュアルシンセサイザ装置が用いられている。

そして、デュアルシンセサイザ装置では、二つのＰＬＬ周波数シンセサイザ部を備えて、これらＰＬＬシンセサイザ部からの出力信号のいずれか一方を選択スイッチによって選択する。つまり、ＰＬＬシンセサイザ部は交互にロックアップ動作を行って、ロックアップ動作が完了したＰＬＬシンセサイザ部の出力信号を選択スイッチで選択する。

ところで、デュアルシンセサイザ装置においては、各ＰＬＬシンセサイザ部間の周波数干渉を防止する必要がある。つまり、各ＰＬＬシンセサイザ部の出力信号周波数は同一周波数帯であり、選択スイッチと各ＰＬＬシンセサイザ部との間のアイソレーションが不十分であると、選択スイッチで選択された出力信号には、選択側のＰＬＬシンセサイザ部の出力信号と非選択側のＰＬＬシンセサイザ部の出力信号とがスプリアス信号として作用し、信号歪み及び不要輻射成分となる。

また、アンテナ切換回路において、入出力端子ＲＣから受信端子ＲＸに信号を伝送する第１伝送経路と、送信端子ＴＸから入出力端子ＲＣに信号を伝送する第２伝送経路との間のアイソレーションを得るために、受信端子ＲＸと送信端子ＴＸとの間に、共振回路を構成するインダクタを設けるものが記載されている（特許文献１参照）。
特開平９−１０７２０３号公報

ところで、従来のデュアルシンセサイザ装置においては、データ線又はクロック信号線の分岐点に信号減衰部を配置して、アイソレーションを向上させているものの、基板上にデュアルシンセサイザ装置を形成した場合には、基板自体の定在波比（ＶＳＷＲ）が劣化すると、これに起因してアイソレーションが低下してしまい、スプリアス信号が発生してしまう。

さらに、基板に形成される配線パターンが微細化されるにつれて、配線パターン間における相互作用が無視できなくなって、アイソレーションが低下してしまうという課題もある。

本発明の目的は、ＶＳＷＲが劣化した基板においても所望のアイソレーションを得ることのできるシンセサイザ装置及びこのシンセサイザ装置を用いた携帯通信端末を提供することにある。

本発明のシンセサイザ装置は、多層基板のプリント基板上に配置された複数のＰＬＬシンセサイザ部と、前記複数のＰＬＬシンセサイザ部それぞれに与える基準信号を発生する基準発振器と、を有するシンセサイザ装置において、前記多層基板のプリント基板の配線パターンで形成されたインダクタ、および、前記配線パターンと異なる層に対向して設けられたアースパターンで形成されたそれぞれのキャパシタ、によって構成されるローパスフィルタを備え、前記ＰＬＬシンセサイザ部は、前記多層基板のプリント基板の表層に設けられており、前記配線パターンは、前記多層基板のプリント基板の内層に設けられ、前記基準発振器から前記ＰＬＬシンセサイザ部のそれぞれに前記基準信号を出力するための基準信号供給ラインの一部を形成する構成を有している。

また、本発明のシンセサイザ装置は、前記アースパターンが、前記ＰＬＬシンセサイザ部それぞれに対応するように設けられ、前記それぞれのアースパターンが共通のアースに接続されている構成を有している。

本発明の携帯通信端末は、多層基板のプリント基板上に配置された複数のＰＬＬシンセサイザ部と、前記複数のＰＬＬシンセサイザ部それぞれに与える基準信号を発生する基準発振器と、を有するシンセサイザ装置を備え、前記多層基板のプリント基板の配線パターンで形成されたインダクタ、および、前記配線パターンと異なる層に対向して設けられたアースパターンで形成されたそれぞれのキャパシタ、によって構成されるローパスフィルタを備え、前記ＰＬＬシンセサイザ部は、前記多層基板のプリント基板の表層に設けられており、前記配線パターンは、前記多層基板のプリント基板の内層に設けられ、前記基準発振器から前記ＰＬＬシンセサイザ部のそれぞれに前記基準信号を出力するための基準信号供給ラインの一部を形成する構成を有している。

以上説明したように、本発明によれば、基板の定在波比が劣化したとしても、極めて簡単な構成でアイソレーションの低下を防止できるという効果がある。

以下、本発明の実施の形態について図面を参照して説明する。但し、この実施の形態に記載されている構成部品等は特に特定的な記載がない限り、この発明の範囲をそれのみに限定する趣旨ではなく、単なる説明例にすぎない。

まず、図１を参照して、本発明によるデュアルシンセサイザ装置について説明する。図示のデュアルシンセサイザ装置は、ＴＤＭＡにおいて、タイムスロット毎に異なる出力周波数を設定するために用いられ、第１及び第２のＰＬＬシンセサイザ部１１及び１２を備えている。これら第１及び第２のＰＬＬシンセサイザ部１１及び１２は交互にＴＤＭＡのタイムスロットを担当しており、第１及び第２のＰＬＬシンセサイザ部１１及び１２はプリント基板１３の一面側に搭載されている。

第１及び第２のＰＬＬシンセサイザ部１１及び１２は、プリント基板１３に形成された配線パターン１３ａを介して、プリント基板１３の他面側に配置された基準信号発生器（基準発振器：ＴＣＸＯ）１４に接続され、基準発振器１４から基準信号が与えられる。

さらに、プリント基板１３の一面側には選択スイッチ（ＳＷ：選択手段）４５が配置され、選択ＳＷ４５は第１及び第２のＰＬＬシンセサイザ部１１及び１２の間に配置されている。選択ＳＷ４５は第１及び第２のＰＬＬシンセサイザ部１１及び１２からの出力信号を受けていずれか一方を選択する。また、第１及び第２のＰＬＬシンセサイザ部１１及び１２のアース線には第１及び第２のコンデンサ１１ａ及び１２ａが挿入されている（これら第１及び第２のコンデンサ１１ａ及び１２ａについては後述する）。

ここで、図２を参照すると、第１のＰＬＬシンセサイザ部１１は第１のＰＬＬＩＣ１５を有しており、この第１のＰＬＬＩＣ１５は、第１及び第２の分周器２１及び２２と第１の位相比較器２３とを備えている。同様に、第２のＰＬＬシンセサイザ部１２は第２のＰＬＬＩＣ１６を有しており、第２のＰＬＬＩＣ１６は、第３及び第４の分周器３１及び３２と第２の位相比較器３３とを備えている。そして、第１及び第２のＰＬＬＩＣ１５及び１６は共通アース線１１１によってアースされている。

第１及び第２の分周器２１及び３１には基準発振器１４から基準信号が与えられ、図示の例では、第１及び第３の分周器２１及び３１は、基準信号を１／Ｒ分周（Ｒは２以上の整数）してそれぞれ第１及び第３の分周信号を第１及び第２の位相比較器２３及び３３に与えている。

一方、第２及び第４の分周器２２及び３２からはそれぞれ第２及び第４の分周信号が第１及び第２の位相比較器２３及び３３に与えられる。第１の位相比較器２３は第１及び第３の分周信号の位相比較を行って、その位相差を表す第１の位相比較信号を出力する。同様にして、第２の位相比較器３３は第２及び第４の分周信号の位相比較を行って、その位相差を表す第２の位相比較信号を出力する。

これら第１及び第２の位相比較信号はそれぞれ第１及び第２のループフィルタ４１及び４２を介して第１及び第２の電圧制御発振器（ＶＣＯ）４３及び４４に与えられる。そして、第１及び第２のＶＣＯ４３及び４４では、第１及び第２のループフィルタ４１及び４２の出力信号に応じてそれぞれ第１及び第２の電圧制御信号を出力する。第１及び第２の電圧制御信号は選択スイッチ（ＳＷ）４５に与えられ、選択ＳＷ４５は第１及び第２の電圧制御信号のいずれか一方を選択信号として選択して出力する。

なお、第１及び第２の電圧制御信号はそれぞれ第２及び第４の分周器２２及び３２に帰還されて、第２及び第４の分周器２２及び３２ではそれぞれ第１及び第２の電圧制御信号を１／Ｎ（Ｎは２以上の整数）分周して、前述の第２及び第４の分周信号とする。上述のデュアルシンセサイザ装置では、第１及び第２のＰＬＬＩＣ１５及び１６は、第１及び第２のＶＣＯ４３及び４４の出力周波数を所定の発振周波数にロックして、周波数を安定に保っている。

第１及び第２のＰＬＬＩＣ１５及び１６はそれぞれ電源フィルタ４６及び４７を介して電源４８に接続されており、基準発振器１４から第１及び第３の分周器２１及び３１に基準信号を供給する基準信号供給ライン４９は第１及び第２のコンデンサ１１ａ及び１２ａを介して接地されている。なお、第１及び第２のコンデンサ１１ａ及び１２ａのアースは共通である。

前述の基準信号供給ライン４９は配線パターン１３ａの一部であり、基準信号は配線パターン１３ａを介して第１及び第２のＰＬＬＩＣ１５及び１６に与えられる。プリント基板１３に形成された配線パターン１３ａはインダクタとみることができ、このインダクタ成分と第１及び第２のコンデンサ１１ａ及び１２ａとによってローパスフィルタが構成されることになる。さらに、プリント基板１３は多層基板であり、配線パターン１３ａとアースパターン１３ｂ，１３ｃとは異なる層に形成されている。異なる層に形成され対向して設けられた配線パターン１３ａとアースパターン１３ｂ，１３ｃとはキャパシタを形成するので、第１及び第２のコンデンサ１１ａ及び１２ａとみなすことができる（図５参照）。この際も、第１及び第２のコンデンサ１１ａ及び１２ａのアースは共通である。

つまり、図３に示すように、基準信号供給ライン４９には、インダクタンス４９ａが含まれており、このインダクタンス４９ａとプリント基板１３に形成された第１及び第２のコンデンサ１１ａ及び１２ａとによってローパスフィルタ（ＬＰＦ）が構成されて、このＬＰＦによって高周波成分が除去されることになる（高周波成分を減衰させる）。これによって、プリント基板１３自体のＶＳＷＲが劣化しても、アイソレーションが低下することがなく、スプリアス信号の発生を防止できることになる（なお、図３においては、電源フィルタ４６及び４７と電源４８とは省略されている）。

上述のようにして、基準信号を供給する基準信号供給ライン４９の配線パターン１３ａとこの配線パターン１３ａと対向するアースパターン１３ｂ，１３ｃとによって形成される第１及び第２のコンデンサ１１ａ及び１２ａを利用して、ＬＰＦを構成すれば、極めて簡単な構成で、不要な高周波成分を除去することができ、結果的に、プリント基板１３におけるＶＳＷＲが改善されて、アイソレーションの低下を防止できることになる（つまり、ＬＰＦはアイソレーションフィルタとして機能することになる）。また、ＰＬＬＩＣ１５及び１６のアースラインを分離する必要がなくなり、基板設計、製作時の手間が軽減される。

この結果、図４に示すようなアイソレーション特性を得ることができる（なお、図４において、符号”Ａ”は第１のＰＬＬシンセサイザ部１１のアイソレーション特性を示し、符号”Ｂ”は第２のＰＬＬシンセサイザ部１２のアイソレーション特性を示す）。
さらに、基準信号供給ライン４９上の高周波成分を簡単な構成で除去できる結果、電源ラインに乗る基準信号を減衰させるための電源フィルタにおけるコンデンサを小容量のものとすることができる。また、インダクタンス４９ａをプリント基板のパターンを利用し、コンデンサ１１ａ、１２ａをプリント基板のパターンにより形成しているので、部品としてのコイルやコンデンサを使用せずに済み、これらの部品を取り付けるためのスペースが必要ない。よって、ＰＬＬシンセサイザ装置を小型軽量なものにすることができる。加えて、取付け作業も必要ないのでコスト低減ができる。そして、コイルとコンデンサ部品自体が取付けられていないので製品化後も半田付け不良などのトラブルが発生することがなく、信頼性の高いシンセサイザ装置をユーザーに提供することができる。

図６に本発明の他の実施の形態を示す。図６は、ＴＤＭＡ方式の携帯通信端末を示しており、この携帯通信端末は、アンテナ５１、送受信周波数を共用するための共用器（ＤＵＰ）５２、高周波増幅器５３、不要波を除去するための受信用バンドパスフィルタ（ＢＰＦ）５４、受信周波数を受信中間周波数にダウンコンバージョンするための受信用ミキサ５５、中間周波フィルタ（ＢＰＦ）５６、中間周波増幅器５７、復調器（ＤＥＭＯＤ）５８、受信用第２局部発振回路６０、基準発振器１４、第１のＰＬＬシンセサイザ部１１、第２のＰＬＬシンセサイザ部１２、送信用第２局部発振回路６１、変調器（ＭＯＤ）６２、送信周波数にアップコンバージョンするための送信用ミキサ６３、前置増幅器６４、送信用バンドパスフィルタ（ＢＰＦ）６５、電力増幅器６６、ベースバンド処理部（ＢＡＳＥ ＢＡＮＤ）５９を有している。

第１のＰＬＬシンセサイザ部１１及び第２のＰＬＬシンセサイザ部１２は基準発振器１４から入力された基準信号からそれぞれ所定の周波数にロックした信号を発生する。第１及び第２のシンセサイザ部１１及び１２はそれぞれ予め設定されたＴＤＭＡのタイムスロットを受け持っており、図示されていない制御部の指示によって第１及び第２のシンセサイザ部１１及び１２の受け持ちタイムスロットの間、選択スイッチ４５が第１のＰＬＬシンセサイザ部１１からの出力又は第２のＰＬＬシンセサイザ部１２からの出力を選択して出力する。

選択スイッチ４５から第１又は第２のＰＬＬシンセサイザ部１１又は１２にそれぞれ至る信号ラインはプリント基板上に配置されており、この信号ラインのプリント配線パターンとアースとの間にはコンデンサ１１ａ及び１２ａ（キャパシタ）が接続され、それぞれ信号ラインのプリント配線パターンが形成するインダクタとによってローパスフィルタ（ＬＰＦ）が構成される。なお、第１及び第２のＰＬＬシンセサイザ部１１及び１２のアースは共通であり、第１及び第２のコンデンサ１１ａ及び１２ａのアースも共通である。

選択スイッチ４５によって選択された信号を用いて、被変調波が送信用ミキサ６３でアップコンバージョンされ、電力増幅器６６で最終出力まで出力が増幅された後、アンテナ５１から送信される。

また、受信信号を受信する際には、選択スイッチ４５によって選択された周波数の信号を用いて、受信用ミキサ５５によってダウンコンバージョンされて、中間周波数信号となる。

携帯通信端末において、上述のような回路構成とすることによって、インダクタンス４９ａと第１のコンデンサ１１ａ及び第２のコンデンサ１２ａとによって構成された２つのＬＰＦによって、第１のＰＬＬシンセサイザ部１１と第２のＰＬＬシンセサイザ部１２とのアイソレーションの低下を防止でき、その結果、第１のＰＬＬシンセサイザ部１１と第２のＰＬＬシンセサイザ部１２とのアースを分離しなくても、プリント基板１３自体のＶＳＷＲが劣化した場合にもスプリアス信号の発生を防止することができる。

さらに、インダクタンス４９ａはプリント基板のパターンを利用して形成しているので、部品としてのコイルを使用せずに済み、これらの部品を取り付けるスペースが必要ない。よって、携帯通信端末を小型軽量なものにすることができる。また、部品としてのコイルを使用しないから、取付け作業も必要なく、コスト低減ができる。そして、部品としてのコイル自体が取付けられていないので、製品化後も半田付け不良などのトラブルが発生することがなく、信頼性の高い携帯通信端末をユーザーに提供することができる。

本発明によるシンセサイザ装置の一例を一部破断して概略的に示す図である。 図１に示すシンセサイザ装置の構成を示すブロック図である。 図２に示すシンセサイザ装置において配線パターンの等価的回路を示すブロック図である。 図１に示すシンセサイザ装置のアイソレーション特性を示す図である。 図１に示すシンセサイザ装置で用いられるプリント基板にキャパシタを形成した例を示す図である。 本発明による携帯通信端末の一例を示すブロック図である。

符号の説明

１１、１２ ＰＬＬシンセサイザ部
１１ａ、１２ａ コンデンサ
１３ プリント基板
１４ 基準発振器（基準信号発生器）
１５、１６ ＰＬＬＩＣ
２１、２２、３１、３２ 分周器
２３、３３ 位相比較器
４１、４２ ループフィルタ
４３、４４ 電圧制御発振器（ＶＣＯ）
４５ 選択スイッチ（ＳＷ）
４６、４７ 電源フィルタ
４８ 電源
４９ 基準信号供給ライン
４９ａ インダクタンス
５１ アンテナ
５２ 共用器（ＤＵＰ）
５３ 高周波増幅器
５４、６５ バンドパスフィルタ（ＢＰＦ）
５５ 受信用ミキサ
５６ 中間周波フィルタ（ＢＰＦ）
５７ 中間周波増幅器
５８ 復調器（ＤＥＭＯＤ）
５９ ベースバンド処理部（ＢＡＳＥ ＢＡＮＤ）
６０ 受信用第２局部発振器
６１ 送信用第２局部発振器
６２ 変調器（ＭＯＤ）
６３ 送信用ミキサ
６４ 前置増幅器

Claims (3)

1. 多層基板のプリント基板上に配置された複数のＰＬＬシンセサイザ部と、
   前記複数のＰＬＬシンセサイザ部それぞれに与える基準信号を発生する基準発振器と、を有するシンセサイザ装置において、
   前記多層基板のプリント基板の配線パターンで形成されたインダクタ、および、前記配線パターンと異なる層に対向して設けられたアースパターンで形成されたそれぞれのキャパシタ、によって構成されるローパスフィルタを備え、
   前記ＰＬＬシンセサイザ部は、前記多層基板のプリント基板の表層に設けられており、前記配線パターンは、前記多層基板のプリント基板の内層に設けられ、前記基準発振器から前記ＰＬＬシンセサイザ部のそれぞれに前記基準信号を出力するための基準信号供給ラインの一部を形成することを特徴とするシンセサイザ装置。
2. 前記アースパターンは、前記ＰＬＬシンセサイザ部それぞれに対応するように設けられ、
   前記それぞれのアースパターンが共通のアースに接続されていることを特徴とする請求項１に記載のシンセサイザ装置。
3. 多層基板のプリント基板上に配置された複数のＰＬＬシンセサイザ部と、
   前記複数のＰＬＬシンセサイザ部それぞれに与える基準信号を発生する基準発振器と、を有するシンセサイザ装置を備え、
   前記多層基板のプリント基板の配線パターンで形成されたインダクタ、および、前記配線パターンと異なる層に対向して設けられたアースパターンで形成されたそれぞれのキャパシタ、によって構成されるローパスフィルタを備え、
   前記ＰＬＬシンセサイザ部は、前記多層基板のプリント基板の表層に設けられており、前記配線パターンは、前記多層基板のプリント基板の内層に設けられ、前記基準発振器から前記ＰＬＬシンセサイザ部のそれぞれに前記基準信号を出力するための基準信号供給ラインの一部を形成することを特徴とする携帯通信端末。