JP4907929B2 - 電界効果型半導体装置及び電界効果型半導体装置の製造方法 - Google Patents

電界効果型半導体装置及び電界効果型半導体装置の製造方法 Download PDF

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Description

本発明は、半導体層堆積用基板、電界効果型半導体装置及び電界効果型半導体装置の製造方法に係り、特に、その表面にIII−V族化合物半導体層を堆積して、例えば高出力な高周波増幅素子等を製造しうる半導体層堆積用基板、電界効果型半導体装置及び電界効果型半導体装置の製造方法に関する。
高周波領域で動作する高出力な半導体素子の材料として、各種のIII−V族化合物半導体が活用されている。中でも、近年では比較的良好な絶縁耐圧を有し高電圧での動作が可能な窒化ガリウム（ＧａＮ）や窒化アルミニウムガリウム（ＡｌＧａＮ）等の窒化物半導体が高出力の高周波素子用の材料として使用される。
この種の窒化物半導体は、ＭＯＣＶＤ法（有機金属化学気相成長法）やＭＶＤ法（分子線エピタキシー法）によりエピタキシャル成長させて、基板上、あるいは基板上に形成された半導体層や絶縁層のさらに上層に堆積される。このときに安定した半導体結晶を成長させるには、成長層と基板との格子定数や熱膨張係数等が同じであることが望ましいが、実際にはこのような基板の入手が困難なため、ベースとなる基板には、比較的安価で口径の大きなサファイア基板が用いられることが多い。また、ベースとなる基板にシリコンを用いることもある。
しかし、サファイア基板上に窒化ガリウム（ＧａＮ）や窒化アルミニウムガリウム（ＡｌＧａＮ）等の窒化物半導体層を堆積した場合には、それぞれの物質の格子定数や熱膨張係数の差が大きい。このため、例えば、窒化ガリウム（ＧａＮ）では層を厚く成長させたり、また窒化アルミニウムガリウム（ＡｌＧａＮ）ではアルミニウム組成比を大きくすると、サファイア基板と堆積した半導体層との間の熱歪み及び応力により、図１７に例示したように、サファイア基板１１の反り１２や、堆積した半導体層内１３に不規則なクラック１４を誘発してしまう。
このような事象に対処しうる技術が開示されている（例えば、特許文献１参照。）。この特許文献１に開示された事例では、基板の裏面に応力相殺層を設け、あらかじめこの基板に対して引っ張り応力を付与しておくことによって、半導体層堆積後の基板の反りやクラックの発生を抑制している。
また、高品質なＧａＮ系結晶基板を製造する他の方法として、サファイアベース基板の底面に切り欠き溝からなる破壊誘導部を設け、サファイアベース基板上面の破壊誘導部に対応する位置にマスク層を形成しておく方法が知られている（例えば、特許文献２参照）。この方法によると、サファイアベース基板に反りが生じようとすると破壊誘導部から基板内上方へ割れ面がマスク層で止まるように形成される。
特開２００３−１１３０００号公報（第４ページ、図１） 特開平１１−４０８４９号公報（［００２２］、図１）
ところで、上述のような、サファイア基板等の半導体層堆積用基板に窒化ガリウム（ＧａＮ）や窒化アルミニウムガリウム（ＡｌＧａＮ）等の窒化物半導体層を堆積して高周波電力増幅素子となる電界効果型半導体装置を形成する際には、これら基板はさらに加工され、例えば、新たな半導体層や絶縁層等を複数層堆積したり、フォトリソグラフィにより電極を形成するなどの複数の工程を経る。そして、ひとつの基板上に同一構造の複数の素子を形成する。
このときに良好な歩留まりを得るには、素子形成の全工程を通じて、ベース基板に対してはできる限りストレスを加えることなく、反り等の変形の発生を抑えることが求められる。すなわち、例えば、これらの工程中においては、この基板を真空吸引等の方法を用いて基台に固定することが多いが、その際に、基板が反ることによって基台との間にすき間ができ、このすき間から大気が侵入して基板を強固に保持することが困難になったり、あるいは熱伝導が悪くなって基板の温度分布が不均一になる。また、フォトリソグラフィによる露光時にも焦点がそれてしまう。
しかしながら、例えば、上述のような従来の方法では、基板の反りを抑制するためのストレスがかかっており、電界効果型半導体装置を形成する全工程を通じて基板の反りを良好に抑え続けることが困難であった。また、堆積した半導体層にひとたびクラックが発生すると、そのクラックは半導体層の中に不規則に分布してしまうため、この基板から形成した複数の半導体装置の信頼性及び歩留まりは予期せず低下していた。
また、上述したサファイアベース基板底面の破壊誘導部から上面のマスク層で止まるように割れ面を形成する方法によると、プロセス的に問題が生じることが懸念される。通常、サファイアベース基板上に形成されるＧａＮ層の厚さが数μｍ程度であるのに対し、サファイアベース基板の厚さは、その数百倍の数百μｍと非常に厚い。
このため、この非常に厚いサファイアベース基板に底面から上面に達する割れ面、すなわち、クラックを形成すること自体に大きな困難が予測される。また、この数百μｍもの厚い基板にクラックが形成されると、このベース基板が基本的に最下層に位置していることから、このクラックから上部に形成される半導体装置特性に悪影響を与える汚染物質などが侵入するおそれがあった。
本発明は、上述の事情を考慮してなされたものであり、形成する半導体素子の信頼性及び歩留まりを向上させるとともに、その形成工程を効率化する半導体層堆積用基板を提供するとともに、この堆積用基板を用いて形成した電界効果型半導体装置及び電界効果型半導体装置の製造方法を提供することを目的とする。
本発明の電界効果型半導体装置は、表面に平行な複数の線状のクラック誘導溝が形成された半導体層堆積用基板と、この半導体層堆積用基板上に形成された半導体層と、この半導体層表面に形成されたソース電極であって、このソース電極の直下に前記クラック誘導溝が存するように形成されたソース電極と、前記半導体層表面に形成されたドレイン電極であって、このドレイン電極の直下に他のクラック誘導溝が存するように形成されたドレイン電極と、前記半導体層表面であって、前記ソース電極と前記ドレイン電極間に形成されたゲート電極とを具備し、前記ソース電極とこのソース電極直下の前記クラック誘導溝との間にはクラックが生成されており、前記ドレイン電極とこのドレイン電極直下の前記他のクラック誘導溝との間にはクラックが生成されており、前記ソース・ドレイン間電流路下方にはクラックが生成されていないことを特徴とする。
また、本発明の電界効果型半導体装置の製造方法は、半導体層堆積用基板表面に平行な複数の線状のクラック誘導溝を形成する工程と、前記半導体層堆積用基板上に半導体層を成長形成する工程と、前記半導体層中であって前記クラック誘導溝上方にクラックを形成する工程と、前記半導体層表面であって直下に前記クラック誘導溝が存する位置にソース電極を形成する工程と、前記半藤体層表面であって直下に前記クラック誘導溝に隣接する他のクラック誘導溝が存する位置にドレイン電極を形成する工程と、前記ソース電極・前記ドレイン電極間にゲート電極を形成する工程とを具備し、ソース・ドレイン電流路下方には前記クラックが生成されていないことを特徴とする。
本発明によれば、形成する半導体装置の信頼性及び歩留まりを向上させることができるとともに、その形成工程を効率化することのできる半導体層堆積用基板を得ることができ、簡単な方法により優れた特性を有する電界効果型半導体装置が得られる。
以下に、本発明に係る実施形態について、図を参照して説明する。
図１は、本発明に係る半導体層堆積用基板の第1の実施形態を示す斜視図である。また、図２は、図１の斜視図のＡ−Ａ面における断面図である。この実施形態においては、ベースとなる基板はサファイア基板とし、このサファイア基板上に複数の線状の突起及び露光装置の位置検出用マークを設け、さらに窒化物半導体として窒化ガリウム（ＧａＮ）の半導体層を堆積する場合を示している。
図１に示すように、この半導体層堆積用基板１には、ベースとなる厚さ数百μｍのサファイア基板２上に、所定の間隔で複数の線状の突起３が形成されている。この間隔は、後の工程で形成される電界効果型半導体装置等の種類や構造に関連づけたものとすることが好ましく、例えば、高周波電力増幅用の電界効果型半導体装置では、３〜５ｍｍとされる。また、これら線状の突起の間には、複数の位置検出用マーク４が設けられている。
図２は図１のＡ−Ａ線断面図であるが、線状の突起３は、図２に示すように、例えば、その断面形状を三角形としてＣＶＤ法等により酸化シリコン（ＳｉＯ２）を堆積することによって、比較的容易に形成することができる。断面の三角形は、例えば底辺１０μｍ、高さ１μｍ程度としている。また、その形成する方向は、本実施形態においては、堆積する窒化ガリウム（ＧａＮ）の劈開面に沿った方向であるサファイア基板２の［０１００］の方向としている。
すなわち、堆積する窒化ガリウム（ＧａＮ）は、図３に示すように、（１０−１０）、（１−１００）、（０１−１０）、もしくはこれらと等価の（−１０１０）、（−１１００）、（０−１１０）に劈開面を有するため、これら劈開面のひとつである（１０−１０）面に沿った方向であるサファイア基板２の［０１００］の方向に、線状の突起３を形成している。なお、［０１００］の方向にオリエンテーションフラット面２ａを有するサファイア基板２の場合には、線状の突起３を形成する方向は、このオリエンテーションフラット面２ａの方向に一致する。
位置検出用マーク４は、例えばＩＣＰエッチング等により形成される。この位置検出用マーク４は、例えば、この半導体層堆積用基板１上に窒化ガリウム（ＧａＮ）等の半導体層を含む多層構造の電界効果型半導体装置等を形成する際に、これら半導体装置を形成する位置を示し、露光装置によって検出される。
次に、上述のように構成された半導体層堆積用基板１上に、半導体層として窒化ガリウム（ＧａＮ）を堆積した場合について説明する。
図４は、図1に示す半導体層堆積用基板１に半導体層として窒化ガリウム（ＧａＮ）を堆積したときの様子をモデル化して示す断面図である。この図４においては、複数の線状の突起３を含むサファイア基板２上に、例えば、ＭＯＣＶＤ法等により窒化ガリウム（ＧａＮ）層５を厚さ３〜５μｍ程度エピタキシャル成長させている。
このときに、成長した窒化ガリウム（ＧａＮ）層５は、サファイア基板２との格子定数の差、及び熱膨張係数の差によって、その層内に、基板全体の反りの一要因となる応力を生じる。この応力は、線状の突起３の形成された上層にあたる部位に集中する。また、線状の突起３は窒化ガリウム（ＧａＮ）の劈開面の方向に形成されているため、上記した応力により、線状の突起３が形成されている周囲の窒化ガリウム（ＧａＮ）層５には、劈開によるクラック６が発生する。そして、このクラック６により、複数設けた線状の突起３のあいだの窒化ガリウム（ＧａＮ）層５の応力を緩和するとともに、窒化ガリウム（ＧａＮ）層５を堆積した後のサファイア基板２の反りを抑えている。
以上説明したように、本実施形態においては、ベースとなるサファイア基板２上に、堆積する窒化ガリウム（ＧａＮ）の劈開面の方向に沿って複数の線状の突起３を形成しておき、窒化ガリウム（ＧａＮ）層５を堆積したときに、その層内に発生する応力を線状の突起３の上層にあたる部位に集中させることによって、この部位の窒化ガリウム（ＧａＮ）層５に積極的にクラック６を発生させ、サファイア基板２の反りを抑制するとともに、窒化ガリウム（ＧａＮ）層５内の応力を大幅に緩和している。
また、クラック６を発生させる部位を線状の突起３の周囲に集中させることで、それ以外の部位、例えば、複数の線状突起３の間の位置検出用マーク４を付した部位の周辺での不規則な発生を抑えている。これにより、後の工程でこの半導体層堆積用基板１を用いて多層構造の半導体素子等を形成する際に、内部にクラック等を含まない高信頼な素子を得ることができ、その歩留まりを良好なものとすることができる。
さらに、サファイア基板２上に位置検出用マーク４を設け、露光装置による素子の形成位置の検出を容易にするとともに、その設ける位置を複数の線状の突起３のあいだとして、不規則なクラックの発生を抑えた安定な窒化ガリウム（ＧａＮ）層５の部位に対応させている。これにより、後の工程でこの半導体層堆積用基板１を用いて多層構造の電界効果型半導体装置等を形成する際に、クラック等を含まない良好な半導体堆積層の部位にこれらの半導体装置を位置ずれすることなく正確に形成することができ、高信頼な半導体装置を得ることができるとともに、その形成工程を効率化することができる。
なお、本実施形態の説明においては、線状の突起の断面の形状を三角形としたが、これに限定されるものではない。四角形以上の多角形や、半円、あるいは半楕円等、種々の形状を選択することができ、またそのときにも同様の効果を得ることができる。
また、上述したようにクラック６をサファイア基板２の上部に形成される窒化ガリウム層５の内部に設けることにより、このクラック６から後に形成される半導体装置に悪影響を与える汚染物質などの侵入を防止することも可能としている。
図５は、本発明に係る半導体層堆積用基板の他の実施形態を示す断面図である。この実施形態の各部について、図１に示す実施形態の各部と同一の部分は同一の符号で示し、その説明は省略する。この実施形態が前述の実施形態と異なる点は、第1の実施形態での線状の突起に替えて、線状の溝を設けた点である。以下、図５及び図６を参照して、その相違点のみを説明する。
図５に示すように、この第２の実施形態における半導体層堆積用基板１には、ベースとなるサファイア基板２上に、所定の間隔で複数の線状の溝７が形成されている。これらの溝は、例えば、その断面形状を幅１０μｍ、深さ１０μｍ程度の四角形として、ＩＣＰエッチング等により形成される。その形成方向は、堆積する窒化ガリウム（ＧａＮ）の劈開面に沿った方向としている。また、これら線状の溝７の間には、複数の位置検出用マーク４が設けられている。
図６は、上述した半導体層堆積用基板１上に半導体層として窒化ガリウム（ＧａＮ）を堆積したときの様子をモデル化して示す断面図である。この事例では、堆積した窒化ガリウム（ＧａＮ）層５の層内に生じた応力が、線状の溝７の形成されている上層部位に集中するので、これら線状の溝７が形成されている周囲の窒化ガリウム（ＧａＮ）層５に、劈開によるクラック６が発生する。そして、これらクラックにより窒化ガリウム（ＧａＮ）層５内の応力を緩和するとともに、窒化ガリウム（ＧａＮ）層５を堆積した後のサファイア基板２の反りを抑えている。
このように、本実施形態においては、線状の溝７の上層にあたる部位の窒化ガリウム（ＧａＮ）層５にクラック６の発生を集中させ、他の部位では不規則なクラックの発生を抑えて安定なものとするとともに、これら線状の溝７の間に設けた位置検出用マーク４の位置は、この不規則なクラックの発生を抑えた安定な部位の窒化ガリウム（ＧａＮ）層５に対応させている。これにより、後の工程でこの半導体層堆積用基板１を用いて多層構造の電界効果型半導体装置等を形成する際に、高信頼な半導体装置を良好な歩留まりで得ることができるとともに、その形成工程を効率化することができる。
また、第１の実施形態のように線状の突起を設ける場合には、位置検出用マークのエッチングプロセスと突起形成のためのプロセスとの２プロセスを必要とするが、本実施形態のように線状の溝とした場合には、溝の形成工程と位置検出用マークのエッチング工程を同時に行なうことができるので、この半導体層堆積用基板を効率よく製造することができる。
さらに、この半導体層積層用基板にレジストを塗布する際には、線状の溝の場合は、線状の突起に比べてレジストの厚さを平坦にできるため、露光時に焦点のずれが起きにくい。従って、より安定した信頼性及び歩留まりを得ることができる。
なお、上述した２つの実施形態の説明においては、半導体層として堆積する窒化物半導体を窒化ガリウム（ＧａＮ）としたが、これに限定されるものではない。例えば、窒化アルミニウムガリウム（ＡｌＧａＮ）等、他の窒化物半導体とすることができ、またそのときにも、同様な効果を得ることができる。
さて、上述した本発明に係る半導体層積層用基板に電力増幅素子である電界効果型半導体装置を形成した、本発明の第３の実施形態を図７〜図９を参照して説明する。図７の左に示した図は、図１の半導体層堆積用基板に図４に示した窒化ガリウム層（ＧａＮ）が形成されており、更に電界効果型半導体装置が形成された状態を模式的に示した図である。特にこの図では、形成された単一の電界効果型半導体装置１５を誇張して斜線で示してある。
また、この図では、説明のために下層の上部からは見ることができないクラック生成のためのクラック誘導部である線状の溝７を平行な実線１６で示してある。ここで重要なことは、電界効果型半導体装置１５の下方に位置する線状の溝７からは、ここでは図示しないがクラック（６）が半導体装置に向かって生成されていることである。図７の右にその状態を示してあるが、単一の電界効果型半導体装置１５の構成要素下方に線状の溝７が配置されており、それぞれの線状の溝７からはクラック（６）が伸びている。本発明にあっては、このクラック（６）が電界効果型半導体装置１５の作動に悪影響を及ぼさないような位置に生成されるように構成した。
すなわち、図８は電界効果型半導体装置１５と線状の溝７との関係を説明するための図で、図９は図８のＢ−Ｂ面の断面図である。図８、図９に示すように、電界効果型半導体装置１５は、ソース電極１６とドレイン電極１７間にはショットキー接合ゲート電極１８が形成されている。そして、それぞれの電極はソース電極引き出し部１９、ドレイン電極引き出し部２０、ゲート電極引き出し部２１に接続されている。
そして、図９に示すように、サファイア基板２上に窒化ガリウム層５（ｉ−ＡｌＧａＮ又はｉ−ＧａＮ）が形成されており、ソース電極１６並びにドレイン電極１７はチタン・アルミニウム合金層２２とその上部に金電極２３が形成されている。ゲート電極１８はショットキー接合を形成するニッケル・金合金層２４が形成されている。
ここで、サファイア基板２上面には平行な線状な溝７が形成されているが、これらの溝７は電界効果型半導体装置１５のソース電極１６並びにドレイン電極１７の下方にのみ形成されている。これらの溝７は図９に示すようにいずれもソース電極１６とドレイン電極１７のそれぞれの中央直下に配置されているが、中央直下から若干ずれて形成してもよいが、少なくともソース電極１６、ドレイン電極１７の下面の側縁を限度にその内側下方に配置することが必要である。換言すれば、図９に示すように各線上の溝７から上方へ生成されるクラックの先端がソース電極１６並びにドレイン電極１７下面から側方へ出ない位置に線状の溝７を形成する必要がある。
すなわち、もしクラック６がソース電極１６、ドレイン電極１７下面から側方へずれて生成された場合には、クラック６がソース・ドレイン間電流路内に達することになる。このような事態が生じると、ソース・ドレイン電流が遮断されたりサファイア基板２へリークしたりする悪影響が発生してしまう。このため、上述したようにクラック６がソース・ドレイン間電流路内に入らない位置、すなわちソース電極１６、ドレイン電極１７中央近傍に線状の溝７を形成することが重要である。なお、上述した例では、クラック誘導部として線状の溝７を説明したが、前述したように他に線状突起などであってもよい。
次に本発明の第３の実施形態として、図８、図９に示した本発明の第２の実施形態に係わる電界効果型半導体装置１５の製造プロセスを図１０乃至図１６を参照して説明する。なお、以下の説明ではクラック誘導部として線状の溝７を例にしたが、他の線状突起３等であってもよい。
表面に平行な線状の溝７が形成されたサファイア基板２を準備する。サファイア基板２としては厚さは１００〜３００μｍあるが、図では説明のため縮小してある（図１０）。サファイア基板２上には厚さ３〜４μｍの窒化ガリウム層５（ｉ−ＡｌＧａＮ又はｉ−ＧａＮ）が気相成長される。この気相成長工程では高温加熱処理がなされるため、各線状の溝７から上方へクラック６が形成される。なお、図示してはいないが、各線状の溝７間には位置検出用マークが形成されている（図１１）。
窒化ガリウム層５の表面であって、サファイア層２の表面に形成されている線状の溝７の上方にはリセスであるソース電極用凹部２５とドレイン電極用凹部２６が形成される。これらの凹部２５、２６にはソース電極、ドレイン電極を形成するチタン・アルミニウム合金層２２が形成される（図１２）。
その後、窒化ガリウム層５の表面であって、ソース電極１６、ドレイン電極１７間中央にはゲート電極用凹部２７が形成され、これらの凹部２７内にショットキー接合を形成するニッケル・金合金層２４を形成する（図１３）。窒化ガリウム層５の上面には窒化シリコンからなる絶縁層２８が形成される（図１４）。その後、絶縁膜２８にソース電極用開口部２９、ドレイン電極用開口部３０を形成する（図１５）。そして、各開口部２９、３０にソース電極、ドレイン電極を形成する金電極２３が形成される（図１６）。このようにして図９に示した電界効果型半導体装置１５が形成される。
本発明に係る第１の実施携帯を示す斜視図。 図１のＡ−Ａ面における断面図。 窒化ガリウムの劈開面の方向を示す説明図。 図1に示す半導体層堆積用基板に半導体層を堆積した状態を示す断面図。 本発明に係る第２の実施形態を示す断面図。 図５に示す半導体層堆積用基板に半導体層を堆積した状態を示す断面図。 本発明に係る第３の実施形態を示す一部透視上面図。 図７の要部を拡大して示す一部透視上面図。 図８のＢ−Ｂ面断面図。 本発明に係る第４の実施形態を示す工程図。 本発明に係る第４の実施形態を示す工程図。 本発明に係る第４の実施形態を示す工程図。 本発明に係る第４の実施形態を示す工程図。 本発明に係る第４の実施形態を示す工程図。 本発明に係る第４の実施形態を示す工程図。 本発明に係る第４の実施形態を示す工程図。 従来技術を説明するための断面図。
符号の説明
１…半導体層堆積用基板、２…サファイア基板、３…線状の突起、４…位置検出用マーク、５…窒化ガリウム（ＧａＮ）層、６…クラック、７…線状の溝、１５…電界効果型半導体装置、１６…ソース電極、１７…ドレイン電極、１８…ゲート電極、１９…ソース電極引き出し部、２０…ドレイン電極引き出し部、２１…ゲート電極引き出し部、２２…チタン・アルミニウム合金層、２３…金電極、２４…ニッケル・金合金層、２５…ソース電極用凹部、２６…ドレイン電極用凹部、２７…ゲート電極用凹部、２８…絶縁層、２９…ソース電極用開口部、３０…ドレイン電極用開口部。

Claims (5)

  1. 表面に平行な複数の線状のクラック誘導溝が形成された半導体層堆積用基板と、この半導体層堆積用基板上に形成された半導体層と、この半導体層表面に形成されたソース電極であって、このソース電極の直下に前記クラック誘導溝が存するように形成されたソース電極と、前記半導体層表面に形成されたドレイン電極であって、このドレイン電極の直下に他のクラック誘導溝が存するように形成されたドレイン電極と、前記半導体層表面であって、前記ソース電極と前記ドレイン電極間に形成されたゲート電極とを具備し、前記ソース電極とこのソース電極直下の前記クラック誘導溝との間にはクラックが生成されており、前記ドレイン電極とこのドレイン電極直下の前記他のクラック誘導溝との間にはクラックが生成されており、前記ソース・ドレイン間電流路下方にはクラックが生成されていないことを特徴とする電界効果型半導体装置。
  2. 前記半導体層堆積用基板はサファイア又はシリコンで形成されており、前記半導体層は窒化物半導体から形成されており、前記ゲート電極はショットキー接合により形成されていることを特徴とする請求項１記載の電界効果型半導体装置。
  3. 半導体層堆積用基板表面に平行な複数の線状のクラック誘導溝を形成する工程と、前記半導体層堆積用基板上に半導体層を成長形成する工程と、前記半導体層中であって前記クラック誘導溝上方にクラックを形成する工程と、前記半導体層表面であって直下に前記クラック誘導溝が存する位置にソース電極を形成する工程と、前記半藤体層表面であって直下に前記クラック誘導溝に隣接する他のクラック誘導溝が存する位置にドレイン電極を形成する工程と、前記ソース電極・前記ドレイン電極間にゲート電極を形成する工程とを具備し、ソース・ドレイン電流路下方には前記クラックが生成されていないことを特徴とする電界効果型半導体装置の製造方法。
  4. 前記クラック誘導溝形成工程には、前記半導体層堆積用基板表面であって、前記隣接するクラック誘導溝間に位置検出用マークを形成する工程を含むことを特徴とする請求項３記載の電界効果型半導体装置の製造方法。
  5. 前記半導体層堆積用基板はサファイア又はシリコンで形成されており、前記半導体層は窒化物半導体から形成されており、前記ゲート電極はショットキー接合により形成されていることを特徴とする請求項３又は４記載の電界効果型半導体装置の製造方法。
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