JP4827829B2 - 炭化珪素半導体基板の製造方法および炭化珪素半導体装置の製造方法 - Google Patents
炭化珪素半導体基板の製造方法および炭化珪素半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4827829B2 JP4827829B2 JP2007325406A JP2007325406A JP4827829B2 JP 4827829 B2 JP4827829 B2 JP 4827829B2 JP 2007325406 A JP2007325406 A JP 2007325406A JP 2007325406 A JP2007325406 A JP 2007325406A JP 4827829 B2 JP4827829 B2 JP 4827829B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon carbide
- carbide semiconductor
- defect
- epitaxial layer
- basal plane
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims description 149
- 229910010271 silicon carbide Inorganic materials 0.000 title claims description 147
- 239000000758 substrate Substances 0.000 title claims description 71
- 239000004065 semiconductor Substances 0.000 title claims description 69
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 238000000034 method Methods 0.000 title claims description 30
- 230000007547 defect Effects 0.000 claims description 99
- 239000013078 crystal Substances 0.000 claims description 37
- 238000005530 etching Methods 0.000 claims description 8
- 238000010347 relative ion etching Methods 0.000 description 8
- 238000012790 confirmation Methods 0.000 description 7
- 238000002513 implantation Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 230000000149 penetrating effect Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 230000006698 induction Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000012159 carrier gas Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000005424 photoluminescence Methods 0.000 description 2
- 230000000704 physical effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000003763 carbonization Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000000879 optical micrograph Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 238000000859 sublimation Methods 0.000 description 1
- 230000008022 sublimation Effects 0.000 description 1
- 238000005092 sublimation method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Drying Of Semiconductors (AREA)
- Weting (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
Description
本発明は、炭化珪素半導体基板の製造方法および炭化珪素半導体装置の製造方法に関するものである。
従来より、珪素を用いたパワーデバイスの物性限界を打破するために、炭化珪素を用いたパワーデバイスの開発が行われている。炭化珪素は珪素と比べて優れた物性値を有しており、次世代のパワーデバイス用半導体材料として期待されている。この炭化珪素を用いたパワーデバイスは、生産歩留まりを改善するために、歩留まり低下の原因となっている炭化珪素中の結晶欠陥の低減が必要不可欠となっている。この結晶欠陥は、pn接合やショットキー接合への逆バイアス電圧印加時の電流リークを生じ、パワーデバイスの耐圧を低下させる要因となる。
例えば下記特許文献１に炭化珪素結晶中に発生するコメットテイルなどの結晶欠陥を除去する方法が開示されている。炭化珪素pn接合における、この結晶欠陥除去方法は、はじめに、炭化珪素基板上にn型エピタキシャル層、n型エピタキシャル層上にp型エピタキシャル層を形成する。次に、p型エピタキシャル層の表面にレジストを形成し、炭化珪素基板の裏面から紫外線を照射する。次に、このレジストを現像すると、結晶欠陥が存在しない部分のみ開口されたパターンレジストがエピタキシャル層の表面に形成される。次に、このパターンレジストをマスクとしてn型，p型エピタキシャル層にエッチングを行い、エピタキシャル層に欠陥除去穴を形成する。次に、レジストを除去し、エピタキシャル層の欠陥除去穴に絶縁物を埋設して、炭化珪素基板から結晶欠陥を除去する。
しかしながら、上述した結晶欠陥除去方法を用いて製造した炭化珪素半導体装置は、結晶欠陥除去時のエッチングプロセスによるダメージ層の発生や、その後に形成される埋め込み絶縁膜と炭化珪素層との界面不整合等により、新たな電流リークが発生するという問題がある。
上述した以外にも、逆バイアス電圧印加時の電流リークは、炭化珪素結晶中のマイクロパイプ欠陥や基底面欠陥の一部が要因となっている。マイクロパイプ欠陥は、炭化珪素基板の品質向上や炭化珪素エピタキシャル成長条件の最適化により、欠陥密度が下がりつつある。一方、基底面欠陥は、数種類ある基底面欠陥のうち、電流リーク原因となる欠陥がようやく同定され始めた段階である。この電流リーク誘発型基底面欠陥の主な起源の１つとして、炭化珪素基板中の貫通欠陥がある。デバイスの大面積化を進めるためには、この貫通欠陥、あるいは電流リーク誘発型基底面欠陥の密度の更なる低減が必要である。しかしながら、これら欠陥を低減する試みは十分ではない。
そこで本発明はかかる問題を解決するためになされたものであり、炭化珪素を用いたデバイスの歩留まり低下の原因となる結晶欠陥の密度を低減することを目的とする。
本発明における炭化珪素半導体基板の製造方法は、（a）炭化珪素基板を準備する工程と、（b）前記炭化珪素基板上に第１のエピタキシャル層を形成する工程と、（c）前記第１のエピタキシャル層に発生する結晶欠陥の位置を特定する工程と、（d）前記特定した位置において、前記第１のエピタキシャル層を除去するように、かつ前記炭化珪素基板に溝を形成するようにエッチングを行う工程と、（e）前記第１のエピタキシャル層および前記炭化珪素基板上に第２のエピタキシャル層を形成する工程と、を備える。
本発明の炭化珪素半導体基板の製造方法によれば、貫通欠陥が炭化珪素基板表面に露出した領域を含むように局所的な溝を形成するエッチングを行い、その基板上にエピタキシャル層の成長を行うことにより、貫通欠陥を起源にして発生する電流リーク誘発型基底面欠陥のエピタキシャル層中への伝播を制御することができる。これにより、電流リーク誘発型基底面欠陥の密度を大幅に低減することができる。また、溝の形成位置を欠陥が存在する領域に限定することにより、溝が形成された炭化珪素基板上へエピタキシャル層成長後の表面モフォロジー荒れを抑えることができる。また、この方法で製造された炭化珪素半導体基板を用いることにより、pn接合やショットキー接合への逆バイアス電圧印加時の電流リークパス密度を抑制することができる。よって、電流リーク誘発型基底面欠陥の起源となる貫通欠陥が多数存在する炭化珪素基板を用いても、歩留まりの高い炭化珪素デバイスの生産が可能となる。
＜実施の形態１＞
図１は、本発明の実施の形態１における炭化珪素半導体基板１０の構成を示した断面図である。この炭化珪素半導体基板１０は、炭化珪素基板１、炭化珪素エピタキシャル層２、貫通欠陥３、電流リーク誘発型基底面欠陥４、溝部２１を備えたものである。
図１は、本発明の実施の形態１における炭化珪素半導体基板１０の構成を示した断面図である。この炭化珪素半導体基板１０は、炭化珪素基板１、炭化珪素エピタキシャル層２、貫通欠陥３、電流リーク誘発型基底面欠陥４、溝部２１を備えたものである。
図２は、この炭化珪素半導体基板１０の製造方法を示した図である。図２を参照して、炭化珪素半導体基板１０の製造工程について説明する。はじめに、炭化珪素基板１上に熱CVD（Chemical Vapar Deposition）法により、膜厚０．１５μm以上の基底面欠陥確認用エピタキシャル層５（第１のエピタキシャル層）を積層する。このCVD法は、例えば温度１５００〜１６００℃、気圧２５０mbar、キャリアガス種H2、生成ガス種SiH4，C3H8の条件で行う。このようにして積層された基底面欠陥確認用エピタキシャル層５内には、貫通欠陥３を起源にして基底面（基底面欠陥確認用エピタキシャル層５表面）に沿って伝播した電流リーク誘発型基底面欠陥４が存在する（図２（a））。
次に、光学顕微鏡やX線トポグラフ、フォトルミネッセンスマッピング等による表面観察により、電流リーク誘発型基底面欠陥４が存在する位置座標を確認する。図３（a）は、電流リーク誘発型基底面欠陥４の光学顕微鏡写真である。図３（b）は、電流リーク誘発型基底面欠陥４における、pn逆方向電界印加下での電流リーク時の発光写真である。電流リーク誘発型基底面欠陥４は、発明者等がSiC−pnダイオード上での発光解析を用いて新たに発見した。
位置座標確認後、RIE（Relative Ion Etching）を行い、基底面欠陥確認用エピタキシャル層５を全て除去する（図２（b））。電流リーク誘発型基底面欠陥４の存在が確認された位置座標にはRIEを行い局所的な溝部２１を形成し、貫通欠陥３を炭化珪素基板１表面に露出させる（図２（c)）。
図４は、図２（c）で形成した溝部２１の形状を示した図である。溝部２１は、表面に露出した貫通欠陥３から見てオフ成長側への溝幅をd1、溝の深さをhとすると、θ1＝Tan-1（h／d1）が炭化珪素基板１のオフ角θ2よりも大きい必要がある（θ2＜θ1＜９０°）。エピタキシャル成長後の表面モフォロジーをなるべく平坦にするために、溝深さh、およびオフ成長側以外の方向への溝幅d2はなるべく小さい方がよく、より望ましくは１μm以下であることが適当である。
次に、このようにして形成された炭化珪素基板１上に熱CVD法により、炭化珪素エピタキシャル層２（第２のエピタキシャル層）を積層する。このCVD法は、例えば温度１５００〜１６００℃、気圧２５０mbar、キャリアガス種H2、生成ガス種SiH4，C3H8の条件で行う。このエピタキシャル成長時において、貫通欠陥３を起源にして電流リーク誘発型基底面欠陥４が再び発生するが、あらかじめ形成しておいた局所的な溝部２１により、基底面欠陥４の伝播は途中で止まる。以上の工程により、積層された炭化珪素エピタキシャル層２の主要部には、電流リーク誘発型基底面欠陥４が存在しない炭化珪素半導体基板１０を得ることができる（図２（d））。
図５は、炭化珪素半導体基板１０を用いた炭化珪素半導体装置２０である縦型MOSFETの構成を示した断面図である。この縦型MOSFETは、上述した炭化珪素半導体基板１０にベース領域１２、ソース領域１３，ゲート絶縁膜１４、ゲート電極１５、ソース電極１６、ドレイン電極１７を備えたものである。
図６，７は、この縦型MOSFETの製造方法を示した図である。図６，７を参照して、縦型MOSFETの製造工程について説明する。はじめに、上述した炭化珪素半導体基板１０の炭化珪素エピタキシャル層２は、１×１０15cm-3〜１×１０17cm-3のn型の不純物濃度、５〜５０μmの厚さの炭化珪素ドリフト層１１とする（図６（a））。
次に、炭化珪素ドリフト層１１の表面に多結晶珪素で構成される第１注入マスク１８を形成し、表面に第１注入マスク１８が形成された炭化珪素ドリフト層１１にp型の第１不純物であるAlをイオン注入する。このとき、炭化珪素ドリフト層１１にAlをイオン注入する領域の深さは、炭化珪素ドリフト層１１を超えない０．５〜３μm程度とする。また、イオン注入されたAlの不純物濃度は、１×１０17cm-3〜１×１０19cm-3の範囲で炭化珪素ドリフト層１１のn型不純物濃度より多いものとする。炭化珪素ドリフト層１１にAlイオンが注入された領域のうち、p型を示す領域がベース領域１２となる（図６（b））。
次に、第２注入マスク１９を形成し、表面に第２注入マスク１９が形成された炭化珪素ドリフト層１１にn型の第２不純物であるNをイオン注入する。このとき、炭化珪素ドリフト層１１にNをイオン注入する領域の深さは、ベース領域１２の厚さより浅いものとする。また、イオン注入したNの不純物濃度は、１×１０18cm-3〜１×１０21cm-3の範囲でベース領域１２のp型不純物濃度を超えるものとする。炭化珪素ドリフト層１１にNイオンが注入された領域のうち、n型を示す領域がソース領域１３となる（図６（c））。
次に、第２注入マスク１９を除去後、熱処理装置によって、アルゴン（Ar）ガスなどの不活性ガス雰囲気中で活性化アニールを行う。このアニールにより、イオン注入されたN、Alが活性化する。
次に、ソース領域１３、ベース領域１２を含む炭化珪素ドリフト層１１の表面を熱酸化して、所望の厚みのゲート絶縁膜１４を形成する（図７（a））。次に、ゲート絶縁膜１４の上に、導電性を有する多結晶珪素膜を減圧CVD法により形成し、これをパターニングすることによりゲート電極１５を形成する。また、ソース電極形成予定領域にあるソース領域１３表面上のゲート絶縁膜１４を除去する（図７（b））。
次に、ソース領域１３に電気的に接続されるソース電極１６を形成する。また、炭化珪素基板１の裏面側にドレイン電極１７を形成して、炭化珪素半導体装置２０すなわち本実施の形態では縦型MOSFETが完成する（図７（c））。ここで、ソース電極１６およびドレイン電極１７となる材料としてはAl合金などが挙げられる。
以上より、本発明の実施の形態１における炭化珪素半導体基板１０の製造方法によれば、貫通欠陥３を起源にして発生する電流リーク誘発型基底面欠陥４が炭化珪素エピタキシャル層２中へ伝播するのを制御することができる。これにより、電流リーク誘発型基底面欠陥４の密度を大幅に低減することができる。また、溝部２１の形成位置を欠陥が存在する領域に限定することにより、溝部２１が形成された炭化珪素基板１上への炭化珪素エピタキシャル層２成長後の表面モフォロジー荒れを抑えることができる。
また、この方法で製造された炭化珪素半導体基板１０を用いることにより、pn接合やショットキー接合への逆バイアス電圧印加時の電流リークパス密度を抑制した炭化珪素半導体装置２０を得ることができる。よって、電流リーク誘発型基底面欠陥４の起源となる貫通欠陥３が多数存在する炭化珪素半導体基板１０を用いても、歩留まりの高い炭化珪素半導体装置２０の生産が可能となる。
＜実施の形態２＞
図８は、本発明の実施の形態２における炭化珪素半導体基板１０の製造方法を示した図である。実施の形態１と異なる点は、電流リーク誘発型基底面欠陥４の位置座標確認後、RIE（Relative Ion Etching）による基底面欠陥確認用エピタキシャル層５の除去を行わない点である（図２（b）参照）。以下、図８を参照して、炭化珪素半導体基板１０の製造工程について説明する。
図８は、本発明の実施の形態２における炭化珪素半導体基板１０の製造方法を示した図である。実施の形態１と異なる点は、電流リーク誘発型基底面欠陥４の位置座標確認後、RIE（Relative Ion Etching）による基底面欠陥確認用エピタキシャル層５の除去を行わない点である（図２（b）参照）。以下、図８を参照して、炭化珪素半導体基板１０の製造工程について説明する。
はじめに、炭化珪素基板１上に基底面欠陥確認用エピタキシャル層５を積層し、電流リーク誘発型基底面欠陥４が存在する位置座標を確認する工程は、実施の形態１と同様のため、説明を省略する（図８（a））。
次に、電流リーク誘発型基底面欠陥４が存在していた位置座標において、基底面確認用炭化珪素エピタキシャル層５を除去するように、かつ炭化珪素基板１に溝部２１を形成するようにRIEを行う。ここで、RIEは、貫通欠陥３が炭化珪素基板１表面に露出した領域を含むように、かつ電流リーク誘発型基底面欠陥４を除去するように行い、局所的な溝部２１を形成する（図８（b)）。
次に、炭化珪素基板１および基底面欠陥確認用炭化珪素エピタキシャル層５の上に熱CVD法により、炭化珪素エピタキシャル層２を積層する。このCVD条件は、実施の形態１と同様のため、説明を省略する。このエピタキシャル成長時において、貫通欠陥３を起源にして電流リーク誘発型基底面欠陥４が再び発生するが、あらかじめ形成しておいた局所的な溝部２１により、基底面欠陥４の伝播は途中で止まる。以上の工程により、積層された炭化珪素エピタキシャル層２の主要部には、電流リーク誘発型基底面欠陥４が存在しない炭化珪素半導体基板１０を得ることができる（図８（c））。炭化珪素半導体基板１０を用いた炭化珪素半導体装置２０の製造方法は、実施の形態１と同様である。
以上より、本発明の実施の形態２における炭化珪素半導体基板１０の製造方法によれば、貫通欠陥３を起源にして発生する基底面欠陥確認用炭化珪素エピタキシャル層５中の電流リーク誘発型基底面欠陥４が炭化珪素エピタキシャル層２中へ伝播するのを制御することができる。これにより、電流リーク誘発型基底面欠陥４の密度を大幅に低減することができる。また、溝部２１の形成位置を欠陥が存在する領域に限定することにより、溝部２１が形成された炭化珪素基板１上への炭化珪素エピタキシャル層２成長後の表面モフォロジー荒れを抑えることができる。
また、この方法で製造された炭化珪素半導体基板１０を用いることにより、pn接合やショットキー接合への逆バイアス電圧印加時の電流リークパス密度を抑制した炭化珪素半導体装置２０を得ることができる。よって、電流リーク誘発型基底面欠陥４の起源となる貫通欠陥３が多数存在する炭化珪素半導体基板１０を用いても、歩留まりの高い炭化珪素半導体装置２０の生産が可能となる。
＜実施の形態３＞
図９は、本発明の実施の形態３における炭化珪素半導体バルク結晶３０の構成を示した断面図である。この炭化珪素半導体バルク結晶３０は、炭化珪素バルク結晶６、炭化珪素バルク結晶追成長層７、貫通欠陥８、電流リーク誘発型基底面欠陥９、溝部２２を備えたものである。
図９は、本発明の実施の形態３における炭化珪素半導体バルク結晶３０の構成を示した断面図である。この炭化珪素半導体バルク結晶３０は、炭化珪素バルク結晶６、炭化珪素バルク結晶追成長層７、貫通欠陥８、電流リーク誘発型基底面欠陥９、溝部２２を備えたものである。
図１０は、この炭化珪素半導体バルク結晶３０の製造方法を示した図である。図１０を参照して、炭化珪素半導体バルク結晶３０の製造工程について説明する。はじめに、昇華法により炭化珪素バルク結晶６を形成する。このようにして形成された炭化珪素バルク結晶６内には、電流リーク誘発型基底面欠陥９の起源となる貫通欠陥８が存在する（図１０（a））。
次に、光学顕微鏡やX線トポグラフ、フォトルミネッセンスマッピング等による表面観察により、貫通欠陥８が存在する位置座標を確認する。位置座標確認後、貫通欠陥８が炭化珪素バルク結晶６表面に露出した領域を含むように、RIEにより局所的な溝を形成する（図１０（b））。溝の形成には、溶融KOHによる表面エッチングを用いてもよい。溝の形状に関しては、実施の形態１の図３で示したものと同様のため、説明を省略する。
次に、このようにして形成された炭化珪素バルク結晶６の上に昇華法により、炭化珪素バルク結晶追成長層７を形成する。この追成長時において、貫通欠陥８を起源にして電流リーク誘発型基底面欠陥９が発生するが、あらかじめ形成しておいた局所的な溝部２２により、基底面欠陥の伝播は途中で止まる。以上の工程により、追成長された炭化珪素バルク結晶追成長層７の主要部には、電流リーク誘発型基底面欠陥９が存在しない炭化珪素半導体バルク結晶３０を得ることができる（図１０（c））。
次に、炭化珪素半導体バルク結晶３０を所定の厚さにスライスし、研磨加工することによって、炭化珪素半導体基板を作製する。このように作製することで、実施の形態１に示した主要部に電流リーク誘発型基底面欠陥４が存在しない炭化珪素半導体基板１０を得ることができる。この炭化珪素半導体基板１０を用いた炭化珪素半導体装置２０の製造方法は、実施の形態１と同様である。
以上より、本発明の実施の形態３における炭化珪素半導体バルク結晶３０の製造方法によれば、貫通欠陥８を起源にして発生する電流リーク誘発型基底面欠陥９が炭化珪素バルク結晶追成長層７中へ伝播するのを制御することができる。これにより、電流リーク誘発型基底面欠陥９の密度を大幅に低減することができる。また、溝部２２の形成位置を欠陥が存在する領域に限定することにより、溝部２２が形成された炭化珪素バルク結晶６上への炭化珪素バルク結晶追成長層７成長後の表面モフォロジー荒れを抑えることができる。
また、この方法で製造された炭化珪素半導体バルク結晶３０を用いることにより、pn接合やショットキー接合への逆バイアス電圧印加時の電流リークパス密度を抑制した炭化珪素半導体装置２０を得ることができる。よって、電流リーク誘発型基底面欠陥９の起源となる貫通欠陥８が多数存在する炭化珪素半導体バルク結晶３０を用いても、歩留まりの高い炭化珪素半導体装置２０の生産が可能となる。
１ 炭化珪素基板、２ 炭化珪素エピタキシャル層、３，８ 貫通欠陥、４，９ 電流リーク誘発型基底面欠陥、５ 基底面欠陥確認用エピタキシャル層、６ 炭化珪素バルク結晶、７ 炭化珪素バルク結晶追成長層、１０ 炭化珪素半導体基板、１１ 炭化珪素ドリフト層、１２ ベース領域、１３ ソース領域、１４ ゲート絶縁膜、１５ ゲート電極、１６ ソース電極、１７ ドレイン電極、１８ 第１注入マスク、１９ 第２注入マスク、２０ 炭化珪素半導体装置、２１，２２ 溝部、３０ 炭化珪素半導体バルク結晶。
Claims (6)
- （a）炭化珪素基板を準備する工程と、
（b）前記炭化珪素基板上に第１のエピタキシャル層を形成する工程と、
（c）前記第１のエピタキシャル層に発生する結晶欠陥の位置を特定する工程と、
（d）前記特定した位置において、前記第１のエピタキシャル層を除去するように、かつ前記炭化珪素基板に溝を形成するようにエッチングを行う工程と、
（e）前記第１のエピタキシャル層および前記炭化珪素基板上に第２のエピタキシャル層を形成する工程と、を備える炭化珪素半導体基板の製造方法。 - （f）前記工程（c）と（d）の間に、前記第１のエピタキシャル層を除去する工程をさらに備え、
前記工程（d）は、前記特定した位置において、前記炭化珪素基板に溝を形成するようにエッチングを行い、
前記工程（e）は、前記炭化珪素基板上に前記第２のエピタキシャル層を形成する請求項１に記載の炭化珪素半導体基板の製造方法。 - 前記工程（c）は、前記炭化珪素基板中の貫通欠陥を起源にして前記第１のエピタキシャル層に発生する基底面欠陥の位置座標を特定する請求項１または２に記載の炭化珪素半導体基板の製造方法。
- 前記工程（d）は、前記貫通欠陥が前記炭化珪素基板に形成する溝の表面に露出するようにエッチングを行う請求項３に記載の炭化珪素半導体基板の製造方法。
- 前記工程（d）は、溶融KOHによるエッチングを行う請求項１から４のいずれかに記載の炭化珪素半導体基板の製造方法。
- 請求項１から５のいずれかに記載の炭化珪素半導体基板を製造する工程と、
前記第２のエピタキシャル層に半導体素子を形成する工程と、を備える炭化珪素半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007325406A JP4827829B2 (ja) | 2007-12-18 | 2007-12-18 | 炭化珪素半導体基板の製造方法および炭化珪素半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007325406A JP4827829B2 (ja) | 2007-12-18 | 2007-12-18 | 炭化珪素半導体基板の製造方法および炭化珪素半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009147246A JP2009147246A (ja) | 2009-07-02 |
| JP4827829B2 true JP4827829B2 (ja) | 2011-11-30 |
Family
ID=40917491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007325406A Active JP4827829B2 (ja) | 2007-12-18 | 2007-12-18 | 炭化珪素半導体基板の製造方法および炭化珪素半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4827829B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4716148B1 (ja) * | 2010-03-30 | 2011-07-06 | レーザーテック株式会社 | 検査装置並びに欠陥分類方法及び欠陥検出方法 |
| JP4844694B2 (ja) * | 2011-01-19 | 2011-12-28 | レーザーテック株式会社 | 検査装置及び欠陥分類方法 |
| JP6054884B2 (ja) * | 2011-01-25 | 2016-12-27 | エルジー イノテック カンパニー リミテッド | 半導体素子及び半導体結晶成長法 |
| KR101418004B1 (ko) | 2013-01-25 | 2014-07-09 | 한국전기연구원 | 산화제가 첨가된 에천트를 이용한 고농도 실리콘카바이드 에칭방법 |
| DE112017003660B4 (de) * | 2016-07-21 | 2024-08-01 | Mitsubishi Electric Corp. | Siliciumcarbid-halbleitereinheit und verfahren zur herstellung einer siliciumcarbid-halbleitereinheit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3414321B2 (ja) * | 1998-05-29 | 2003-06-09 | 株式会社デンソー | 炭化珪素単結晶の製造方法 |
| JP4716558B2 (ja) * | 2000-12-12 | 2011-07-06 | 株式会社デンソー | 炭化珪素基板 |
-
2007
- 2007-12-18 JP JP2007325406A patent/JP4827829B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009147246A (ja) | 2009-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101018179B1 (ko) | Ⅲ족 질화물 반도체 기판의 패턴 형성 방법 및 ⅲ족 질화물반도체 발광소자의 제조 방법 | |
| US10522667B2 (en) | Silicon carbide epitaxial wafer, silicon carbide insulated gate bipolar transistor, and method of manufacturing the same | |
| JP4935741B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| JP2016063190A (ja) | 炭化珪素エピタキシャル基板の製造方法、炭化珪素エピタキシャル基板および炭化珪素半導体装置 | |
| JP2008053363A (ja) | 半導体基板およびその製造方法 | |
| JP4827829B2 (ja) | 炭化珪素半導体基板の製造方法および炭化珪素半導体装置の製造方法 | |
| JP7023882B2 (ja) | 半導体装置の製造方法、基板の製造方法、半導体装置、基板、及び、基板の製造装置 | |
| KR20120124352A (ko) | 탄화규소 기판의 제조 방법 | |
| CN108699687B (zh) | 化合物半导体基板、表膜、和化合物半导体基板的制造方法 | |
| JP2007043037A (ja) | 半導体層堆積用基板、電界効果型半導体装置及び電界効果型半導体装置の製造方法。 | |
| JP7389543B2 (ja) | 窒化物半導体装置 | |
| JP2008112834A (ja) | 炭化ケイ素半導体装置の製造方法 | |
| JP6269368B2 (ja) | 窒化ガリウム基板 | |
| JP5564799B2 (ja) | 窒化ガリウム系半導体電子デバイスを作製する方法 | |
| JP6125568B2 (ja) | 半導体用の最適化層 | |
| JP4826373B2 (ja) | 単結晶ウェハの製造方法 | |
| JP2017084852A (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
| JP2007027630A (ja) | バイポーラ型半導体装置およびその製造方法 | |
| WO2012050157A1 (ja) | ダイヤモンド電子素子及びその製造方法 | |
| JP7143769B2 (ja) | 炭化珪素半導体基板の製造方法及び炭化珪素半導体装置の製造方法 | |
| JP6107450B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| JP6493511B2 (ja) | 窒化ガリウム基板 | |
| KR102715222B1 (ko) | 화합물 반도체 기판, 펠리클막, 및 화합물 반도체 기판의 제조 방법 | |
| JP5825418B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| JP5568940B2 (ja) | 半導体基板、半導体デバイス、半導体基板の製造方法および半導体デバイスの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110519 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110524 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110706 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110817 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110913 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140922 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4827829 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |