CN110021593A - 由解理面决定器件区域边界的半导体基板 - Google Patents
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Abstract
为了降低异质外延的片中位错密度，本发明提出一种由解理面决定器件区域边界的半导体基板及其制造方法。该半导体基板的器件区域含有一锯齿形边界，该锯齿形的每条边线与半导体基板的一个解理面平行，且半导体基板的每个解理面与该锯齿形的至少一边线平行。
Description
技术领域
本发明涉及集成电路领域，更确切地说，涉及异质外延生长晶圆，尤其涉及在衬底材料与外延材料晶格常数失配和/或热膨胀系数失配时，降低异质外延生长的半导体基板中位错（dislocation）密度的方法。
背景技术
氮化镓（GaN）晶体管在发光二极管（LED）、电力电子（power electronics）、射频电子（rf electronics）等领域有广泛应用。由于氮化镓衬底价格昂贵，工业界一直希望在硅衬底上通过异质外延生长氮化镓薄膜来降低氮化镓的产生成本。在本说明书中，由于氮化镓器件（如氮化镓二极管或氮化镓晶体管）将形成在该层异质生长的氮化镓薄膜中，因此该层氮化镓薄膜被称为氮化镓基板。
硅衬底氮化镓基板的位错（dislocation）密度很大。这是因为氮化镓与硅的晶格常数和热膨胀系数严重失配：氮化镓的晶格常数为3.189，硅为5.43，两者失配度为-16.9%；氮化镓的热膨胀系数为5.59x10-6/K，硅为3.59 x10-6/K，两者失配度为36%。在硅衬底上高温形成氮化镓薄膜后，在晶圆冷却时会产生严重的拉伸应力，从而造成氮化镓薄膜中出现裂痕，该裂痕问题随之氮化镓基板的面积增大（或厚度增大）而变得更加严重。
为了解决硅和氮化镓晶格失配和热失配的问题，图形化衬底（patternedsubstrate）提供了一种新的思路。在异质外延生长之前，首先在硅衬底上形成网状图形。由于网状图形将影响异质外延氮化镓薄膜的生长，因此在网状图形附近的氮化镓薄膜中会形成潜在的位错点。在晶圆冷却过程中，这些潜在的位错点在受到拉伸应力时最有可能产生位错，从而避免在网状图形内部随机形成位错。采用图形化衬底后，位错大多分布在网状图形附近，网状图形内部几乎没有裂痕。因此，网状图形内部适合形成氮化镓器件。相应地，位于网状图形内部的氮化镓基板被称为器件区域，包围器件区域的网状图形为其边界区域。在边界区域中，网状图形可以采用凹陷结构（concave）或凸起结构（convex），它们合称为边界结构。
网状图形的设计对降低位错密度有很大影响。美国专利US 7,915,747（发明人：Matsushita；授权日：2011年3月29日）提出沿氮化镓一个解理面（cleavage plane）设计的网状图形（即边界区域）。这在图1和图2中详细披露。如图1所示，氮化镓薄膜有三个解理面：w、x和y。其中，解理面(-1010)和(10-10)与解理面w平行；解理面(-1100)和(1-100)与解理面x平行；解理面(0-110)和(01-10)与解理面y平行。如图2所示，在硅衬底1上通过异质外延生长氮化镓基板2。在异质外延生长之前，在硅衬底1上形成网状图形（即边界区域）3。在该专利中，边界区域3为条状图形，其每个线条均与解理面w平行。该专利认为氮化镓基板2的解理面w与硅衬底1的晶圆取向面（wafer flat ）2a平行。由于边界区域3的存在，沿解理面w方向的位错将形成在边界区域3附近。但是，该专利仍无法控制沿解理面x方向的位错5a、5b以及沿解理面y方向的位错5c，这些位错5a、5b、5c仍可随机形成。这将对在氮化镓基板2上形成的器件质量产生负面影响。
发明内容
本发明的主要目的是提供一种降低异质外延片中位错密度的方法。
本发明的另一目的是提供一种在不增加生产成本的前提下，降低异质外延片中位错密度的方法。
根据这些以及别的目的，本发明提出一种由解理面决定器件区域边界的半导体晶圆，其特征在于含有：一衬底，以及至少一在该衬底上通过一异质外延生长的半导体基板，所述半导体基板具有多个解理面（cleavage planes）；一含有至少部分所述半导体基板的器件区域，所述器件区域由一边界区域包围，所述边界区域与所述器件区域具有不同衬底表面；所述器件区域为一多边形，所述多边形的每条边线与一个所述解理面平行，每个所述多个解理面与所述多边形的至少一条边线平行。
本发明还提出一种由解理面决定器件区域边界的半导体晶圆，其特征在于含有：一衬底，以及至少一在该衬底上通过一异质外延生长的半导体基板，所述半导体基板具有多个解理面（cleavage planes）；含有至少部分所述半导体基板、相邻的第一和第二器件区域，所述第一和第二器件区域由一边界区域分开，所述第一和第二器件区域具有相同衬底表面，所述边界区域与所述第一和第二器件区域具有不同衬底表面；所述边界区域为一锯齿形，所述锯齿形的每条边线与一个所述解理面平行，每个所述多个解理面与所述锯齿形的至少一条边线平行。
附图说明
图1表示氮化镓基板的主要解理面（cleavage planes）。
图2是一种器件区域边界与一解理面平行的半导体基板俯视图（以往技术）。
图3A是第一种具有多边形器件区域边界的半导体基板俯视图；图3B是第二种具有多边形器件区域边界的半导体基板俯视图。
图4是一种具有锯齿形器件区域边界的半导体基板俯视图。
注意到，这些附图仅是概要图，它们不按比例绘图。为了显眼和方便起见，图中的部分尺寸和结构可能做了放大或缩小。在不同实施例中，相同的符号一般表示对应或类似的结构。虽然边界区域和边界结构具有一定宽度，但在说到边界区域的形状（如多边形、锯齿形等）或边界结构的方向时，该宽度被忽略。
具体实施方式
氮化镓基板2共有三个解理面w、x和y。在以往技术中，边界区域3仅与其中一个解理面w平行。虽然这种网状图形（即边界区域）3的设计能控制沿解理面w方向的位错，但仍无法控制沿解理面x方向的位错5a、5b以及沿解理面y方向的位错5c。本发明提出一种新的网状图形设计，其器件区域为一六边形，该六边形的边线分别与三个解理面w、x和y平行。本方法仅需对网状图形的布局做优化，而对异质外延的工艺流程没有改变，故其增加的生产成本可以忽略不计。
图3A表示第一种具有多边形器件区域边界的半导体基板12。该半导体基板12共有三个解理面w、x和y，其器件区域14a为一六边形C1-C6。该器件区域14a被边界区域13包围，边界区域13含有边界结构，器件区域14a与边界区域13具有不同的衬底表面。其中，边界C1 -C2将器件区域14a和14c分开，它和解理面w平行；边界C2 -C3将器件区域14a和14d分开，它和解理面y平行；边界C3 -C4将器件区域14a和14e分开，它和解理面x平行；边界C4 -C5将器件区域14a和14f分开，它和解理面w平行；边界C5 -C6将器件区域14a和14g分开，它和解理面y平行；边界C6 -C1将器件区域14a和14b分开，它和解理面x平行。
图3B表示第二种具有多边形器件区域边界的半导体基板12`。该半导体基板12`共有两个解理面x`和y`，其器件区域14a`为一平行四边形C`1-C`4。该器件区域14a`被边界区域13`包围，边界区域13`含有边界结构, 器件区域14a`与边界区域13`具有不同的衬底表面。其中，边界C`1 -C`2将器件区域14a`和14b`分开，它和解理面x`平行；边界C2 -C3将器件区域14a`和14c`分开，它和解理面y`平行；边界C`3 -C`4将器件区域14a`和14d`分开，它和解理面x`平行；边界C`4 -C`1将器件区域14a`和14e`分开，它和解理面y`平行。很明显，图3A-图3B的实施例可以推广到具有更多解理面的半导体基板。比如说，如果半导体基板共有四个解理面，则器件区域可采用八边形。
图4表示一种具有锯齿形器件区域边界的半导体基板22。该半导体基板22共有三个解理面w、x和y。器件区域24a与器件区域24b-24e之间由边界区域23分隔，边界区域23含有边界结构, 器件区域24a与边界区域23具有不同的衬底表面。比如说，器件区域24a与器件区域24b之间由锯齿形D18-D1分隔。在该实施例中，锯齿形D18-D1的宽度被忽略。该锯齿形含有多条边线。其中，边线D18-D19与解理面w平行；边线D19-D20与解理面x平行；边线D20-D21与解理面w平行；边线D21-D22与解理面y平行；边线D22-D1与解理面w平行。注意到，边线D18-D19与边线D19-D20相连，它们之间的角度为一正角；边线D19-D20与边线D20-D21相连，它们之间的角度为一负角。
本发明主要目的是在衬底材料和基板半导体材料晶格失配和/或热失配的情况下，降低异质外延的片中位错密度。本发明虽然以硅衬底和氮化镓基板作为例子，对于熟悉本领域的人士来说，本发明中的衬底可以推广到多种衬底材料，包括半导体材料、绝缘体材料或金属材料，如硅、蓝宝石、碳化硅等。基板材料也可以推广到各种半导体材料，如GaN、GaAs、AlGaAs、GaASP、AlGaInP、GaP、ZnSe、InGaN、AlGaN、AlN等。在本发明中，基板材料形成在衬底材料之上。为简便计，本发明的附图没有画出衬底和基板之间的缓冲层薄膜（如含有不同铝浓度的AlGaN薄膜）、中间层薄膜或其它薄膜，这并不影响披露本发明的精神。
应该了解，在不远离本发明的精神和范围的前提下，可以对本发明的形式和细节进行改动，这并不妨碍它们应用本发明的精神。因此，除了根据附加的权利要求书的精神，本发明不应受到任何限制。
Claims (5)
1.一种由解理面决定器件区域边界的半导体晶圆，其特征在于含有：
一衬底，以及至少一在该衬底上通过一异质外延生长的半导体基板，所述半导体基板具有多个解理面（cleavage planes）；
一含有至少部分所述半导体基板的器件区域，所述器件区域由一边界区域包围，所述边界区域与所述器件区域具有不同衬底表面；
所述器件区域为一多边形，所述多边形的每条边线与一个所述解理面平行，每个所述多个解理面与所述多边形的至少一条边线平行。
2.一种由解理面决定器件区域边界的半导体晶圆，其特征在于含有：
一衬底，以及至少一在该衬底上通过一异质外延生长的半导体基板，所述半导体基板具有多个解理面（cleavage planes）；
含有至少部分所述半导体基板、相邻的第一和第二器件区域，所述第一和第二器件区域由一边界区域分开，所述第一和第二器件区域具有相同衬底表面，所述边界区域与所述第一和第二器件区域具有不同衬底表面；
所述边界区域为一锯齿形，所述锯齿形的每条边线与一个所述解理面平行，每个所述多个解理面与所述锯齿形的至少一条边线平行。
3.根据权利要求1-2所述的半导体晶圆，其特征还在于：该衬底含有一衬底材料，该半导体基板含有一半导体材料，所述衬底材料与所述半导体材料的晶格常数失配或热膨胀系数失配。
4.根据权利要求1所述的半导体晶圆，其特征还在于：所述多边形为平行四边形、六边形或八边形。
5.根据权利要求2所述的半导体晶圆，其特征还在于：
所述边界区域包含第一、第二和第三边线；
所述第一边线与所述第二边线相连，所述第一边线到所述第二边线为一正角；
所述第二边线与所述第三边线相连，所述第二边线到所述第三边线为一负角。
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