JP4850485B2 - 増幅回路 - Google Patents

Description

本発明は、主としてＶＨＦ帯、ＵＨＦ帯、マイクロ波帯およびミリ波帯で用いられる増幅回路の構成に関する。

図９は、高出力増幅器に用いられている従来の増幅回路の等価回路図である（例えば、非特許文献１参照）。この増幅回路は、分配回路１０、ＦＥＴセル２０、合成回路３０、および安定化回路４０で構成される。また、分配回路１０は、入力端子１１と分配端子１２を有しており、合成回路３０は、出力端子３１を有している。さらに、安定化回路４０は、抵抗４１および容量４２の並列回路で構成されている。

分配回路１０は、入力端子１１から入力された信号を小さな占有面積で複数のＦＥＴセル２０に分配するため、テーパ状のレイアウトとなっている。また、合成回路３０も、分配回路１０と同様のテーパ状のレイアウトとなっている。

また、抵抗４１および容量４２の並列回路からなる安定化回路４０は、複数のＦＥＴセル２０に対して同一の構成および素子値で構成され、分配回路１０の分配端子１２とＦＥＴセル２０との間に直列接続されている。

次に、従来の増幅回路の動作について説明する。今、入力端子１１に信号が入力されると、入力された信号は、テーパ状の分配回路１０により分配されて分配端子１２に出力され、抵抗４１と容量４２とを有する安定化回路４０を経由してＦＥＴセル２０に入力される。複数のＦＥＴセル２０により増幅された信号は、テーパ状の合成回路３０により合成され、出力端子３１に出力される。

抵抗４１と容量４２との並列回路は、安定化回路４０として機能しており、抵抗４１の素子値Ｒと容量４２の素子値Ｃは、ＦＥＴセル２０を分配合成したＦＥＴ全体で安定性が向上するように決定されている。なお、容量４２の素子値Ｃは、主に安定性を向上したい低域の周波数により決定され、抵抗４１の素子値Ｒは、主に低域における所望の安定係数の大きさにより決定される。そして、安定性を向上したい周波数で抵抗４１による損失を増やし、利得を低下させることにより安定化を実現している。

なお、増幅回路の使用周波数においては、不要な利得の低下がないことが望ましいが、安定性を向上したい周波数と使用周波数との近接の程度によっては、使用周波数においても抵抗４１の損失が増え、また、容量４２の損失によって利得の低下が生じる。

また、分配回路１０の分配端子１２側端面と複数のＦＥＴセル２０の端面とを揃えるため、容量４２と抵抗４１は、同一の構成および素子値となっている。

鄭 Compact Network for Eliminating Parametric Oscillations in High Power MMIC Amplifiers Teeter、 D.; Platzker、 A.; Bourque、 R.;Microwave Symposium Digest, 1999 IEEE MTT-S International Volume 3, 13-19 June 1999 Page（s）:967 - 970 vol.3

しかしながら、従来技術には次のような課題がある。テーパ状の分配回路１０では、分配回路１０の複数の分配端子１２のそれぞれの配置に対応して、外側に配置された分配端子１２と内側に配置された分配端子１２において、出力される信号の振幅と位相に偏差が生じ、各ＦＥＴセル２０が不均一動作して利得が低下することが知られている。

したがって、同一の素子値Ｒを有する抵抗４１と同一の素子値Ｃを有する容量４２で安定化を図っている従来の回路構成において、テーパ状の分配回路１０の分配振幅偏差により利得が低下しているＦＥＴセル２０では、安定化が効きすぎて、不要な利得の低下を生じさせていることになる。

本発明は上述のような課題を解決するためになされたもので、安定化を図りつつＦＥＴセルを均一動作させて利得を向上させることのできる増幅回路を得ることを目的とする。

本発明に係る増幅回路は、入力信号を複数の信号に分配して複数の分配端子に出力する分配回路と、分配回路により分配された信号のそれぞれを増幅する複数のＦＥＴセルと、複数のＦＥＴセルにより増幅されたそれぞれの信号を合成する合成回路と、分配回路の複数の分配端子と複数のＦＥＴセルとの間に接続され、容量およびインダクタの直列回路と、抵抗との並列回路を有する複数の安定化回路とを備えた増幅回路において、複数の安定化回路のそれぞれは、接続されるＦＥＴセルごとに異なる素子値から構成された並列回路を有し、複数の分配端子の配置に応じて分配回路から出力される信号に生じる振幅偏差および位相偏差を考慮して、複数の安定化回路内のそれぞれに含まれている容量の素子値を変えてそれぞれの安定化回路の通過損失を変えることで複数のＦＥＴセルに入力される信号の振幅の均一化を図るとともに、複数の安定化回路内のそれぞれに含まれている抵抗の素子値の選定により分配合成した増幅回路全体での安定係数を１以上とすることで増幅回路の安定化を図るものである。

本発明によれば、接続されるＦＥＴセルごとに異なる素子値から構成された並列回路を有する安定化回路を用いることにより、安定化を図りつつＦＥＴセルを均一動作させて利得を向上させることのできる増幅回路を得ることができる。

以下、本発明の増幅回路の好適な実施の形態につき図面を用いて説明する。
本発明の増幅回路は、接続されるＦＥＴセルごとに異なる素子値を有する複数の安定化回路を備えることにより、利得向上と安定化を実現するものである。

実施の形態１．
図１は、本発明の実施の形態１における増幅回路の等価回路図である。この増幅回路は、分配回路１０、ＦＥＴセル２０、合成回路３０、および安定化回路４０で構成される。また、分配回路１０は、入力端子１１と分配端子１２を有しており、合成回路３０は、出力端子３１を有している。

さらに、安定化回路４０は、容量４２とインダクタ４３の直列回路と、この直列回路と並列に接続された抵抗４１との並列回路で構成されている。ここで、容量４２は、どれも同一の素子値を有するものではなく、分配回路１０の分配振幅偏差に応じて、その素子値Ｃ１〜ＣＮが異なっている。

次に、動作原理について説明する。今、入力端子１１に信号が入力されると、入力された信号は、分配回路１０により分配されて分配端子１２に出力され、それぞれの安定化回路４０を経由してＦＥＴセル２０に入力される。それぞれのＦＥＴセル２０により増幅された信号は、合成回路３０により合成され、出力端子３１に出力される。

分配回路１０では、分配回路１０の複数の分配端子１２のそれぞれの配置に対応して、外側に配置された分配端子１２と内側に配置された分配端子１２において、出力される信号の振幅と位相に偏差が生じる。そこで、本実施の形態１における安定化回路４０は、それぞれの振幅偏差に応じて（すなわち、それぞれの分配端子１２の配置に応じて）、容量４２の素子値Ｃ１〜ＣＮを変えて安定化回路の通過損失を変えることにより、各ＦＥＴセル２０に入力される信号の振幅を均一化している。また、安定性については、ＦＥＴセル２０を分配合成した増幅回路全体で安定係数が１以上となるように、抵抗４１の素子値Ｒを決定することにより、安定化を実現している。

以上のように、実施の形態１によれば、それぞれの安定化回路内の容量の素子値を変えることにより、設計パラメータを増やすことができ、この設計パラメータの設定により、各ＦＥＴセルに入力される信号の振幅の均一化を図ることができる。その結果、各ＦＥＴセルが均一動作し、利得を向上させた増幅回路を得ることができる。また、安定化回路に含まれる抵抗の素子値の選定により、同時に、増幅回路の安定化を図ることもできる。

実施の形態２．
図２は、本発明の実施の形態２における増幅回路のレイアウトの例示図である。ＦＥＴセル２０以外の分配回路１０、合成回路３０、安定化回路４０については、実際の構成に近いレイアウトを示している。安定化回路４０の抵抗４１と容量４２は、それぞれ薄膜抵抗とＭＩＭキャパシタで構成され、ＦＥＴセル２０自身を均一動作させるため、対称構造となるように抵抗４１が２個と容量４２が１個の並列回路として構成されている。

また、インダクタは、レイアウト上無視し、ＦＥＴセル２０端面を揃えるため、薄膜抵抗とＭＩＭキャパシタのそれぞれの電極を含めて、同じ長さとなるように各素子の長さＬ_Ｒ、Ｌ_Ｍを決定している。なお、ここでは、３個のＦＥＴセルに安定化回路４０を接続した例を示しているが、ＦＥＴセル２０の個数は、何個でもよいし、また、安定化回路４０の抵抗と容量の個数も、それぞれ何個でもよい。

このような図２の構成において、容量の素子値は、ＭＩＭキャパシタの幅と長さで決定される。具体的には、容量の素子値を大きくする場合には、ＭＩＭキャパシタの幅を大きくし、容量の素子値を小さくする場合には、ＭＩＭキャパシタの幅を小さくすればよい。従って、ＭＩＭキャパシタの幅を可変とすることで、ＦＥＴセル２０のレイアウトを変えることなく、容易に容量の素子値を変えることができる。

以上のように、実施の形態２によれば、安定化回路の容量としてＭＩＭキャパシタを用いており、ＭＩＭキャパシタの幅と長さを決定することにより、ＦＥＴセルのレイアウトに影響を及ぼさずに、それぞれの安定化回路内の容量の素子値を容易に所望値に設定できる。その結果、各ＦＥＴセルが均一動作し、利得を向上させた増幅回路を得ることができる。

実施の形態３．
図３は、本発明の実施の形態３において、各ＭＩＭキャパシタの幅をパラメータとしたときの増幅回路の利得（ＭＡＧ）と安定係数（Ｋファクタ）の周波数特性を示した図である。また、図４は、本発明の実施の形態３において、ＭＩＭキャパシタの幅と増幅回路の利得との関係の計算例を示した図である。ＦＥＴセル２０は、ゲート幅７５×４μｍである。抵抗４１の素子値は、３３Ωとなるように薄膜抵抗の幅Ｗ_Ｒと長さＬ_Ｒをそれぞれ３０μｍ、２０μｍとしている。また、ＭＩＭキャパシタの長さＬ_Ｍは、２０μｍである。

図３に示されるように、ＭＩＭキャパシタの幅Ｗ_Ｍ１とＷ_Ｍ３を等しくし、Ｗ_Ｍ２をこれらと異なる値とすることにより、３個のＭＩＭキャパシタの幅を全て同一にした場合、つまり、３個の容量の素子値を同一にした場合に比べ、所望の規格化周波数Ｆ０＝１付近において、増幅回路のＭＡＧ（最大有能電力利得）が向上し、増幅回路全体での安定係数も低周波から高周波にかけて、１以上になっていることがわかる。

また、図４に示されるように、ＭＩＭ２の幅Ｗ_Ｍ２を５４μｍに固定し、ＭＩＭ１とＭＩＭ３の幅を同一にして３０μｍから５４μｍまで変化させた場合、あるいは、ＭＩＭ２の幅Ｗ_Ｍ２を５０μｍに固定し、ＭＩＭ１とＭＩＭ３の幅を同一にして３０μｍから５０μｍまで変化させた場合には、３個のＭＩＭキャパシタＭＩＭ１〜ＭＩＭ３の幅を同一にした場合と比較して、ＭＡＧが最適となるＭＩＭの幅の組み合わせが種々あることがわかる。

すなわち、分配回路１０の複数の分配端子１２のそれぞれの配置に対応して、内側に配置された分配端子１２に接続される容量に比べ、外側に配置された分配端子１２に接続される容量ほど、その素子値を小さくすることにより、ＭＡＧが向上する。また、例えば、図４において、ＭＡＧで７ｄＢ以上を実現する場合には、Ｗ_Ｍ１、Ｗ_Ｍ２、Ｗ_Ｍ３をすべて５０μｍにする組み合わせ以外に、Ｗ_Ｍ１を３０μｍ、Ｗ_Ｍ２を５０μｍ、Ｗ_Ｍ３を３０μｍにする組み合わせなどもあり、設計の自由度を向上させることが可能となる。

以上のように、実施の形態３によれば、分配回路の複数の分配端子のそれぞれの配置に対応して、内側に配置された分配端子に接続される容量に比べ、外側に配置された分配端子に接続される容量ほど、その素子値を小さくするように、ＭＩＭキャパシタの幅を異なる値とすることにより、増幅回路のＭＡＧ（最大有能電力利得）を所望値以上とするためのそれぞれのＭＩＭキャパシタの幅の組合せを増やすことができ、利得を向上させた増幅回路を得るための設計の自由度を増やすことが可能となる。

なお、図３において、Ｆ０が０．１以下では安定係数が１以下となっているが、従来の回路構成でも数ＭＨｚなどの低周波については、直列の安定化回路のみでは安定性を向上するのは困難であり、直列の容量や並列の安定化回路などを用いて安定化が図られる。

実施の形態４．
図５は、本発明の実施の形態４における増幅回路の等価回路図である。図５の増幅回路の等価回路は、実施の形態１における図１の増幅器の等価回路と比較すると、安定化回路４０内の素子値が異なっている。具体的には、実施の形態１においては、接続されるＦＥＴセル２０ごとに容量の素子値のみをＣ１〜ＣＮと異なる値にしているのに対し、本実施の形態４においては、接続されるＦＥＴセル２０ごとに抵抗の素子値のみをＲ１〜ＲＮと異なる値にしている。

このように、抵抗の素子値を変えた安定化回路４０を用いることにより、ＦＥＴセル２０ごとに安定係数の大きさを最適にすることができる。この結果、使用周波数における安定化回路４０の不要な通過損失の増加を低減させることができ、各ＦＥＴセル２０に入力される信号の振幅は均一化され、ＦＥＴセルが均一動作し、増幅回路の利得を向上させることができる。

以上のように、実施の形態４によれば、それぞれの安定化回路内の抵抗の素子値を変えることにより、設計パラメータを増やすことができ、この設計パラメータの設定により、ＦＥＴセルごとに安定係数の大きさの最適化を図ることができる。その結果、各ＦＥＴセルによる不要な通過損失の増加を低減でき、利得を向上させた増幅回路を得ることができる。

実施の形態５．
図６は、本発明の実施の形態５における増幅回路の等価回路図である。図６の増幅回路の等価回路は、実施の形態１における図１の増幅器の等価回路と比較すると、安定化回路４０内の素子値が異なっている。具体的には、実施の形態１においては、接続されるＦＥＴセル２０ごとに容量の素子値のみをＣ１〜ＣＮと異なる値にしているのに対し、本実施の形態５においては、接続されるＦＥＴセル２０ごとに、容量の素子値とともに、インダクタの素子値をＬ１〜ＬＮと異なる値にしている。

このように、容量４２およびインダクタ４３の素子値を変えた安定化回路４０を用いることにより、容量４２とインダクタ４３の直列共振の周波数を変えることができる。この結果、安定化回路４０の通過損失を変えることができ、各ＦＥＴセル２０に入力される信号の振幅は均一化され、ＦＥＴセルが均一動作し、増幅回路の利得を向上させることができる。さらに、容量の素子値のみを変える場合に比べ設計パラメータが増えるので、設計の自由度を向上させることも可能である。

以上のように、実施の形態５によれば、それぞれの安定化回路内の容量およびインダクタの素子値を変えることにより、容量の素子値のみを可変とする場合よりもさらに設計パラメータを増やすことができ、この設計パラメータの設定により、ＦＥＴセルごとに直列共振の周波数の可変化を図ることができる。その結果、各ＦＥＴセルの通過損失を変えることができ、利得を向上させた増幅回路を得ることができる。

実施の形態６．
図７および図８は、それぞれ、本発明の実施の形態６における安定化回路４０のレイアウトの例示図である。図７および図８に示されるように、インダクタ４３の素子値の変更は、ＭＩＭキャパシタからＦＥＴセル２０までの間に伝送線路４４を設け、その伝送線路４４の幅と長さを変えることにより、容易に行うことができる。

伝送線路４４の長さを変える場合には、図８に示すようにクランク状にレイアウトすることにより、ＦＥＴセル２０のレイアウトを変えることなく、容易にインダクタ４３の素子値を変えることができる。

以上のように、実施の形態６によれば、伝送線路の幅と長さを変えることにより、ＦＥＴセルのレイアウトに影響を及ぼさずに、それぞれの安定化回路内のインダクタの素子値を変えることができ、ＦＥＴセルごとに直列共振の周波数の可変化を図ることができる。その結果、各ＦＥＴセルの通過損失を変えることができ、利得を向上させた増幅回路を得ることができる。

本発明の実施の形態１における増幅回路の等価回路図である。 本発明の実施の形態２における増幅回路のレイアウトの例示図である。 本発明の実施の形態３において、各ＭＩＭキャパシタの幅をパラメータとしたときの増幅回路の利得（ＭＡＧ）と安定係数（Ｋファクタ）の周波数特性を示した図である。 本発明の実施の形態３において、ＭＩＭキャパシタの幅と増幅回路の利得との関係の計算例を示した図である。 本発明の実施の形態４における増幅回路の等価回路図である。 本発明の実施の形態５における増幅回路の等価回路図である。 本発明の実施の形態６における安定化回路のレイアウトの例示図である。 本発明の実施の形態６における安定化回路のレイアウトの例示図である。 高出力増幅器に用いられている従来の増幅回路の等価回路図である。

符号の説明

１０ 分配回路、１１ 入力端子、１２ 分配端子、２０ ＦＥＴセル、３０ 合成回路、３１ 出力端子、４０ 安定化回路、４１ 抵抗、４２ 容量、４３ インダクタ、４４ 伝送線路。

Claims (5)

1. 入力信号を複数の信号に分配して複数の分配端子に出力する分配回路と、
   前記分配回路により分配された信号のそれぞれを増幅する複数のＦＥＴセルと、
   前記複数のＦＥＴセルにより増幅されたそれぞれの信号を合成する合成回路と、
   前記分配回路の前記複数の分配端子と前記複数のＦＥＴセルとの間に接続され、容量およびインダクタの直列回路と、抵抗との並列回路を有する複数の安定化回路と
   を備えた増幅回路において、
   前記複数の安定化回路のそれぞれは、接続されるＦＥＴセルごとに異なる素子値から構成された並列回路を有し、前記複数の分配端子の配置に応じて前記分配回路から出力される信号に生じる振幅偏差および位相偏差を考慮して、前記複数の安定化回路内のそれぞれに含まれている前記容量の素子値を変えてそれぞれの安定化回路の通過損失を変えることで前記複数のＦＥＴセルに入力される信号の振幅の均一化を図るとともに、前記複数の安定化回路内のそれぞれに含まれている前記抵抗の素子値の選定により分配合成した増幅回路全体での安定係数を１以上とすることで増幅回路の安定化を図る
   ことを特徴とする増幅回路。
2. 請求項１に記載の増幅回路において、
   前記並列回路に含まれる前記抵抗は、薄膜抵抗で構成され、
   前記並列回路に含まれる前記容量は、ＭＩＭキャパシタで構成され、接続されるＦＥＴセルごとに前記ＭＩＭキャパシタの幅を変えることにより前記容量の素子値を変更する
   ことを特徴とする増幅回路。
3. 請求項１または２に記載の増幅回路において、
   前記並列回路に含まれる前記容量は、前記分配回路の前記複数の分配端子のそれぞれの配置に対応して、外側に配置された分配端子に接続される容量の素子値が、内側に配置された分配端子に接続される容量の素子値よりも小さい素子値を有することを特徴とする増幅回路。
4. 請求項１に記載の増幅回路において、
   前記複数の安定化回路のそれぞれは、前記並列回路に含まれる前記容量および前記インダクタが、接続されるＦＥＴセルごとに異なる素子値を有し、前記複数の安定化回路内のそれぞれに含まれている前記容量の素子値および前記インダクタの素子値を変えることで前記複数のＦＥＴセルに入力される信号の振幅の均一化を図る
   ことを特徴とする増幅回路。
5. 請求項４に記載の増幅回路において、
   前記並列回路に含まれる前記抵抗は、薄膜抵抗で構成され、
   前記並列回路に含まれる前記容量は、ＭＩＭキャパシタで構成され、接続されるＦＥＴセルごとに前記ＭＩＭキャパシタの幅を変えることにより前記容量の素子値を変更し、
   前記並列回路に含まれる前記インダクタは、伝送線路で構成され、接続されるＦＥＴセルごとに前記伝送線路の線路幅と長さを変えることにより前記インダクタの素子値を変更する
   ことを特徴とする増幅回路。

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