JP4768546B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4768546B2
JP4768546B2 JP2006221836A JP2006221836A JP4768546B2 JP 4768546 B2 JP4768546 B2 JP 4768546B2 JP 2006221836 A JP2006221836 A JP 2006221836A JP 2006221836 A JP2006221836 A JP 2006221836A JP 4768546 B2 JP4768546 B2 JP 4768546B2
Authority
JP
Japan
Prior art keywords
electrode
substrate
adhesive layer
insulating adhesive
semi
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006221836A
Other languages
English (en)
Other versions
JP2008047694A (ja
Inventor
正孝 水越
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2006221836A priority Critical patent/JP4768546B2/ja
Publication of JP2008047694A publication Critical patent/JP2008047694A/ja
Application granted granted Critical
Publication of JP4768546B2 publication Critical patent/JP4768546B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731Location prior to the connecting process
    • H01L2224/73101Location prior to the connecting process on the same surface
    • H01L2224/73103Bump and layer connectors
    • H01L2224/73104Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Wire Bonding (AREA)

Description

本発明は、半導体素子と半導体素子、或いは、半導体素子と回路基板をそれぞれの電極どうしを接続することで実現させる半導体装置を製造する方法の改良に関する。
現在、LSIに対して大規模なシステム化や異種機能をもつ半導体素子を混載したいなどの要求が高まっている。
20〜30億個から200〜300億個にも及ぶトランジスタを含むLSIを1チップに作り込む場合、或いは、異種機能をもつデバイス、例えば、アナログデバイスとCMOSロジックを1チップに作り込む場合、設計コスト、及び、プロセスコストは膨大な額となり、しかも、完成するまでに長い期間が必要である。
このような1チップLSIの課題を解決する手段として、システムインパッケージ(SiP)技術が開発された。この技術は、実装の技術を用いて、複数のチップや異種デバイスを組み合わせ、システムを構成するものであり、このようにすると、開発期間は短くなって、開発コストは小さくすることが可能になる。
そこで、種々なタイプのSiPが提案されているのであるが、1 チップのSoC(システムオンチップ=システムLSI)と同等な高速性を実現出来るSiPとしてCOC(チップオンチップ)が知られていて、このCOCはチップとチップをフェイスツウフェイスに最短距離で結んだSiPである。
通常、親となるチップと子となるチップを対向させてCOCを形成する場合、親チップの素子領域上に受け側の電極を作り、子チップの電極を接続することになる。この接続を低ストレスで行い、接続間の補強のため、アンダーフィルと呼ばれる絶縁性接着剤を充填することが必要である。
然しながら、親チップと子チップとの接続後、接着剤を充填する場合、子チップの周辺に接着剤が流れ出し、親チップの他の電極を覆ったり、又、汚染させるなどの問題が起こっている。
この問題の対策として、子チップと親チップの電極を予め半硬化の接着剤で覆い、切削加工等で平坦化し、電極の接続と互いの接着剤の接続を同時に行う方法が知られている。
この方法は、平坦面の固相拡散接合であるため、低ストレスで接続できること、及び、後からアンダーフィル樹脂を充填する必要がないこと等の利点がある。然しながら、厳密には、電極と接着剤面とは、同一の平坦面にはならず、弾性率の小さい樹脂が押されて平坦化されるため、平坦化加工後に20〜300nm程度も金属面より高くなってしまう。
この金属電極より若干高い樹脂を接続すると、樹脂が金属電極上に流れ込むという問題が発生する。金属電極のサイズが100μmを超える場合は、この僅かな樹脂の流れ込みは問題にはならないが、20〜30μmと小さなサイズの電極である場合、樹脂の流れ込みが金属電極間の電気的接続を阻害することになる。
また、表面に電極が露出された半導体素子どうしを接合するに際し、少なくとも一方の半導体素子表面における電極間に樹脂を充填して樹脂層を形成し、少なくとも一方の半導体素子の電極を表面から突出させ、両半導体素子の電極どうしを接触させて加圧し、その接触部で電極を押し拡げた後、前記樹脂層の表面を他方の半導体素子の表面に接触させるようにした発明が知られている(例えば、特許文献1を参照。)。
この特許文献1に見られる発明では、樹脂が接触するよりも先に、対応する電極同士を接触させ、電極を押し広げて接合することが特徴になっているのであるが、電極が押し広げられ、はみ出した量が玉突き状態に樹脂を押し出さないようにコントロールすることが難しい。
電極を押し広げる量が少なければ、2つの半導体素子の接合部に大きなボイドが発生して接着強度が劣化してしまう。また、押し広げる量が多い場合には、樹脂が圧力で電極間に入り込んでしまったり、半導体素子間の外側に樹脂が流れ出してしまうことになる。それ故に、この発明では、このことを危惧して電極の周辺に溝を穿ったりしている。
更にまた、一対の基体に於ける各表面に形成された複数の電極を絶縁性接着剤で埋め込み、少なくとも一方の基体について、切削加工により、複数の電極の表面及び絶縁膜の表面が連続して平坦となるように処理し、各基体を複数の電極どうし及び絶縁膜どうしを対向させて接続し、一体化する発明が知られている(例えば、特許文献2を参照。)。
この特許文献2に見られる発明では、切削平坦化を用いて金属電極と絶縁性接着剤を連続して平坦に加工し、対向させて接続することが特徴になっているのであるが、絶縁性接着剤と金属電極を切削平坦化した場合、ミクロンレベルでは平坦であるがサブミクロンレベルでは絶縁性接着剤が金属電極よりも隆起して突起になってしまうので、これらを接続した際、サブミクロンの樹脂の突起が先に接触することになり、このような状態で、温度が絶縁性接着剤である樹脂の軟化点以上であれば、樹脂が金属電極の間に流れ込んで、電極同士の電気的接続を阻害することになる。従って、安定した電気的接続を行う為には、先ず圧力を加えて樹脂を変形させ金属電極どうしを接触させた後、温度を加えて樹脂を軟化させるなどの面倒なシーケンスが必要となる。
前掲の発明の他にも、表面に電極が形成された第1の基体に対し、その電極を埋め込む絶縁膜を形成し、切削加工により、電極の表面及び絶縁膜の表面を平坦化処理し、これとは別に、表面に電極が形成された第2の基体に第1の基体を電極どうしが接触するように対向させて第1の基体と第2の基体とを前記絶縁膜により接続すると共に第1の電極と第2の電極との間に金属の固相拡散層を生成させる発明が知られている(例えば、特許文献3を参照。)。
この特許文献3に見られる発明も、前記説明した特許文献2に見られる発明の問題点と同様な問題をもっている。
何れにせよ、各特許文献に開示された発明に依った場合、第1の基体と第2の基体との電極どうしを対向させて接合する際、電極の構造、絶縁性樹脂層の構造、電極どうしや絶縁性樹脂層どうしの接合を実施するタイミングなどの関係で、電極間に絶縁性接着が被着されて電気的特性を劣化させる旨の事故を皆無にすることは困難と考えられる。
特開2003−249620号公報 特開2005−12098号公報 特開2005−294430号公報
本発明では、半導体素子と半導体素子、或いは、半導体素子と回路基板をそれぞれの電極どうしを接続し、そして、それら接続電極間に絶縁性樹脂接着剤(アンダーフィル)を充填した場合、該絶縁性接着樹脂剤が流出し、該接続した電極間に流れ込んで電気的特性が劣化するのを防止できるようにする。
本発明に依る半導体装置の製造方法に於いては、表面が切削加工で平坦化された複数の第1の電極(例えば電極5)とそれを囲む様に形成され第1の電極の頂面に比較して表面が僅かに高い半硬化の絶縁性接着層(例えば接着性絶縁ペースト層6)を有する第1の基体に対し、表面が同様に切削加工で平坦化された複数の第2の電極(例えば電極15)とそれを囲む様に形成され第2の電極の頂面に比較して僅かに低い半硬化の絶縁性接着層 (例えば接着性絶縁ペースト層16)を有する第2の基体を対向させ、その位置関係で第1の電極と第2の電極とを嵌合してから加圧及び加熱し、対応する第1の電極と第2の電極とを固相拡散接合すると共に半硬化の絶縁性接着層を硬化させて第1の基体と第2の基体とを結合することが基本になっている。
前記手段を採ることに依り、電極をもつ第1の基体(半導体素子或いは回路基板)と電極をもつ第2の基体(半導体素子)とを接続する際、一方の基体に於ける電極の頂面面積と他方の基体に於ける電極の頂面面積との間には僅かな差をもたせ、且つ、接続される基体間に在る半硬化の絶縁性樹脂の頂面高さに比較し、大きな頂面面積をもつ電極の頂面高さは僅かに低く、そして、小さな頂面面積をもつ電極の頂面高さは僅かに高く設定した構成にしてあることから、加圧及び加熱に依って、両基体の各電極が固相拡散接合された後に絶縁性樹脂の硬化接着の作用が実現されることとなり、従って、接続される基体間全体に絶縁性接着剤が密に行き渡った状態になった場合、両基体の電極頂面間に絶縁性樹脂が入り込んで電気的特性を阻害するような事態は起こらず、従って、両基体の接合は信頼性が高いものとなる。
本発明では、電極をもつ第1の基体(半導体素子或いは回路基板)と電極をもつ第2の基体(例えば半導体素子)とを接続し、その両基体の接続間に絶縁性樹脂を充填した構成の半導体装置を製造するに際し、電極どうしの接続が行われる前に各電極が絶縁性樹脂で覆われたり汚染されたりすることがないようにしている。
即ち、第1の基体に於いては、予め形成した半硬化絶縁性樹脂の表面に比較して僅かに窪んだ形状の第1の電極が形成され、また、第2の基体に於いては、予め形成した半硬化絶縁性樹脂の表面に比較して僅かに突出した形状の第2の電極が形成され、しかも、第1の基体に於ける第1の電極の頂面面積は第2の基体に於ける電極の頂面面積に比較して僅かに大きく形成されている。尚、前記電極の窪みに於ける深さは前記電極の突出部分に於ける高さと略等しいか、又は、僅かに大きく、即ち、深くする。
従って、第1の基体と第2の基体とを電極どうしを対向して接触させた場合、第1の基体に於ける電極の窪みに第2の基体に於ける電極の突出部分が入り込む状態になることで互いの半硬化絶縁性樹脂が衝合することになる。
前記した構成になっていることから、電極の窪み深さ及び突出高さの調節により、絶縁性樹脂が第1の基体及び第2の基体に於ける両電極のギャップに流れ込む前に両電極は確実に接触することが可能であり、そして、両電極が接してサブミクロンレベルで押し込まれることで変形し、その段階で初めて絶縁性樹脂どうしが接触する。このことから、平坦な電極同士を対向させて、低圧力を加え、且つ、加熱することにより、電極どうしを接合し、同時に樹脂どうしを接着硬化させることができる。
図1乃至図4は本発明の1実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、これらの図を参照しつつ説明する。
(1) 図1(A)参照
図1(A)は半導体装置に於ける第2の基体を表し、Si基板11に選択的にAlからなる電極12を形成し、次いで、SiO2 からなる絶縁膜13を形成し、次いで、リソグラフィ技術に依って絶縁膜13に開口を形成してから、その開口内に表出された電極12上にTi、Cr、Ni等からなるバリア層14を形成し、次いで、バリア層14上に例えば、Au、Cu、Sn等からなる電極15を形成し、次いで、電極15の間を埋める半硬化状態の接着性絶縁ペースト層16を形成する。
第2の基体に於いては、電極15が接着性絶縁ペースト層16の高さに比較して僅かに突出する高さに形成されている。このような構成を実現するには、若干の技術を必要とするので、これについては後に詳述する。
(2) 図1(B)参照
図1(B)は半導体装置に於ける第1の基体を表し、Si基板1には選択的にAlからなる電極2を形成し、次いで、SiO2 からなる絶縁膜3を形成し、次いで、リソグラフィ技術に依って絶縁膜3に開口を形成してから、その開口内に表出された電極2上に例えば、Ti、Cr、Ni等からなるバリア層4を形成し、バリア層4上に例えばAu、Cu、Sn等からなる電極5を形成し、電極5間を埋める接着性絶縁ペースト層6を形成する。
第1の基体に於いては、電極5が接着性絶縁ペースト層6の高さに比較して僅かに窪んだ高さに形成されている。尚、このような構成を実現する手段については、後に第2の基体を作製する工程について詳述する中で説明する。
(3) 図2参照
第1の基体と第2の基体との電極側が相対向するように配置し、電極5と電極15とが嵌合するような状態にして両者を接続する。
この場合、接着性絶縁ペースト層6と接着性絶縁ペースト層16も熱処理されて接合されるのであるが、その際、ペースト層6及び16が軟化して電極5や電極15に被着するような状態になった場合でも、その前に電極5と15との各頂面間は電気接続が維持できる状態に衝合しているので、その間にペーストが侵入する余地はない。
(4) 図3参照
第2の基体と結合された第1の基体はパッケージ基板7上に固着され、第1の基体1に於ける周辺電極5Aはパッケージ基板7上の電極7Aとボンディングワイヤ8を介して接続される。
図4乃至図7は微小な突起状電極をもつ第2の基体を作製する工程を説明する為の工程要所に於ける第2の基体を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。尚、図1乃至図3に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
(1) 図4参照
図4には、Si基板11に選択的にAlからなる電極12の形成、絶縁膜13の形成、バリア層14の形成、電極15の形成を終わり、全体を揮発性溶剤を含んだ接着性絶縁ペースト層16で覆った状態が示されている。尚、この場合の揮発性溶剤は経験的に得られるデータに基づいて適切に選択する。
(2) 図5参照
第1の温度、例えば100℃程度の温度で加熱して揮発性溶剤を揮発させ、絶縁ペースト層16を乾燥させて第1の半硬化状態にする。この乾燥に依って、絶縁ペースト層16の体積は減少するのであるが、電極15が露出しない程度にすることが肝要である。
(3) 図6参照
第1の半硬化状態になった絶縁ペースト層16及び電極15は、刃を用いて切削加工することで必要な高さ分が残るように切り取る。
この切削加工に依って、絶縁ペースト層16及び電極15は基板11の底面から略同一の高さの平面を成すように加工されるのであるが、この場合、第1の半硬化状態に於ける絶縁ペースト層16の弾性率は電極15の弾性率に比較して小さいので、絶縁ペースト層16の表面は電極15の頂面に比較して20〜30nm程度から200〜300nm程度に突出した状態となる。これを逆に表現すれば、電極15の頂面が絶縁ペースト層16の表面に対して窪んだ状態になっている。
(4) 図7参照
前記切削加工を施したことで、電極15の頂面が絶縁ペースト層16の表面に対して凹の状態に在る第2の基体を第2の温度、例えば130℃程度の温度で加熱し、揮発性溶剤を更に揮発させ、絶縁ペースト層16の体積を収縮させ、逆に電極15の頂面が絶縁ペースト層16の表面よりも20〜30nm程度から200〜300nm程度高くなるようにして完成する。
ところで、図1(B)に見られる第1の基体については、電極5の頂面が絶縁ペースト層6の表面に比較して若干窪んだ構成にしなければならないが、前記第2の基体の作製について説明した第1の温度を越える温度を適用して加熱することで、全ての揮発成分を除去した半硬化状態にしてから切削加工することで実現することができる。尚、第1の基体又は第2の基体を冷却した上で切削加工すれば、半硬化の絶縁性接着層の硬度が大きくなるので、切削加工が容易になる。
図8は絶縁ペースト層及び電極を切削するのに用いる切削装置の説明図であり、図1乃至図7に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。尚、図8では、理解を容易にする為、ウェハ及びバイトの近傍を表す拡大図を付加してある。
図に於いて、21はウェハを載置固定するチャックテーブル、22はバイト(刃)、23はバンプ形成ウェハ、Aはチャックテーブル21の回転方向を表す矢印、Bはバイトの送り方向を表す矢印をそれぞれ示している。この切削装置は、一般に多用されているものであって、別に特殊な構成は採っていないが、唯、微細な切削が可能なものでなければならない。
本発明に於いては、前記説明した実施の形態を含め、多くの形態で実施することができるので、以下、それを付記として例示する。
(付記1)
表面が切削加工で平坦化された複数の第1の電極とそれを囲む様に形成され第1の電極の頂面に比較して表面が僅かに高い半硬化の絶縁性接着層を有する第1の基体に対し、
表面が同様に切削加工で平坦化された複数の第2の電極とそれを囲む様に形成され第2の電極の頂面に比較して僅かに低くい半硬化の絶縁性接着層を有する第2の基体を対向させ、
その位置関係で第1の電極と第2の電極とを嵌合してから加圧及び加熱し、対応する第1の電極と第2の電極とを固相拡散接合すると共に半硬化の絶縁性接着層を硬化させて第1の基体と第2の基体とを結合すること
を特徴とする半導体装置の製造方法。
(付記2)
第2の電極は、第1の電極に比較して頂面の面積が小さいことを特徴とする付記1記載の半導体装置の製造方法。
(付記3)
第1の基体に於ける絶縁性接着層の表面、及び、該表面よりも僅かに低い第1の電極の頂面の高さの差は、第2の基体に於ける絶縁性接着層の表面、及び、該表面よりも僅かに高い第2の電極の頂面の高さの差に比較して小さくしたこと
を特徴とする付記1又は2に記載の半導体装置の製造方法。
(付記4)
付記1記載の第1の基体を作製する工程に於いて、
電極を備えた基体を任意量の揮発性溶剤を含む絶縁性接着層で覆い、第1の温度で第
1の時間加熱して溶剤を揮発させることで絶縁性接着層を乾燥させて第1の半硬化状態とする工程と、
第1の半硬化状態に在る絶縁性接着層及び第1の電極を刃を用いた切削加工により基体底面から任意の高さに切り取って半硬化状態に在る絶縁性接着層と電極を構成する金属の弾性率との差によって絶縁性接着層の表面を電極の頂面より僅かに高い状態に加工する工程とが含まれてなること
を特徴とする付記1に記載の半導体装置の製造方法。
(付記5)
付記1記載の第2の基体を作製する工程に於いて、
電極を備えた基体を任意量の揮発性溶剤を含む絶縁性接着層で覆い、第1の温度以下である第2の温度で第2の時間加熱して溶剤を揮発させることで絶縁性接着層を乾燥させて第2の半硬化状態とする工程と、
第2の半硬化状態に在る絶縁性接着層及び第2の電極を刃を用いた切削加工により基体底面から任意の高さに切り取って半硬化状態に在る絶縁性接着層と電極を構成する金属の弾性率との差によって絶縁性接着層の表面を電極の頂面より僅かに高い状態に加工する工程と、
この絶縁性接着層の表面が電極の頂面より僅かに高い状態に加工された第2の基体を第1の温度で第3の時間加熱して更に溶剤を揮発させることで第1の半硬化状態とすると同時に絶縁性接着層の体積を減少させ、電極の頂面を絶縁性接着層の表面よりも僅かに高くすること
を特徴とする付記1記載の半導体装置の製造方法。
(付記6)
刃を用いた切削加工で第1の基体および第2の基体を切削する際、切削加工を容易にする為、基体を冷却して半硬化の絶縁性接着層に於ける硬度を大きくすること
を特徴とするする付記3或いは付記4記載の半導体装置の製造方法。
本発明の1実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。 本発明の1実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。 本発明の1実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。 微小な突起状電極をもつ第2の基体を作製する工程を説明する為の工程要所に於ける第2の基体を表す要部切断側面図である。 微小な突起状電極をもつ第2の基体を作製する工程を説明する為の工程要所に於ける第2の基体を表す要部切断側面図である。 微小な突起状電極をもつ第2の基体を作製する工程を説明する為の工程要所に於ける第2の基体を表す要部切断側面図である。 微小な突起状電極をもつ第2の基体を作製する工程を説明する為の工程要所に於ける第2の基体を表す要部切断側面図である。 絶縁ペースト層と電極を切削するのに用いる切削装置を表す説明図である。
符号の説明
1 基板
2 電極
3 絶縁膜
4 バリア層
5 電極
6 接着性絶縁ペースト
11 基板
12 電極
13 絶縁膜
14 バリア層
15 電極
16 接着性絶縁ペースト

Claims (4)

  1. 複数の第1の電極を備えた基体を揮発性溶剤を含む第1の絶縁性接着層で覆い、第1の温度で第1の時間加熱して溶剤を揮発させることで第1の絶縁性接着層を乾燥させて第1の半硬化状態とする工程と、
    第1の半硬化状態に在る第1の絶縁性接着層及び第1の電極を、刃を用いた切削加工により切り取って半硬化状態に在る第1の絶縁性接着層と第1の電極を構成する金属の弾性率との差によって第1の絶縁性接着層の表面を第1の電極の頂面より高い状態に加工する工程と、
    複数の第2の電極を備えた基体を揮発性溶剤を含む第2の絶縁性接着層で覆い、第1の温度以下である第2の温度で第2の時間加熱して溶剤を揮発させることで第2の絶縁性接着層を乾燥させて第2の半硬化状態とする工程と、
    第2の半硬化状態に在る第2の絶縁性接着層及び第2の電極を、刃を用いた切削加工により切り取って半硬化状態に在る第2の絶縁性接着層と第2の電極を構成する金属の弾性率との差によって第2の絶縁性接着層の表面を第2の電極の頂面より高い状態に加工する工程と、
    第2の絶縁性接着層の表面が第2の電極の頂面より高い状態に加工された第2の基体を第1の温度で第3の時間加熱して更に溶剤を揮発させることで第1の半硬化状態とすると同時に第2の絶縁性接着層の体積を減少させ、第2の電極の頂面を第2の絶縁性接着層の表面よりも高くする工程と、
    第1の絶縁性接着層の表面が第1の電極の頂面より高く加工された第1の基体に対し、第2の絶縁性接着層の表面が第2の電極の頂面より高く加工された第2の基体を対向させる工程と、
    その位置関係で第1の電極と第2の電極とを嵌合してから加圧及び加熱し、対応する第1の電極と第2の電極とを固相拡散接合すると共に半硬化の第1及び第2の絶縁性接着層を硬化させて第1の基体と第2の基体とを結合する工程とを備えること
    を特徴とする半導体装置の製造方法。
  2. 第1の基体に於ける絶縁性接着層の表面、及び、該表面よりも低い第1の電極の頂面の高さの差は、第2の基体に於ける絶縁性接着層の表面、及び、該表面よりも高い第2の電極の頂面の高さの差に比較して小さくしたこと
    を特徴とする請求項1記載の半導体装置の製造方法。
  3. 刃を用いた切削加工で第1の基体及び第2の基体を切削する際、切削加工を容易にする為、基体を冷却して半硬化の第1及び第2の絶縁性接着層に於ける硬度を大きくすることを特徴とする請求項1或いは2記載の半導体装置の製造方法。
  4. 第2の電極は、第1の電極に比較して頂面の面積が小さいこと
    を特徴とする請求項1乃至3の何れか1記載の半導体装置の製造方法。
JP2006221836A 2006-08-16 2006-08-16 半導体装置の製造方法 Expired - Fee Related JP4768546B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006221836A JP4768546B2 (ja) 2006-08-16 2006-08-16 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006221836A JP4768546B2 (ja) 2006-08-16 2006-08-16 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2008047694A JP2008047694A (ja) 2008-02-28
JP4768546B2 true JP4768546B2 (ja) 2011-09-07

Family

ID=39181142

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006221836A Expired - Fee Related JP4768546B2 (ja) 2006-08-16 2006-08-16 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP4768546B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5453032B2 (ja) * 2009-09-28 2014-03-26 積水化学工業株式会社 接着剤層付き半導体チップの製造方法
JP6157206B2 (ja) * 2012-11-28 2017-07-05 学校法人早稲田大学 積層構造体の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2570468B2 (ja) * 1990-06-01 1997-01-08 日本電気株式会社 Lsiモジュールの製造方法
JPH08125121A (ja) * 1994-08-29 1996-05-17 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2002110851A (ja) * 2000-10-03 2002-04-12 Rohm Co Ltd 半導体チップおよびそれを用いた半導体装置
JP2004200195A (ja) * 2002-12-16 2004-07-15 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP4279786B2 (ja) * 2002-12-27 2009-06-17 富士通株式会社 バンプの形成方法、半導体装置の製造方法、及び基板処理装置
JP4131681B2 (ja) * 2003-06-20 2008-08-13 富士通株式会社 半導体装置の製造方法
JP4175197B2 (ja) * 2003-06-27 2008-11-05 株式会社デンソー フリップチップ実装構造
JP4130668B2 (ja) * 2004-08-05 2008-08-06 富士通株式会社 基体の加工方法
JP4159556B2 (ja) * 2005-01-31 2008-10-01 富士通株式会社 半導体装置の製造方法及び接着剤

Also Published As

Publication number Publication date
JP2008047694A (ja) 2008-02-28

Similar Documents

Publication Publication Date Title
US9502396B2 (en) Air trench in packages incorporating hybrid bonding
CN104576637B (zh) 3d集成电路及其形成方法
JP6498272B2 (ja) 蓋部を用いる電気的デバイスの搭載方法、および、当該方法における使用に適した蓋部
US20170162536A1 (en) Nanowires for pillar interconnects
US20160126136A1 (en) Semiconductor device and method for manufacturing semiconductor device
US20070287265A1 (en) Substrate treating method and method of manufacturing semiconductor apparatus
WO2007063954A1 (ja) 回路装置および回路装置の製造方法
JP2004247706A (ja) 電子部品実装構造及びその製造方法
TW200524101A (en) Electronic device and process for manufacturing same
US9496154B2 (en) Use of underfill tape in microelectronic components, and microelectronic components with cavities coupled to through-substrate vias
KR20180037238A (ko) 반도체 장치 및 그 제조 방법
TWI566305B (zh) 製造三維積體電路的方法
TW200826254A (en) Method of manufacturing hybrid structure of multi-layer substrates and hybrid structure thereof
JP2008235527A (ja) 部品内蔵基板の製造方法
JP2007067277A (ja) 電子デバイス、電子デバイスの製造方法、半導体ウェーハ
JP6116476B2 (ja) チップスタックを製造するための方法及びその方法を実施するためのキャリア
JP2001015553A (ja) 半導体装置の製造方法
JP4768546B2 (ja) 半導体装置の製造方法
US9093396B2 (en) Silicon interposer systems
JP2007242684A (ja) 積層型半導体装置及びデバイスの積層方法
JP5022756B2 (ja) 半導体チップの実装方法
JP7501133B2 (ja) 半導体装置の製造方法
TW201419950A (zh) 印刷電路板與使用其之半導體封裝件以及印刷電路板與使用其之半導體封裝件的製造方法
JP2002252309A (ja) 半導体チップのパッケージ構造及びパッケージ方法
JP4159556B2 (ja) 半導体装置の製造方法及び接着剤

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090409

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101221

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110315

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110513

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110614

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110616

R150 Certificate of patent or registration of utility model

Ref document number: 4768546

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140624

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees