JP4159556B2 - 半導体装置の製造方法及び接着剤 - Google Patents

半導体装置の製造方法及び接着剤 Download PDF

Info

Publication number
JP4159556B2
JP4159556B2 JP2005024152A JP2005024152A JP4159556B2 JP 4159556 B2 JP4159556 B2 JP 4159556B2 JP 2005024152 A JP2005024152 A JP 2005024152A JP 2005024152 A JP2005024152 A JP 2005024152A JP 4159556 B2 JP4159556 B2 JP 4159556B2
Authority
JP
Japan
Prior art keywords
adhesive
solder
circuit board
curing
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005024152A
Other languages
English (en)
Other versions
JP2006210842A (ja
Inventor
延弘 今泉
誠志 中川
剛 石塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2005024152A priority Critical patent/JP4159556B2/ja
Publication of JP2006210842A publication Critical patent/JP2006210842A/ja
Application granted granted Critical
Publication of JP4159556B2 publication Critical patent/JP4159556B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83194—Lateral distribution of the layer connectors

Description

本発明は、回路基板に半導体素子を電気的に接続させる半導体装置の製造方法、及び その製造方法に使用する封止用の接着剤に関する。
近年の半導体装置の回路基板は、大集積化に対応できることが要求されている。そのため、半導体装置における半導体素子と回路基板との電気的接続方法として、例えば金製のバンプを用いたフリップチップ接合が広く利用されている（例えば、特許文献１参照）。フリップチップ接合の中で、回路基板の電極上にはんだを形成した後、半導体素子の電極に設けた金製のバンプと回路基板の電極上のはんだとを接合することにより、半導体素子と回路基板との電気的接続を得る方法がある。
図３は、従来の半導体装置の製造方法の一例の工程を示す図である。電極３１上に例えばＳｎ／Ａｇからなるはんだ３２を形成した回路基板３３と、電極３４に例えば金製のバンプ３５を設けた半導体素子３６とを、電極３１及び電極３４が対向するように位置合わせする（図３（ａ））。そして、２８０〜３２０℃に加熱されたボンディング用ヘッド３７を用いて半導体素子３６を押圧し、はんだ３２を溶融させて、バンプ３５とはんだ３２とを接合させる（図３（ｂ））。次いで、回路基板３３と半導体素子３６との隙間に封止用の接着剤３８を充填した後、接着剤３８を硬化させる（図３（ｃ））。
近年、半導体素子３６の高性能化に伴って電極３４の形成ピッチが狭くなってきており、これに伴い、バンプ３５のサイズも小さくなる傾向にある。このため、回路基板３３と半導体素子３６とを接合させた後であって接着剤３８を充填する前には、回路基板３３及び半導体素子３６の熱膨張係数の差から生じる応力を、サイズが小さくなったバンプ３５のみで支えなければばらず、バンプ３５が破断してしまうという問題がある。
そこで、予め回路基板３３上に接着剤３８を塗布しておく手法が提案されている。図４は、従来の半導体装置の製造方法の他の例の工程を示す図である。まず、電極３１上に例えばＳｎ／Ａｇからなるはんだ３２を形成した回路基板３３上に、接着剤３８を塗布する（図４（ａ））。次に、このような回路基板３３と、電極３４に例えば金製のバンプ３５を設けた半導体素子３６とを、電極３１及び電極３４が対向するように位置合わせする（図４（ｂ））。そして、２８０〜３２０℃に加熱されたボンディング用ヘッド３７を用いて半導体素子３６を押圧し、はんだ３２を溶融させてバンプ３５とはんだ３２とを接合させると共に、接着剤３８を硬化させる（図４（ｃ））。
特開２００２−１１８１４４号公報
図４に示した製造方法では、バンプ３５の破断を防止することが可能であるが、次のような問題がある。はんだ３２が溶融する高温状態で接着剤３８を硬化させた場合には、はんだ３２に残留したフラックス成分及びフラックス洗浄剤が揮発するため、接着剤３８を硬化させることによって、接合部にボイド（気泡）が残留する。このボイドの存在により、隣合うはんだ３２，３２間でマイグレーションが発生して、接合信頼性が低下することになる。
本発明は斯かる事情に鑑みてなされたものであり、接合直後の接着剤が、はんだ近傍領域では未硬化状態、他の領域では硬化状態となるようにすることにより、バンプの破断を防止できるとともに、はんだ近傍領域におけるボイドの残留を抑制できる半導体装置の製造方法、及びその製造方法に使用する封止用の接着剤を提供することを目的とする。
本発明に係る半導体装置の製造方法は、電極にはんだが形成された回路基板に接着剤を塗布し、電極にバンプが設けられた半導体素子を、前記接着剤が塗布された前記回路基板に被せ、前記はんだと前記バンプとを接合させることにより前記回路基板と前記半導体素子とを電気的に接続させて半導体装置を製造する方法において、前記はんだの形成領域に接する近傍領域に第１接着剤を塗布し、前記はんだが形成されていない回路基板上の他の領域に前記第１接着剤より硬化速度が速い第２接着剤を塗布し、接合後に、前記はんだの形成領域近傍の前記第１接着剤が未硬化であって、前記他の領域の前記第２接着剤が硬化している状態を得、その後、前記はんだと前記バンプとを接合させた際の温度よりも低い温度で前記第１接着剤を硬化させることを特徴とする。
本発明の半導体装置の製造方法にあっては、まず電極にはんだが形成された回路基板に接着剤を塗布し、電極にバンプが設けられた半導体素子を接着剤が塗布された回路基板に被せてはんだとバンプとを接合させる場合に、はんだの形成領域近傍の接着剤が未硬化状態であって、他の領域の接着剤が硬化状態となるようにする。そして、後硬化によって、接着剤全体を完全な硬化状態とする。したがって、接着剤が硬化された領域により、半導体素子と回路基板との接合面積が大きくなって、接合部におけるバンプの破断は防止される。また、はんだの形成領域近傍では、接着剤が未硬化であるため、ボイドの要因となるフラックスの揮発成分が生じても、接合温度から冷却される過程でその揮発成分は接着剤内に取り込まれる。そして、はんだの融点よりも低温の環境で後硬化を行うため、この後硬化時にボイドはほとんど発生しない。この結果、はんだの形成領域近傍でのボイドの残留が抑制され、マイグレーション発生の可能性はなくなる。
本発明の半導体装置の製造方法にあっては、硬化速度が異なる複数種の接着剤を準備し、硬化速度が遅い接着剤を回路基板のはんだ形成領域近傍に塗布し、硬化速度が速い接着剤を回路基板の他の領域に塗布する。よって、接合直後に、はんだ形成領域近傍の接着剤が未硬化、他の領域の接着剤が硬化となる状態が容易に得られる。
本発明に係る半導体装置の製造方法は、電極にはんだが形成された回路基板に接着剤を塗布し、電極にバンプが設けられた半導体素子を、前記接着剤が塗布された前記回路基板に被せ、前記はんだと前記バンプとを接合させることにより前記回路基板と前記半導体素子とを電気的に接続させて半導体装置を製造する方法において、前記はんだが形成されていない前記回路基板上にはんだレジストを設けてあり、前記接着剤として、硬化速度が異なる複数種の硬化剤を含有した接着剤を使用し、硬化速度が速い方の硬化剤の粒径は、硬化速度が遅い方の硬化剤の粒径より大きく、硬化速度が速い方の硬化剤の粒径は、前記はんだレジスト及び前記半導体素子の間隔より大きく、前記回路基板及び前記半導体素子の間隔より小さいことを特徴とする。
本発明の半導体装置の製造方法にあっては、硬化速度が異なる複数種の硬化剤を含有した接着剤を回路基板に塗布する。よって、接合直後に、はんだ形成領域近傍の接着剤が未硬化、他の領域の接着剤が硬化となる状態が容易に得られる。
本発明の半導体装置の製造方法にあっては、硬化速度が異なる複数種の硬化剤を含有させる際に、硬化速度が速い方の硬化剤の粒径を硬化速度が遅い方の硬化剤の粒径より大きくしておく。このようにしておくと、はんだレジストが設けられていて回路基板と半導体素子との間隔が狭いはんだ形成領域近傍以外の領域で、粒径が大きい硬化剤が粒径が小さい硬化剤より早くボンディング用ヘッドで加熱されて硬化状態となる。よって、接合直後に、はんだ形成領域近傍の接着剤が未硬化、他の領域の接着剤が硬化となる状態が容易に得られる。
本発明に係る接着剤は、請求項２記載の半導体装置の製造方法に使用する接着剤であって、固形硬化剤をマイクロカプセルで被覆しているものを含むことを特徴とする。
本発明の封止用の接着剤にあっては、固形硬化剤をマイクロカプセルで被覆している。よって、硬化剤が溶け出さないで固形状態を維持しており、接着剤の保存安定性が向上する。
本発明では、回路基板のはんだと半導体素子のバンプとを接合させた直後に、はんだの形成領域近傍の接着剤が未硬化状態であって、他の領域の接着剤が硬化状態となるようにし、その後、後硬化によって、接着剤全体を完全な硬化状態とするようにしたので、硬化領域において回路基板及び半導体素子の熱膨張係数の差に起因する応力を支えることができてバンプが破断することを防止できるとともに、はんだの形成領域近傍でボイドの発生を抑制できてボイドの残留に起因するはんだ間のマイグレーション発生を防止することができる。
また、本発明では、硬化速度が遅い接着剤を回路基板のはんだ形成領域近傍に塗布し、硬化速度が速い接着剤を回路基板の他の領域に塗布するようにしたので、接合直後に、はんだ形成領域近傍の接着剤が未硬化、他の領域の接着剤が硬化となる状態を容易に得ることができる。
また、本発明では、硬化速度が異なる複数種の硬化剤を含有した接着剤を回路基板に塗布するようにしたので、接合直後に、はんだ形成領域近傍の接着剤が未硬化、他の領域の接着剤が硬化となる状態を容易に得ることができる。
また、本発明では、硬化速度が速い方の硬化剤の粒径を硬化速度が遅い方の硬化剤の粒径より大きくしておくようにしたので、はんだレジストが設けられていて回路基板と半導体素子との間隔が狭いはんだ形成領域近傍以外の領域で硬化状態を早く得ることができ、接合直後に、はんだ形成領域近傍の接着剤が未硬化、他の領域の接着剤が硬化となる状態を容易に得ることができる。
また、本発明では、マイクロカプセルで被覆された固形硬化剤を含有させるようにしたので、硬化剤が溶け出さないで固形状態を維持することができ、接着剤の保存安定性を向上することができる。
以下、本発明について図面を参照して具体的に説明する。
（第１実施の形態）
図１は、第１実施の形態に係る半導体装置の製造方法の工程を示す図であり、図１（ａ）は接着剤塗布工程を表し、図１（ｂ）は接合工程を表し、図１（ｃ）は後硬化工程を表している。
配線パターンが形成された回路基板３には、配線パターンに連なる電極１が設けられている。電極１上には、例えばＳｎ／Ａｇからなるはんだ２が形成されている。そして、はんだ２が形成されている領域近傍の回路基板３（回路基板３の辺縁領域）には、はんだ２を覆うように第１接着剤８ａが塗布されており、はんだ２が形成されていない回路基板３（回路基板３の中央領域）には、第２接着剤８ｂが塗布されている（図１（ａ））。
第１接着剤８ａと第２接着剤８ｂとは種類（組成）が違っていて硬化速度が異なっており、第２接着剤８ｂの硬化速度は第１接着剤８ａの硬化速度より速い。硬化速度が速い第２接着剤８ｂとしては、接着剤が硬化反応した場合及び室温まで冷却された場合の硬化収縮力を利用して、電極同士を電気的に接続するいわゆる圧接方式向けの接着剤などを使用できる。また、硬化速度が遅い第１接着剤８ａとしては、毛細管現象を利用して、接合部を充填するアンダーフィル接着剤などを使用できる。
次に、このような回路基板３と、電極４に例えば金製のバンプ５を設けた半導体素子６とを、電極１及び電極４が対向するように位置合わせした後、２８０〜３２０℃に加熱されたボンディング用ヘッド７を用いて、半導体素子６を押圧し、はんだ２を溶融させてバンプ５とはんだ２とを接合させる（図１（ｂ））。
第１接着剤８ａと第２接着剤８ｂとは硬化速度が異なっていて前者が後者に比べて硬化速度が遅いため、接合直後において、はんだ２が形成されている回路基板３の辺縁領域での第１接着剤８ａは未硬化の状態となり、回路基板３の中央領域の第２接着剤８ｂは硬化状態となる。回路基板３の中央部では、第２接着剤８ｂが硬化されているので、この硬化された領域によって回路基板３及び半導体素子６の熱膨張係数の差に起因する応力を支えるため、バンプ５が破断されることはない。
次に、得られた接合体を恒温槽に収納して、１５０℃程度の温度条件で後硬化処理を行い、第１接着剤８ａも硬化させて完全な硬化物を得る（図１（ｃ））。
接合直後において第１接着剤８ａは未硬化状態であるため、ボイドの要因となるフラックスの揮発成分が生じても、接合温度（２８０〜３２０℃）から冷却される過程でその揮発成分は第１接着剤８ａ内に取り込まれる。また、はんだ２の融点よりも低温の環境（１５０℃程度）で後硬化処理を行うため、この後硬化時にボイドはほとんど発生しない。よって、はんだ２が形成されている近傍に、ボイドはほとんど残留しない。
（第２実施の形態）
図２は、第２実施の形態に係る半導体装置の製造方法の工程を示す図であり、図２（ａ）は接着剤塗布工程を表し、図２（ｂ）は接合工程を表し、図２（ｃ）は後硬化工程を表している。
配線パターンが形成された回路基板３には、配線パターンに連なる電極１が設けられている。電極１上には、例えばＳｎ／Ａｇからなるはんだ２が形成されている。また、回路基板３の中央領域には、はんだ２が配線パターンまでいきわたらないように遮断するはんだレジスト９が設けられている。そして、はんだ２及びはんだレジスト９を覆うように接着剤１８が回路基板３に塗布されている（図２（ａ））。
接着剤１８には、２種類の固形の第１硬化剤１０ａ及び第２硬化剤１０ｂが含まれている。第１硬化剤１０ａと第２硬化剤１０ｂとは硬化速度が異なっており、前者の硬化速度は後者の硬化速度より速い。また、第１硬化剤１０ａの粒径は、第２硬化剤１０ｂの粒径より大きい。
硬化速度が速い第１硬化剤１０ａとしては、はんだ２の融点以上の温度で５秒以内に硬化するものを使用する。この硬化時間が得られる材料であれば特に限定されないが、例えば、イミタゾール系硬化剤、アミン系硬化剤、メルカプト系硬化剤などを使用できる。さらに、接着剤１８の保存安定性を考慮して、エポキシアダクトされたイミタゾール系硬化剤もしくはアミン系硬化剤、または、硬化剤にマイクロカプセルを施したものを使用しても良い。このようなものは、硬化剤の固形状態の維持を確保する。
硬化速度が遅い第２硬化剤１０ｂとしては、１２０〜１５０℃の温度環境で１〜２時間程度で硬化するものが好ましい。この条件を満たす場合には特に材料は限定されないが、例えば、酸無水物系硬化剤、フェノール系硬化剤、ヒドラジン系硬化剤などを使用できる。
次に、このような回路基板３と、電極４に例えば金製のバンプ５を設けた半導体素子６とを、電極１及び電極４が対向するように位置合わせした後、２８０〜３２０℃に加熱されたボンディング用ヘッド７を用いて、半導体素子６を押圧し、はんだ２を溶融させてバンプ５とはんだ２とを接合させる（図２（ｂ））。
回路基板３の中央領域では、はんだレジスト９が設けられており、はんだレジスト９の厚さ分だけ回路基板３と半導体素子６との間隔が狭くなっている。よって、回路基板３の中央領域では、粒径が大きい第１硬化剤１０ａはボンディング用ヘッド７からの熱を受け易くて選択的に加熱され、また第１硬化剤１０ａは硬化速度が速いため、接合直後において、はんだ２が形成されている回路基板３の辺縁領域での接着剤１８は未硬化の状態となり、回路基板３の中央領域の接着剤１８は硬化状態となる。回路基板３の中央部では、接着剤１８が硬化されているので、この硬化された領域によって回路基板３及び半導体素子６の熱膨張係数の差に起因する応力を支えるため、バンプ５が破断されることはない。なお、このような硬化／未硬化状態を効率良く実現するためには、第１硬化剤１０ａの粒径を、中央領域でのはんだレジスト９及び半導体素子６の間隔よりは大きく、辺縁領域での回路基板３及び半導体素子６の間隔よりは小さくすることが好ましい。
次に、得られた接合体を恒温槽に収納して、１５０℃程度の温度条件化で後硬化処理を行い、回路基板３の辺縁領域での接着剤１８も硬化させて完全な硬化物を得る（図２（ｃ））。
接合直後においてはんだ２が形成されている回路基板３の辺縁領域での接着剤１８は未硬化状態であるため、ボイドの要因となるフラックスの揮発成分が生じても、接合温度（２８０〜３２０℃）から冷却される過程でその揮発成分は接着剤１８内に取り込まれる。また、はんだ２の融点よりも低温の環境（１５０℃程度）で後硬化処理を行うため、この後硬化時にボイドはほとんど発生しない。よって、はんだ２が形成されている近傍に、ボイドはほとんど残留しない。
前述の図４に示した製造工程では、回路基板３３の総面積に対して最大１０％程度までボイドに占められていたが、上述した第１，第２実施の形態による本発明では、ボイドの占有面積を回路基板３の総面積に対して１％未満まで低減できる。
以下、具体的な実施例について説明する。
（実施例１）
実施例１は、上述した第１実施の形態に即したものである。第１接着剤８ａ及び第２接着剤８ｂに用いた材料は、エポキシ主剤であるＥＸＡ８３０ＬＶＰ（ビスフェノールＦ型エポキシ：大日本インキ化学工業（株））、酸無水物系硬化剤であるＫＲＭ２９１−５（メチルテトラヒドロフラル酸無水物（ＭＴＨＰＡ））、イミダゾール系硬化剤であるＣ１１Ｚ（四国化成（株））、硬化促進剤である１Ｍ２ＥＺ（四国化成（株））、カップリング剤であるＫＢＭ４０３（信越化学工業（株））を含んでおり、シリカフィラとしては平均粒径１．５μｍのものを使用した。第１接着剤８ａ及び第２接着剤８ｂの具体的な組成を下記表１に示す。第１接着剤８ａは硬化速度が遅い樹脂組成（組成１）を有し、第２接着剤８ｂは硬化速度が速い樹脂組成（組成２）を有する。
Figure 0004159556
半導体素子６は、１辺８．５ｍｍの方形状をなし、その辺縁部に１２０μｍピッチで１２０個の電極４が設けられている。回路基板１は、厚さ０．３５ｍｍのＢＴレジン製の基板を用いた。回路基板１の中央部に硬化速度が速い組成２の第２接着剤８ｂを点状に塗布し、回路基板１の辺縁部には第２接着剤８ｂを取り囲むように、硬化速度が遅い組成１の第１接着剤８ａを塗布した。次に、荷重５ｇ／バンプ、基板温度６０℃、ボンディング用ヘッド７の温度２８５℃、接合時間４秒の条件で、接合処理を実施した。このときの第１接着剤８ａ及び第２接着剤８ｂの温度は約２４０℃であった。その後、１５０℃の恒温槽内で１時間硬化させた（後硬化処理）。以上のような工程により、２０個の接合サンプルを作製した。
（比較例）
組成２を有する接着剤を回路基板の全域に塗布する以外は、実施例１と同様の条件にて、比較例としての２０個の接合サンプルを作製した。
実施例１及び比較例で作製した接合サンプルに対して、ボイドの残留状態を調べた。ボイドの判定方法としては、超音波顕微鏡（日立建機ファインテック（株））を用い、接合箇所内で比較的大きなボイドを接合面積比で求めた。この結果、実施例１の接合サンプル及び比較例の接合サンプルは何れもボイド面積は１％未満であった。
次に、はんだ形成領域近傍におけるボイド量を調査するために、接合サンプルを研磨で削り落とす平面研磨を行った。接合面積比でボイド量を評価することが困難であるため、ボイドの個数を計数した。実施例１の接合サンプルでは、ボイド数が２０個以下であり、はんだ２が形成されている電極１，１間にまたがるような大きなボイドは認められなかった。これに対して、比較例の接合サンプルでは、ボイド数が２００個以上となり、隣り合う電極間にまたがるような大きなボイドも４０個ほど見られた。
以上のことから、硬化速度が異なる２種の接着剤を組み合わせて使用した場合には、ボイドの残留を抑制できた良好な接合状態が得られることがわかる。
（実施例２）
実施例２は、上述した第２実施の形態に即したものである。使用した接着剤１８の具体的な樹脂組成（組成３）を下記表２に示す。
Figure 0004159556
接着剤１８は、硬化速度が速い第１硬化剤１０ａとして粒径２０μｍのＣ１１Ｚ（イミダゾール系硬化剤）と、硬化速度が遅い第２硬化剤１０ｂとして粒径３〜４μｍのＭＴＨＰＡ（酸無水物系硬化剤）とを含んでいる。
実施例１と同様に、半導体素子６は、１辺８．５ｍｍの方形状をなし、その辺縁部に１２０μｍピッチで１２０個の電極４が設けられている。回路基板１は、厚さ０．３５ｍｍのＢＴレジン製の基板を用いた。接着剤１８の塗布形状は、回路基板１の中央部に点塗布を行い、半導体素子６の隅部まで行き渡るように×形状を組み合わせたものとした。次に、荷重５ｇ／バンプ、基板温度６０℃、ボンディング用ヘッド７の温度２８５℃、接合時間４秒の条件で、接合処理を実施した。このときの第１接着剤８ａ及び第２接着剤８ｂの温度は約２４０℃であった。その後、１５０℃の恒温槽内で１時間硬化させた（後硬化処理）。以上のような工程により、２０個の接合サンプルを作製した。
実施例２で作製した接合サンプルに対して、実施例１と同様に、ボイドの残留状態を調べた。この結果、接合サンプルのボイド占有面積は１％未満であり、良好な接合状態が得られていた。また、はんだ形成領域近傍におけるボイド数は２０個以下であり、はんだ２が形成されている電極１，１間にまたがるような大きなボイドは認められなかった。
以上のことから、硬化速度が遅い硬化剤と硬化速度が速い硬化剤とを組み合わせた場合にも、実施例１と同様に、ボイドの残留を抑制できた良好な接合状態が得られることがわかる。
第１実施の形態に係る半導体装置の製造方法の工程を示す図である。 第２実施の形態に係る半導体装置の製造方法の工程を示す図である。 従来の半導体装置の製造方法の一例の工程を示す図である。 従来の半導体装置の製造方法の他の例の工程を示す図である。
符号の説明
１ 電極
２ はんだ
３ 回路基板
４ 電極
５ バンプ
６ 半導体素子
７ ボンディング用ヘッド
８ａ 第１接着剤
８ｂ 第２接着剤
９ はんだレジスト
１０ａ 第１硬化剤
１０ｂ 第２硬化剤
１８ 接着剤

Claims (3)

  1. 電極にはんだが形成された回路基板に接着剤を塗布し、電極にバンプが設けられた半導体素子を、前記接着剤が塗布された前記回路基板に被せ、前記はんだと前記バンプとを接合させることにより前記回路基板と前記半導体素子とを電気的に接続させて半導体装置を製造する方法において、前記はんだの形成領域に接する近傍領域に第１接着剤を塗布し、前記はんだが形成されていない回路基板上の他の領域に前記第１接着剤より硬化速度が速い第２接着剤を塗布し、接合後に、前記はんだの形成領域近傍の前記第１接着剤が未硬化であって、前記他の領域の前記第２接着剤が硬化している状態を得、その後、前記はんだと前記バンプとを接合させた際の温度よりも低い温度で前記第１接着剤を硬化させることを特徴とする半導体装置の製造方法。
  2. 電極にはんだが形成された回路基板に接着剤を塗布し、電極にバンプが設けられた半導体素子を、前記接着剤が塗布された前記回路基板に被せ、前記はんだと前記バンプとを接合させることにより前記回路基板と前記半導体素子とを電気的に接続させて半導体装置を製造する方法において、前記はんだが形成されていない前記回路基板上にはんだレジストを設けてあり、前記接着剤として、硬化速度が異なる複数種の硬化剤を含有した接着剤を使用し、硬化速度が速い方の硬化剤の粒径は、硬化速度が遅い方の硬化剤の粒径より大きく、硬化速度が速い方の硬化剤の粒径は、前記はんだレジスト及び前記半導体素子の間隔より大きく、前記回路基板及び前記半導体素子の間隔より小さいことを特徴とする半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法に使用する接着剤であって、固形硬化剤をマイクロカプセルで被覆しているものを含むことを特徴とする接着剤。
JP2005024152A 2005-01-31 2005-01-31 半導体装置の製造方法及び接着剤 Expired - Fee Related JP4159556B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005024152A JP4159556B2 (ja) 2005-01-31 2005-01-31 半導体装置の製造方法及び接着剤

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005024152A JP4159556B2 (ja) 2005-01-31 2005-01-31 半導体装置の製造方法及び接着剤

Publications (2)

Publication Number Publication Date
JP2006210842A JP2006210842A (ja) 2006-08-10
JP4159556B2 true JP4159556B2 (ja) 2008-10-01

Family

ID=36967295

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005024152A Expired - Fee Related JP4159556B2 (ja) 2005-01-31 2005-01-31 半導体装置の製造方法及び接着剤

Country Status (1)

Country Link
JP (1) JP4159556B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4768546B2 (ja) * 2006-08-16 2011-09-07 富士通株式会社 半導体装置の製造方法
JP4790587B2 (ja) * 2006-12-20 2011-10-12 日本メクトロン株式会社 ノーフローアンダーフィルによるフリップチップ実装方法

Also Published As

Publication number Publication date
JP2006210842A (ja) 2006-08-10

Similar Documents

Publication Publication Date Title
JP4605155B2 (ja) 半導体装置及びその製造方法
JP3233535B2 (ja) 半導体装置及びその製造方法
US6373142B1 (en) Method of adding filler into a non-filled underfill system by using a highly filled fillet
KR20090052300A (ko) 전자 부품 실장용 접착제 및 전자 부품 실장 구조체
JP6004441B2 (ja) 基板接合方法、バンプ形成方法及び半導体装置
US8222748B2 (en) Packaged electronic devices having die attach regions with selective thin dielectric layer
KR20020036669A (ko) 반도체 장치의 플립 칩 실장 구조 및 실장 방법
US20100052163A1 (en) Semiconductor device, method of manufacturing same and method of repairing same
US7969028B2 (en) Semiconductor device mounting structure, manufacturing method, and removal method of semiconductor device
KR20120033973A (ko) 전자 장치의 제조 방법 및 전자 장치
JP4206631B2 (ja) 熱硬化性液状封止樹脂組成物、半導体素子の組立方法及び半導体装置
JP2007056070A (ja) フリップチップ型半導体装置用アンダーフィル材、並びにそれを用いたフリップチップ型半導体装置及びその製造方法
JP2004530307A (ja) チップのリードフレーム
KR20020044577A (ko) 개선된 플립-칩 결합 패키지
JP2003258034A (ja) 多層配線基体の製造方法および多層配線基体
JP2009016714A (ja) 半導体装置のアンダーフィルの充填方法
JP4159556B2 (ja) 半導体装置の製造方法及び接着剤
JP2003100809A (ja) フリップチップ実装方法
JP2001284382A (ja) はんだバンプ形成方法、フリップチップ実装方法及び実装構造体
JP2003100810A (ja) 半導体装置とその製造方法
WO2010134230A1 (ja) 半導体装置及びその製造方法
JP3718190B2 (ja) 面実装構造体の形成方法および面実装構造体
JP4688443B2 (ja) 半導体装置の製造方法
JP2892348B1 (ja) 半導体ユニットおよび半導体素子の実装方法
JPH11233560A (ja) 半導体装置の製法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060605

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080118

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080129

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080331

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080422

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080620

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080715

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080715

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110725

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110725

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120725

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120725

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130725

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees