JP4764856B2 - アクティブマトリックス液晶表示装置 - Google Patents

Description

本発明はアクティブマトリックス液晶表示装置に関し、特に液晶で構成された画素に接続されたトランジスタにゲートパルスを供給する手段を具備するアクティブマトリックス液晶表示装置に関する。

通常のアクティブマトリックス液晶表示装置は電界を利用して液晶の光透過率を調節することで画像を表示する。このような液晶表示装置は図１に図示されたように液晶パネル（１０）上の信号ライン（ＳＬ１乃至ＳＬｍ）を駆動するデータドライバ（１２）と、液晶パネル（１０）上のゲートライン（ＧＬ１乃至ＧＬｎ）を駆動するためのゲートドライバ（１４）とを具備する。液晶パネル（１０）には信号ライン（ＳＬ）及びゲートライン（ＧＬ）に接続される画素（１１）がアクティブマトリックス形態で配列される。画素（１１）それぞれは信号ライン（ＳＬ）からのデータ電圧信号（ＤＶＳ）に応答して透過光量を調節する液晶セル（Ｃｌｃ）と、ゲートライン（ＧＬ）からのスキャニング信号（ＳＣＳ）に応答して信号ライン（ＳＬ）から液晶セル（Ｃｌｃ）に供給されるデータ電圧信号（ＤＶＳ）を切り換える薄膜トランジスタ（以下″ＴＦＴ″という）（ＣＭＮ）で構成される。データドライバ（１２）はゲートライン（ＧＬ１乃至ＧＬｎ）が順次的に駆動されることによって信号ライン（ＳＬ１乃至ＳＬｍ）すべてにデータ電圧信号（ＤＶＳ）を供給する。一方、ゲートドライバ（１４）はスキャニング信号（ＳＣＳ）をゲートライン（ＧＬ１乃至ＧＬｎ）に順次的に供給することでゲートライン（ＧＬ１乃至ＧＬｎ）が水平同期期間ずつ順次駆動される。このために、制御ライン（ＣＬ）からのゲートスタートパルス（ＧＳＰ）及びゲートクロックライン（ＧＣＬ）からのゲートスキャニングクロック（ＧＳＬ）からのゲートスキャニングクロック（ＧＳＬ）に応答するシフトレジスタ（１６）と、シフトレジスタ（１６）とゲートライン（ＧＬ１乃至ＧＬｎ）の間に接続されたレベルシフト（１８）で構成される。シフトレジスタ（１６）は制御ライン（ＣＬ）からのゲートスタートパルス（ＧＳＰ）をｎ個の出力端子（ＱＴ１乃至ＱＴｎ）の中のいずれか一つの出力端子側に出力することと併せてゲートスキャニングクロック（ＧＳＣ）に応答してゲートスタートパルス（ＧＳＰ）を第１出力端子（ＱＴ１）から第ｎ出力端子（ＱＴｎ）側に順次的に移動させる。レベルシフト（１８）はシフトレジスタ（１６）の出力信号の電圧レベルをシフトさせることでｎ個のスキャニング信号（ＳＣＳ）が発生させる。このために、レベルシフト（１８）はシフトレジスタ（１６）のｎ個の出力端子（ＱＴ１乃至ＱＴｎ）とｎ個のゲートライン（ＧＬ）の間にそれぞれ接続されることと併せて第１及び第２電圧ライン（ＦＶＬ、ＳＶＬ）からの直流形態の低電位及び高電位電圧（Ｖｇｌ、Ｖｇｈ）の供給を受けるｎ個のインバータ（１９）で構成される。インバータ（１９）はシフトレジスタ（１６）の出力端子（ＱＴ）からの論理状態によって低電位及び高電位電圧（Ｖｇｌ、Ｖｇｈ）の中のいずれか一つを選択的にゲートライン（ＧＬ）に供給する。これによって、ｎ個のスキャニング信号（ＳＣＳ）の中のいずれ一つだけが高電位ゲート電圧（Ｖｇｈ）を有する。この高電位ゲート電圧（Ｖｇｈ）を有するスキャニング信号（ＳＣＳ）をゲートライン（ＧＬ）から供給されるとＴＦＴ（ＣＭＮ）が起動（Turn-On）され、ＴＦＴ（ＣＭＮ）が起動される期間中液晶セル（Ｃｌｃ）はデータ電圧信号（ＤＶＳ）を充電する。このように液晶セル（Ｃｌｃ）に充電された電圧はＴＦＴ（ＣＭＮ）が起動（Turn-On）される時には下がるのでデータ電圧信号（ＤＶＳ）の電圧より低くなる。液晶セルに充電された電圧とデータ電圧信号（ＤＶＳ）との電位差に該当するフィードスルー電圧（Feed through Voltage、ΔＶｐ）が発生する。このフィードスルー電圧（ΔＶｐ）はＴＦＴ（ＣＭＮ）のゲート端子と液晶セル（Ｃｌｃ）の間に存在する寄生容量によって発生することで液晶セル（Ｃｌｃ）の光透過量を周期的に変化させる。この結果、液晶パネル上に表示される画素でフリッカ及び残像が発生する。

このようなフィードスルー電圧（ΔＶｐ）を抑制するための方法として、補助容量（Ｃｓｔ）が図１でのように液晶セル（Ｃｌｃ）に並列に接続する。この補助容量（Ｃｓｔ）はＴＦＴ（ＣＭＮ）がターンオフされるときに減少する液晶セル電圧を補充することでフィードスルー電圧（ΔＶｐ）が数１のように抑圧される。

式１において、ＶｏｎはＴＦＴ（ＣＭＮ）の起動時のゲートライン（ＧＬ）上の電圧であり、ＶｏｆｆはＴＦＴ（ＣＭＮ）のターンオフ時のゲートライン（ＧＬ）上の電圧であり、ＣｇｓはＴＦＴ（ＣＭＮ）のゲート端子と液晶セルの間に存在する寄生容量の容量である。式１のように、フィードスルー電圧（ΔＶｐ）はＴＦＴ（ＣＭＮ）の起動及びターンオフの時のゲートライン（ＧＬ）上の電圧差にしたがって大きくなる。このようなフィードスルー電圧（ΔＶｐ）を充分に抑圧するためには補助容量（Ｃｓｔ）の容量が大きくならなければならない。これは表示領域の開口率（Aperture Ratio）が小さくなるので充分な表示コントラストが得られなくなる。これによって、補助容量（Ｃｓｔ）によってはフィードスルー電圧（ΔＶｐ）を充分に抑圧することができない。

フィードスルー電圧（ΔＶｐ）を抑制するための方法として、スキャニング信号（ＳＣＳ）の立下がり部を緩やかにするスキャニング信号制御方式の液晶表示装置が提案されている。スキャニング信号制御方式の液晶表示装置では、スキャニング信号（ＳＣＳ）の立下がり部が図２ａのように線形関数、図２ｂでのような指数関数、または図２ｃでのような階段関数形態で変化する。このようなスキャニング信号制御方式の液晶表示装置は特開平６-１１００３５号及び特開平９−２５８１７４号とアメリカ特許第５，５８７，７２２号に開示されている。しかし、これらのスキャニング信号制御方式の液晶表示装置ではゲートドライバの回路変形またはゲートドライバと液晶パネル上の各ゲートラインとの間に位置される新しい波形変形回路が必要である。また、アメリカ特許第５，５８７，７２２号に開示されたゲートドライバはスキャニング信号の立下がり部をステップワイズ（Stepwise）するようにする機能を有する回路が一つのゲートドライバチップ内に形成されるので回路が複雑になり更に電力消費が大きい。

実際に、特開平６-１１００３５号に開示されたスキャニング信号制御方式の液晶表示装置は図３に示したようにスキャニングドライバセル（２０）とゲートライン（ＧＬ）の間に接続された積分器（２２）を有する。積分器（２２）はスキャニングドライバセル（２０）とゲートライン（ＧＬ）の間に接続された抵抗（Ｒ１）と、ゲートライン（ＧＬ）及び基底電圧ライン（ＧＶＬ）の間に接続された容量（Ｃ１）で構成される。このように構成された積分器（２２）はゲートドライバセル（２０）からゲートライン（ＧＬ）側に供給されるスキャニング信号を積分することでスキャニング信号（ＳＣＳ）の立下がり部が指数関数的に変化する。画素（１１）に含まれたＴＦＴ（ＣＭＮ）はゲートライン（ＧＬ）からのスキャニング信号（ＳＣＳ）の電圧が自分の臨界電圧以下に下がるときまで起動される。この時、液晶セル（Ｃｌｃ）に充電された電荷が寄生容量（Ｃｇｓ）を経由してゲートライン（ＧＬ）側にポンピングされるので電荷量は極めて少なくなる。この結果、フィードスルー電圧（ΔＶｐ）が充分に抑圧される。
特開平６-１１００３５号公報 特開平９−２５８１７４号公報 米国特許第５５８７７２２号明細書

以上のようなスキャニング信号制御方式の液晶表示装置では、フィードスルー電圧（ΔＶｐ）が充分に抑圧されることでフリッカ及び残像が著しく減るが、各ゲートライン毎に積分器のような波形変形回路が付加されなければならないので回路構成が大変複雑になる。これと併せて、波形変形回路によってスキャニング信号の立上がり部までの緩やかに変化するので液晶セルの充電開始の時点が遅延される。

一方、アメリカ特許第５，５８７，７２２号は図４に図示されたように電源供給電圧（ＶＶＤＤ及びＶＶＤＤ・Ｒ１/（Ｒ１＋Ｒ２））を選択的に入力するシフトレジスタ（３）を開示する。シフトレジスタ（３）は電源供給電圧（ＶＶＤＤ及びＶＶＤＤ・Ｒ１/（Ｒ１＋Ｒ２））に応答して階段形パルスを発生する。しかし、シフトレジスタ（３）は電源供給電圧が液晶パネル上のゲートラインに供給される高レベルゲート電圧と同じなので高電圧で駆動されなければならない。即ち、シフトレジスタに含まれるインパータ（５、６、９）がＴＦＴを起動させるための最大電圧が２.５Ｖである場合に大略２５Ｖの駆動電圧で動作する。これによって、アメリカ特許第５，５８７，７２２号に開示されたアクティブマトリックス液晶表示装置は大電力を消耗する。

従って、本発明の目的はフリッカ及び残像を除去することと併せて回路構成を簡素化するのに適合したアクティブマトリックス液晶表示装置及びその駆動方法を提供することにある。

前記目的を達成するために、本発明によるアクティブマトリックス液晶表示装置はゲート電極及び第１電極と画素電極に接続された第２電極を有するスイッチトランジスタをそれぞれ含むこととともにマトリックス形態で配列された多数の画素と；多数のトランジスタの中の一つに対応する第１電極にそれぞれ接続される多数のデータ信号ラインと；多数のトランジスタの中の一つに対応するゲート電極に接続された多数のゲート信号ラインと；多数のゲート信号ラインと接続されて、第１及び第２電圧を入力して、そしてゲート信号ラインが順次駆動されるように第１及び第２電圧の中のいずれかの一つを出力するゲートドライバとを具備する。第１電圧が連続されたゲート信号ラインが活性化される前に変化する。

本発明によるアクティブマトリックス液晶表示装置の駆動方法は第１電圧と周期的に変化する第２電圧を入力する段階と；スイッチ素子を経由してゲートラインに第２電圧を供給する段階と；スイッチを経由してゲートラインに前記第１電圧を供給する段階を含む。スイッチ素子はシフトレジスタによって制御されて併せて第２電圧の最小値が前記第１電圧の最大値より高く設定される。

前記の構成によって、本発明によるアクティブマトリックス液晶表示装置ではゲートドライバのレベルシフトに高電位ゲート電圧が交流形態で供給されることでスキャニング信号の立下がり部が線形、指数または階段関数の中のいずれか一つの形態で変化する。これによって、本発明によるアクティブマトリックス液晶表示装置ではフィードスルー電圧（ΔＶｐ）が充分に抑圧されるようになり、更にフリッカ及び残像が発生しなくなる。併せて、本発明によるアクティブマトリックス液晶表示装置では高電位ゲート電圧の立下がり部が立上がり部より緩やかに変化することでゲートラインに供給されるスキャニング信号の立下がり部が立上がり部より緩やかに変化する。これによって、本発明によるアクティブマトリックス液晶表示装置ではフリッカ及び残像が発生されなくなることは勿論であり応答速度が早くなる。

本発明によるアクティブマトリックス液晶表示装置は、ゲートドライバのレベルシフトに高電位ゲート電圧を交流形態で供給することでスキャニング信号の立下がり部が線形、指数または階段関数の中のいずれか一つの形態で変化する。これによって、本発明によるアクティブマトリックス液晶表示装置ではフィードスルー電圧（ΔＶｐ）を充分に抑圧し、さらにフリッカ及び残像の発生を抑制する。さらに、本発明によるアクティブマトリックス液晶表示装置では回路構成が極めて簡素化される。

また、本発明によるアクティブマトリックス液晶表示装置は、高電位ゲート電圧の立下がり部が立上がり部より緩やかに変化することでゲートラインに供給されるスキャニング信号の立下がり部が立上がり部より緩やかに変化する。これによって、本発明によるアクティブマトリックス液晶表示装置では、フリッカ及び残像が発生しなくなることは勿論であり、さらに応答速度が早くなる。

以下、本発明の実施例を添付した図５乃至図２６を参照して詳細に説明する。

図５を参照すると、液晶パネル（３０）上の信号ライン（ＳＬ１乃至ＳＬｍ）を駆動するデータドライバ（３２）と、液晶パネル（３０）上のゲートライン（ＧＬ１乃至ＧＬｎ）を駆動するためのゲートドライバ（３４）とを具備する本発明の第１実施例によるアクティブマトリックス液晶表示装置が図示されている。液晶パネル（３０）では信号ライン（ＳＬ）及びゲートライン（ＧＬ）に接続される画素（３１）がアクティブマトリックス形態で配列される。画素（３１）それぞれは信号ライン（ＳＬ）からのデータ電圧信号（ＤＶＳ）に応答して透過光量を調節する液晶セル（Ｃｌｃ）と、ゲートライン（ＧＬ）からのスキャニング信号（ＳＣＳ）に応答して信号ライン（ＳＬ）から液晶セル（ＣＬｃ）に供給されるデータ電圧信号（ＤＶＳ）を切り換えるＴＦＴ（ＣＭＮ）で構成される。また、画素（３１）それぞれでは補助容量（Ｃｓｔ）が液晶セル（Ｃｌｃ）に並列に接続される。この補助容量（Ｃｓｔ）は液晶セル（Ｃｌｃ）に充電された電圧を緩衝する。データドライバ（３２）はゲートライン（ＧＬ１乃至ＧＬｎ）すべてにデータ電圧信号（ＤＶＳ）を供給する。ゲートドライバ（３４）がスキャニング信号（ＳＣＳ）をゲートライン（ＧＬ１乃至ＧＬｎ）に順次供給することでゲートライン（ＧＬ１乃至ＧＬｎ）が水平同期期間ずつ順次使用可能にされる。このために、ゲートドライバ（３４）は制御ライン（ＣＬ）からのゲートスタートパルス（ＧＳＰ）及びゲートクロックライン（ＧＣＬ）からのゲートスキャニングクロック（ＧＳＣ）に応答するシフトレジスタ（３６）と、シフトレジスタ（３６）とゲートライン（ＧＬ１乃至ＧＬｎ）の間に接続されたレベルシフト（３８）で構成される。シフトレジスタ（３６）は制御ライン（ＣＬ）からのゲートスタートパルス（ＧＳＰ）をｎ個の出力端子（ＱＴ１乃至ＱＴｎ）の中いずれか一つの出力端子側に出力されるようにすることと併せてゲートスキャニングクロック（ＧＳＣ）に応答してゲートスタートパルス（ＧＳＰ）を第１出力端子（ＱＴ１）から第ｎ出力端子（ＱＴｎ）側に順次移動させる。また、シフトレジスタ（３６）はロジック電圧レベルに該当する５Ｖを有する集積回路駆動電圧で動作する。レベルシフトレジスタ（３６）のｎ個の出力端子（ＱＴ１乃至ＱＴｎ）とｎ個のゲートライン（ＧＬ）間にそれぞれ接続されることと併せて第１及び第２電圧ライン（ＦＶＬ、ＳＶＬ）からの低電位及び高電位ゲート電圧（Ｖｇｌ、Ｖｇｈ）を切り換えるためのｎ個の制御用スイッチ（３９）とを具備する。制御用スイッチ（３９）はシフトレジスタ（３６）の出力端子（ＱＴ）からの論理状態によって低電位及び高電位ゲート電圧（Ｖｇｌ、Ｖｇｈ）の中のいずれか一つを選択的にゲートライン（ＧＬ）に供給する。これによって、ｎ個のスキャニング信号（ＳＣＳ）の中いずれか一つだけが高電位ゲート電圧（Ｖｇｈ）を有する。この高電位ゲート電圧（Ｖｇｈ）が印可されるゲートライン（ＧＬ）上のＴＦＴ（ＣＭＮ）が起動（Turn-On）されるようになり、ＴＦＴ（ＣＭＮ）が起動される期間の間液晶セル（Ｃｌｃ）はデータ電圧信号（ＤＶＳ）を充電する。制御用スイッチ（３９）それぞれは低電位及び高電位ゲート電圧（Ｖｇｌ、Ｖｇｈ）を動作電圧とするバーパと対置されることもある。

また、本発明の第１実施例による液晶表示装置は第１電圧ライン（ＦＶＬ）に接続された低電位ゲート電圧発生器（４０）と、高電位ゲート電圧発生器（４２）とを追加で具備する。低電位ゲート電圧発生器（４０）は電圧レベルが一定に維持される低電位ゲート電圧（Ｖｇｌ）を発生して第１電圧ライン（ＦＶＬ）に接続されたｎ個の制御用スイッチ（３９）に供給する。低電位ゲート電圧発生器（４０）で発生される低電位ゲート電圧（Ｖｇｌ）は一定の周期のパルス信号のような交流信号の形態を有することもある。高電位ゲート電圧発生器（４２）は交流信号のように水平同期信号の周期毎に一定の形態で変化する高電位ゲート電圧（Ｖｇｈ）を発生する。この高電位ゲート電圧（Ｖｇｈ）は漸進的に緩やかに変化する立下がり部を有する。高電位ゲート電圧（Ｖｇｈ）の立下がり部は線形関数の形態で変化するか、指数関数の形態で変化するか、または階段関数の形態で変化する。このような高電位ゲート電圧（Ｖｇｈ）を発生するために、高電位ゲート電圧発生器（４２）は高電位電圧（ＶＤＤ）を発生する高電位電圧発生器（４４）と、高電位電圧発生器（４４）及び第２電圧ライン（ＳＶＬ）の間に接続された電圧調節器（４６）と、電圧調節器（４６）のレベル調整タイミングを制御するためのタイミング制御器（４８）で構成される。高電位電圧発生器（４４）は一定の電圧レベルを安定されるように維持する直流形態の高電位電圧（ＶＤＤ）を電圧調節器（４６）に供給する。電圧調節器（４６）は高電位電圧（ＶＤＤ）を第２電圧ライン（ＳＶＬ）に接続されたｎ個の制御用スイッチ（３９）側に周期的に伝送することと併せて高電位電圧（ＶＤＤ）が遮断される時に第２電圧ライン（ＳＶＬ）に供給される電圧が上に言及された関数形態のいずれか一つの形態で低くなる。第２電圧ライン（ＳＶＬ）上の電圧信号の立下がり部を緩やかに変化させるために、電圧調節器（４６）は液晶パネル（３０）のゲートライン（ＧＬ）に存在する寄生抵抗（Ｒｐ）及び寄生容量（Ｃｐ）を利用することもできる。タイミング制御器（４８）は同期制御ライン（ＳＣＬ）からの水平同期信号（ＨＳ）とデータクロックライン（ＤＣＬ）からのデータクロック（ＤＣＬＫ）に応答して電圧調節器（４６）の電圧切り換え時点と電圧調節時点を決定する。このために、タイミング制御器（４８）は水平同期信号（ＨＳ）によって初期化されることと併せてデータクロック（ＤＣＬＫ）をカウンターするカウンター（図示しない）と、このカウンターの出力信号を論理組み合わせすることで電圧調節器（４６）を制御する論理組み合わせ部（図示しない）で構成されることがある。

このように、第２電圧ライン（ＳＶＬ）上の高電位ゲート電圧（Ｖｇｈ）が交流形態で変化することと併せて緩やかに減少される立下がり部を有するなることで液晶パネル（３０）のゲートライン（ＧＬ）に供給されるスキャニング信号（ＳＣＳ）の立下がり部が緩やかに変化する。画素（３１）に含まれたＴＦＴ（ＣＭＮ）はゲートライン（ＧＬ）からのスキャニング信号（ＳＣＳ）の電圧が自分の臨界電圧以下に下がるまで起動される。この時、液晶セル（Ｃｌｃ）に充電された電荷がゲートライン（ＧＬ）側に流れる供給されたり信号ライン（ＳＬ）からＴＦＴ（ＣＭＮ）を経由するデータ電圧信号（ＤＶＳ）によって充分な電荷が液晶セル（Ｃｌｃ）に充電される。これによって、液晶セル（Ｃｌｃ）に充電された電圧は下がらなくなる。ゲートライン（ＧＬ）上のスキャニング信号（ＳＣＳ）の電圧がＴＦＴ（ＣＭＮ）の臨界電圧以下まで下がる場合にゲートライン（ＧＬ）からゲートライン（ＧＬ）での電圧変動量が最大ＴＦＴ（ＣＭＮ）の臨界電圧であるので液晶セル（Ｃｌｃ）からゲートライン（ＧＬ）側に流れる電荷量は極めて少なくなる。この結果、フィードスルー電圧（ΔＶｐ）が充分に抑圧される。

図６は本発明の第２実施例によるアクティブマトリックス液晶表示装置を概略的に図示する。図６のアクティブマトリックス液晶表示装置では電圧調節器（４６）が液晶パネル（３０）のゲートライン（ＧＬ）の寄生抵抗（Ｒｐ）及び寄生容量（Ｃｐ）を利用して高電位ゲート電圧（Ｖｇｈ）の立下がり部とスキャニング信号（ＳＣＳ）の立下がり部を指数電位ゲート電圧（Ｖｇｈ）の立下がり部とスキャニング信号（ＳＣＳ）の立下がり部を指数関数形態で変化させる。図６の液晶表示装置では、液晶パネル（３０）上のゲートライン（ＧＬ）を駆動するためのゲートドライバ（３４）が含まれる。液晶パネル（３０）は信号ライン（ＳＬ）及びゲートライン（ＧＬ）との接続に位置する画素（３１）を含む。画素（３１）は信号ライン（ＳＬ）からのデータ電圧信号（ＤＶＳ）に応答して透過光量を調節する液晶セル（Ｃｌｃ）と、ゲートライン（ＧＬ）からのスキャニング信号（ＳＣＳ）に応答して信号ライン（ＳＬ）から液晶セル（Ｃｌｃ）に供給されるデータ電圧信号（ＤＶＳ）を切り換えするＴＦＴ（ＣＭＮ）で構成される。また、画素（３１）では補助容量（Ｃｓｔ）が液晶セル（Ｃｌｃ）に並列に接続される。ゲートドライバ（３４）は制御ライン（ＣＬ）からのゲートスタートパルス（ＧＳＰ）及びゲートクロックライン（ＧＣＬ）からのゲートスキャニングクロック（ＧＳＣ）に応答するシフトレジスタセル（３６Ａ）と、シフトレジスタセル（３６Ａ）とゲートライン（ＧＬ）の間に接続された制御用のスイッチ（３９）で構成される。シフトレジスタセル（３６Ａ）は図７に図示されたようにゲートスキャニングクロック（ＧＳＣ）の上昇エッジでゲートスタートパルス（ＧＳＰ）を出力端子（ＱＴ）側に出力する。制御用のスイッチ（３９）はシフトレジスタセル（３６Ａ）の出力信号の論理状態によって低電位及び高電位ゲート電圧（Ｖｇｌ、Ｖｇｈ）の中のいずれか一つを選択的にゲートライン（ＧＬ）に供給する。これによって、ゲートライン（ＧＬ）では低電位ゲート電圧または高電位ゲート電圧（Ｖｇｈ）を有するスキャニング信号（ＳＣＳ）が現れる。これを詳細に説明すると、制御用のスイッチ（３９）はシフトレジスタセル（３６Ａ）の出力信号がハイ論理を有する場合に高電位ゲート電圧（Ｖｇｈ）がゲートライン（ＧＬ）に供給されるようにする一方、シフトレジスタセル（３６Ａ）の出力信号がロー論理を有する場合に低電位ゲート電圧（Ｖｇｌ）がゲートライン（ＧＬ）に供給されるようにする。図７に図示された″ＳＣＳｎ″は次のゲートラインに供給されるスキャニング信号の波形を現す。

また、本発明の第２実施例によるアクティブマトリックス液晶表示装置は第１電圧ライン（ＦＶＬ）に接続された低電位ゲート電圧発生器（４０）と、高電位ゲート電圧発生器（４２）とを追加で具備する。低電位ゲート電圧発生器（４０）は電圧レベルが一定に維持されたり周期的に交番される低電位ゲート電圧（Ｖｇｌ）を第１電圧ライン（ＦＶＬ）に接続されたｎ個の制御用のスイッチ（３９）に供給する。高電位ゲート電圧発生器（４２）は図７に図示されたところのように変化する高電位ゲート電圧（Ｖｇｈ）を発生する。この高電位ゲート電圧（Ｖｇｈ）の立下がり部は指数関数の形態で緩やかに下がる。このように高電位ゲート電圧（Ｖｇｈ）を発生するために、高電位ゲート電圧発生器（４２）が高電位電圧（ＶＤＤ）を発生する高電位電圧発生器（４４）と、高電位電圧発生器（４４）及び第２電圧ライン（ＳＶＬ）の間に接続された電圧調節器（４６）で構成される。高電位電圧発生器（４４）は一定の電圧レベルを安定に維持する直流形態の高電位電圧（ＶＤＤ）を電圧調節器（４６）に供給する。電圧調節器（４６）は第２電圧ライン（ＳＶＬ）を高電位電圧発生器（４４）と基底電圧ライン（ＧＶＬ）に交番的に接続することで第２電圧ライン（ＳＶＬ）上に図７に示したような高電位ゲート電圧（Ｖｇｈ）を発生させる。このために、電圧調節器（４６）はゲートスキャニングクロック（ＧＳＣ）に応答する２接点制御用スイッチ（５０）を具備する。２接点制御用スイッチ（５０）はゲートスキャニングクロック（ＧＳＣ）のハイ論理区間では第１電圧ライン（ＳＶＬ）を高電位電圧発生器（４４）に接続させることで第２電圧ライン（ＳＶＬ）及びゲートライン（ＧＬ）上に高電位電圧（ＶＤＤ）が現れるようにする。ゲートスキャニングクロック（ＧＳＣ）がハイ論理からロー論理で遷移する場合、２接点制御用スイッチ（５０）は第２電圧ライン（ＳＶＬ）を基底電圧ライン（ＧＶＬ）に接続させることで第２電圧ライン（ＳＶＬ）及びゲートライン（ＧＬ）上の電圧を高電位電圧レベル（ＶＤＤ）から指数関数的に降下させる。この時、第２電圧ライン（ＳＶＬ）及びゲートライン（ＧＬ）上の電圧が寄生抵抗（Ｒｐ）及び寄生容量（Ｃｐ）の時定数によって基底電圧ライン（ＧＶＬ）側に放電されることで高電位ゲート電圧（Ｖｇｈ）とスキャニング信号（ＳＣＳ）の立下り部は図７に示したように指数関数の形態で緩やかに変化する。これによって、画素（３１）に含まれたＴＦＴ（ＣＭＮ）はゲートライン（ＧＬ）からのスキャニング信号（ＳＣＳ）の電圧が臨界電圧の以下に下がるまで起動オン状態が維持される。この時、液晶セル（Ｃｌｃ）に充電された電荷がゲートライン（ＧＬ）側に流れるが、信号ライン（ＳＬ）からＴＦＴ（ＣＭＮ）を経由するデータ電圧信号（ＤＶＳ）によって充分な電荷が液晶セル（Ｃｌｃ）に充電される。この結果、液晶セル（Ｃｌｃ）に充電された電圧は下がらなくなる。ゲートライン（ＧＬ）上のスキャニング信号（ＳＣＳ）の電圧がＴＦＴ（ＣＭＮ）の臨界電圧以下に下がる場合にゲートライン（ＧＬ）での電圧変動量が最大ＴＦＴ（ＣＭＮ）の臨界電圧であるので液晶セル（Ｃｌｃ）からゲートライン（ＧＬ）側に流れる電荷量は極めて少なくなる。この結果、フィードスルー電圧（ΔＶｐ）が充分に抑圧される。更に、画素（３１）によって表示される画点ではフリッカ及び残像が発生しなくなる。

図８は本発明の第３実施例によるアクティブマトリックス液晶表示装置を概略的に図示する。図８のアクティブマトリックス液晶表示装置は電圧調節器（４６）が２接点制御用のスイッチ（５０）と基底電圧ライン（ＧＶＬ）の間に抵抗（Ｒ１）及び容量（Ｃ１）の並列回路とをさらに具備することを除いては図６の液晶表示装置と同一の回路構成を有する。抵抗（Ｒ１）及び容量（Ｃ１）は第２電圧ライン（ＳＶＬ）及びゲートライン（ＧＬ）上の電圧が基底電圧ライン（ＧＶＬ）側に放電される場合に時定数を増加させる。これによって、第２電圧ライン（ＳＶＬ）上の高電位ゲート電圧（Ｖｇｈ）の立下がり部は図９でのように立上がり部よりもっと緩やかになる。これと併せて、ゲートライン（ＧＬ）上のスキャニング信号（ＳＣＳ）の立下がり部も図９に示すように立上がり部よりもっと緩やかに変化する。抵抗（Ｒ１）と容量（Ｃ１）は必要に応じていずれか一つだけを使用してもよい。抵抗（Ｒ１）と容量（Ｃ１）は必要に応じていずれか一つだけを使用してもよい。このように高電位ゲート電圧（Ｖｇｈ）及びスキャニング信号（ＳＣＳ）の立下がり部を立上がり部よりさらに緩やかに調節することで液晶表示装置はフィードスルー電圧（ΔＶｐ）を充分に抑制することができることと併せて応答速度が速くなる。

図１０は第４実施例によるアクティブマトリックス液晶表示装置を概略的に図示する。図１０のアクティブマトリックス液晶表示装置は電圧調節器（４６）が２接点制御用のスイッチ（５０）代わりに高電位電圧発生器（４４）及び第２電圧ライン（ＳＶＬ）の間に接続された１接点制御用のスイッチ（５２）と、第２電圧ライン（ＳＶＬ）及び基底電圧ライン（ＧＶＬ）の間に接続されたＴＦＴ（ＭＮ）とを具備することを除いては図６の液晶表示装置と同一な回路構成を有する。１接点制御用のスイッチ（５２）とＴＦＴ（ＭＮ）はゲートスキャニングクロック（ＧＳＣ）の論理状態によって相互補完的に起動される。これを詳細に説明すると、１接点制御用のスイッチ（５２）はゲートスキャニングクロック（ＧＳＣ）がハイ論理を維持する期間起動され、一方にＴＦＴ（ＭＮ）はＴＦＴ（ＭＮ）はゲートスキャニングクロック（ＧＳＣ）がハイ論理を維持する期間起動される。ＴＦＴ（ＭＮ）はゲートスキャニングクロック（ＧＳＣ）によって第２電圧ライン（ＳＶＬ）及びゲートライン（ＧＬ）に放電通路を提供することで高電位ゲート電圧（Ｖｇｈ）及びスキャニング信号（ＧＬ）の立下がり部が指数関数的に変化する。また、ＴＦＴ（ＭＮ）は起動時に現れる抵抗成分及び容量成分によって第２電圧ライン（ＳＶＬ）及びゲートライン（ＧＬ）上の電圧が基底電圧ライン（ＧＶＬ）側に放電される場合に時定数を増加させる。これによって、基底電圧ライン（ＧＶＬ）上の高電位ゲート電圧（Ｖｇｈ）立下がり部は図９でのように立上がり部より緩やかになる。これと併せて、ゲートライン（ＧＬ）上のスキャニング信号（ＳＣＳ）の立下がり部も図９でのように立上がり部よりもっと緩やかに変化する。このように高電位ゲート電圧（Ｖｇｈ）及びスキャニング信号（ＳＣＳ）の立下がり部が立上がり部よりもっと緩やかに調節されることで液晶表示装置はフィードスルー電圧（ΔＶｐ）を充分に抑制することができることと併せて応答速度が速くなる。ＴＦＴ（ＭＮ）は抵抗成分の抵抗値及び容量成分の容量が適切に設定されるように適切なチャンネル幅を有する。更に、ＴＦＴ（ＭＮ）と基底電圧ライン（ＧＶＬ）の間には時定数をもう少し増加させるための抵抗及び/または容量を付加することもできる。

図１１は本発明の第５実施例によるアクティブマトリックス液晶表示装置を概略的に図示する。図１１のアクティブマトリックス液晶表示装置はＴＦＴ（ＭＮ）において抵抗（Ｒ２）が第２電圧ライン（ＳＶＬ）及び基底電圧ライン（ＧＶＬ）の間に接続されたことを除いては図１０の液晶表示装置と同一な回路構成を有する。抵抗（Ｒ２）は１接点制御用のスイッチ（５２）がゲートスキャニングクロック（ＧＳＣ）のハイ論理状態によって起動される場合に第２電圧ライン（ＳＶＬ）及びゲートライン（ＧＬ）に充電される電圧の漏泄を防止する。これとは異なり、１接点制御用のスイッチ（５２）が起動される場合、抵抗（Ｒ２）は第２電圧ライン（ＳＶＬ）及びゲートライン（ＧＬ）上の電圧が基底電圧ライン（ＧＶＬ）側に放電される時間が長くなることで高電位ゲート電圧（Ｖｇｈ）及びスキャニング信号（ＳＣＳ）の立下がり部が指数関数の形態で変化させる。換言すれば、抵抗（Ｒ２）は第１接点制御用スイッチ（５２）が起動される場合に第２電圧ライン（ＳＶＬ）及びゲートライン（ＧＬ）上の高電位ゲート電圧（Ｖｇｈ）の立下がり部は図９でのように立上がり部よりもっと緩やかになる。これと併せて、ゲートライン（ＧＬ）上のスキャニング信号（ＳＣＳ）の立下がり部も図９でのように立上がり部よりもっと緩やかに変化する。このように高電位ゲート電圧（Ｖｇｈ）及びスキャニング信号（ＳＣＳ）の立下がり部が立上がり部よりもっと緩やかに調節されることで液晶表示装置はフィードスルー電圧（ΔＶｐ）を充分に抑制することができることと併せて応答速度が速くなる。

また、図６、図８、図１０及び図１１に図示された第２乃至第５実施例の液晶表示装置ではゲートスキャニングクロック（ＧＳＣ）によって電圧調節器（４６）の切り換え動作が制御されることで図５でのタイミング制御器（４８）が除去される。この結果、図６、図８、図１０及び図１１に図示された第２乃至第５実施例のアクティブマトリックス液晶表示装置では回路構成が益々簡素化される。これと併せて、図６、図８、図１０及び図１１に図示された第２乃至第５実施例の液晶表示装置ではゲートスキャニングクロック（ＧＳＣ）の衝撃係数が５０％であることで表現されているが液晶セルに電圧が充分に充電されることができる範囲内で適切に調節されることができる。

図１２は本発明の第１乃至第５実施例によるアクティブマトリックス液晶表示装置のゲートライン（ＧＬ）及び信号ライン（ＳＬ）上に現れるスキャニング信号（ＳＣＳ）とデータ電圧信号（ＤＶＳ）を図示する。図１２に図示されたスキャニング信号（ＳＣＳ）は下降エッジでデータ電圧信号（ＤＶＳ）にほとんど近接する電圧レベルを有する。これによって、液晶表示装置はフィードスルー電圧（ΔＶｐ）を充分に抑制することができることと併せて応答速度が速くなる。

図１３は本発明の第６実施例によるアクティブマトリックス液晶表示装置を概略的に図示する。図１３のアクティブマトリックス液晶表示装置は第１電圧ライン（ＦＶＬ）に接続された低電位ゲート電圧発生器（４０）と、高電位ゲート電圧発生器（４２）とを具備する。低電位ゲート電圧発生器（４０）は電圧レベルが一定に維持される低電位ゲート電圧（Ｖｇｌ）を第１電圧ライン（ＦＶＬ）に接続されたｎ個の制御用スイッチ（３９）に供給する。高電位ゲート電圧発生器（４２）は図１４に図示されたように第１及び第２高電位電圧（ＶＤＤ１、ＶＤＤ２）を交番的に有するパルス状の高電位ゲート電圧（Ｖｇｈ）を発生する。このような高電位ゲート電圧（Ｖｇｈ）を発生するために、高電位ゲート電圧発生器（４２）は第１及び第２高電位電圧（ＶＤＤ１、ＶＤＤ２）を発生する高電位電圧発生器（５４）と、高電位電圧発生器（５４）及び第２電圧ライン（ＳＶＬ）の間に接続された電圧調節器（５６）で構成される。高電位電圧発生器（５４）で発生される第１高電位電圧（ＶＤＤ１）は一定の電圧レベルを安定に維持して、第２高電位電圧（ＶＤＤ２）は低電位ゲート電圧（Ｖｇｌ）より高くて第１高電位電圧（ＶＤＤ１）より低い電圧レベルを安定に維持する。これら第１及び第２高電位電圧（ＶＤＤ１、ＶＤＤ２）を電圧調節器（５６）に供給する。電圧調節器（５６）は高電位発生器（５４）からの第１及び第２高電位電圧（ＶＤＤ１、ＶＤＤ２）を第２電圧ライン（ＳＶＬ）側に交番的に供給することで第２電圧ライン（ＳＶＬ）上に図１４に示したような高電位ゲート電圧（Ｖｇｈ）を発生させる。このために、電圧調節器（５６）はゲートスキャニングクロック（ＧＳＣ）に応答する第２制御用スイッチ（５８）を具備する。第２制御用スイッチ（５８）はゲートスキャニングクロック（ＧＳＣ）のハイ論理区間で第１高電位電圧（ＶＤＤ１）を第２電圧ライン（ＳＶＬ）に供給することで第２電圧ライン（ＳＶＬ）及びゲートライン（ＧＬ）上に第１高電位電圧（ＶＤＤ１）が現れるようにする。これとは異なり、ゲートスキャニングクロック（ＧＳＣ）がロー論理を有する場合、第２制御用スイッチ（５８）は第２高電位電圧（ＶＤＤ２）を第２電圧ライン（ＳＶＬ）に供給することで第２電圧ライン（ＳＶＬ）及びゲートライン（ＧＬ）上に第２高電位電圧（ＶＤＤ２）が現れるようにする。この結果、高電位ゲート電圧（Ｖｇｈ）はゲートスキャニングクロック（ＧＳＣ）の周期ごとに第１高電位電圧（ＶＤＤ１）と第２高電位電圧（ＶＤＤ２）を順次有する。

図１３のアクティブマトリックス液晶表示装置では液晶パネル（３０）上のゲートライン（ＧＬ）を駆動するためのゲートドライバ（３４）が含まれる。液晶パネル（３０）は信号ライン（ＳＬ）及びゲートライン（ＧＬ）とに接続される画素（３１）を含む。画素（３１）は信号ライン（ＳＬ）からのデータ電圧信号（ＤＶＳ）に応答して透過光量を調節する液晶セル（Ｃｌｃ）と、ゲートライン（ＧＬ）からのスキャニング信号（ＳＣＳ）に応答して信号ライン（ＳＬ）から液晶セル（Ｃｌｃ）に供給されるデータ電圧信号（ＤＶＳ）を切り換えるＴＦＴ（ＣＭＮ）で構成される。また、画素（３１）には補助容量（Ｃｓｔ）が液晶セル（Ｃｌｃ）に並列に接続される。ゲートドライバ（３４）は制御ライン（ＣＬ）からのゲートスタートパルス（ＧＳＰ）及びゲートクロックライン（ＧＣＬ）からのゲートスキャニングクロック（ＧＳＣ）に応答するシフトレジスタセル（３６Ａ）と、シフトレジスタセル（３６Ａ）とゲートライン（ＧＬ１）の間に接続された第１制御用スイッチ（３９）で構成される。シフトレジスタセル（３６Ａ）は図１４に図示されたようにゲートスキャニングクロック（ＧＳＣ）の上昇エッジでゲートスタートパルス（ＧＳＰ）を出力端子（ＱＴ）側に出力する。第１制御用スイッチ（３９）はシフトレジスタセル（３６Ａ）の出力信号の論理状態によって低電位及び高電位ゲート電圧（Ｖｇｌ、Ｖｇｈ）の中いずれか一つを選択的にゲートライン（ＧＬ）に供給する。これによって、ゲートライン（ＧＬ）には低電位ゲート電圧（Ｖｇｌ）または高電位ゲート電圧（Ｖｇｈ）を有するスキャニング信号（ＳＣＳ）が現れる。これらを詳細に説明すると、制御用のスイッチ（３９）はシフトレジスタセル（３６Ａ）の出力信号がハイ論理を有する場合に第１及び第２高電位電圧（ＶＤＤ１、ＶＤＤ２）を順次有する高電位ゲート電圧（Ｖｇｈ）がゲートライン（ＧＬ）に供給される一方、シフトレジスタセル（３６Ａ）の出力信号がロー論理を有する場合には低電位ゲート電圧（Ｖｇｌ）がゲートライン（ＧＬ）に供給される。この結果、ゲートライン（ＧＬ）には立下がり部が階段形態に変化する図１４でのようなスキャニング信号（ＳＣＳ）が現れる。図１４に図示された″ＳＣＳｎ″は次のゲートラインに供給されるスキャニング信号の波形を現す。

このようにスキャニング信号（ＳＣＳ）の立下がり部が段階的に変化するために、画素（３１）に含まれたＴＦＴ（ＣＭＮ）はゲートライン（ＧＬ）からのスキャニング信号（ＳＣＳ）の電圧が臨界電圧以下に下がるまで起動オン状態を維持する。この時、液晶セル（Ｃｌｃ）に充電された電荷がゲートライン（ＧＬ）側に流れると同時に、信号ライン（ＳＬ）からＴＦＴ（ＣＭＮ）を経由するデータ電圧信号（ＤＶＳ）によって充分な電荷が液晶セル（Ｃｌｃ）に充電される。この結果、液晶セル（Ｃｌｃ）に充電された電圧は下がらなくなる。ゲートライン（ＧＬ）上のスキャニング信号（ＳＣＳ）の電圧がＴＦＴ（ＣＭＮ）の臨界電圧以下に下がる場合にゲートライン（ＧＬ）での電圧変動量が最大ＴＦＴ（ＣＭＮ）の臨界電圧であるので液晶セル（Ｃｌｃ）からゲートライン（ＧＬ）側に流れる電荷は極めて少なくなる。この結果、フィードスルー電圧（ΔＶｐ）は充分に抑圧される。更に、画素（３１）によって表示される画点ではフリッカ及び残像が発生しなくなる。

この場合、図５に図示された液晶パネル（３０）のゲートライン（ＧＬ）上の寄生抵抗（Ｒｐ）及び寄生容量（Ｃｐ）は高電位ゲート電圧（Ｖｇｈ）に影響を与えなくなる。このような背景から、寄生抵抗（Ｒｐ）及び寄生容量（Ｃｐ）が図１３に図示されなかったことが理解される。図１５は本発明の第６実施例によるアクティブマトリックス液晶表示装置のゲートライン（ＧＬ）及び信号ライン（ＳＬ）上に現れるスキャニング信号（ＳＣＳ）とデータ電圧信号（ＤＶＳ）を図示する。図１５に図示されたスキャニング信号（ＳＣＳ）は下降エッジが階段状に変化することでデータ電圧信号（ＤＶＳ）にほとんど近接する電圧レベルを有する。これによって、液晶表示装置はフィードスルー電圧（ΔＶｐ）を充分に抑圧することができ、併せて応答速度が速くなる。

図１６は図１３に図示された電圧調節器（５６）の他の実施例を詳細に図示する。図１６の電圧調節器（５６）は抵抗（Ｒ３）を経由して反転端子（ー）側にゲートスキャニングクロック（ＧＳＣ）を入力受ける比較器（６０）と、この比較器（６０）の出力信号に相互補完的に応答する第１及び第２トランジスタ（Ｑ１、Ｑ２）とを具備する。比較器（６０）は図１７に図示したようなゲートスキャニングクロック（ＧＳＣ）と可変抵抗（ＶＲ）からの基準電圧（Ｖｒｅｆ）を比較して、その結果によって論理状態が変化する比較信号を発生する。これを詳細に説明すると、比較器（６０）はゲートスキャニングクロック（ＧＳＣ）の電圧が基準電圧（Ｖｒｅｆ）より高い場合にロー論理の比較信号を第１及び第２トランジスタ（Ｑ１、Ｑ２）のベース端子に供給する一方、ゲートスキャニングクロック（ＧＳＣ）の電圧が基準電圧（Ｖｒｅｆ）より低い場合にはハイ論理の比較信号を第１及び第２トランジスタ（Ｑ１、Ｑ２）のベース端子に供給する。この時、可変抵抗（ＶＲ）は図１３に図示された第１または第２高電位電圧（ＶＤＤ１またはＶＤＤ２）と基底電圧（ＧＮＤ）間の電位差を分圧してその分圧された電圧を基準電圧（Ｖｒｅｆ）として比較器（６０）の非反転端子（＋）に供給する。第１トランジスタ（Ｑ１）は比較器（６０）でハイ論理の比較信号が発生されると、図１３の高電位電圧発生器（５４）からの第１高電位電圧（ＶＤＤ１）を第２電圧ライン（ＳＶＬ）に供給する。一方に第２トランジスタ（Ｑ２）は比較器（６０）でロー論理の比較信号が発生されたときに図１３の高電位電圧発生器（５４）からの第２高電位電圧（ＶＤＤ２）を第２電圧ライン（ＳＶＬ）に供給する。この結果、第２電圧ライン（ＳＶＬ）ではゲートスキャニングクロック（ＧＳＣ）とは相反する形態で変化する図１７に図示した高電位ゲート電圧（Ｖｇｈ）が発生する。この高電位ゲート電圧（Ｖｇｈ）はゲートスキャニングクロック（ＧＳＣ）の論理状態によって第１及び第２高電位電圧（ＶＤＤ１、ＶＤＤ２）を交番される。また、この高電位ゲート電圧（Ｖｇｈ）は図１３でのシフトレジスタセル（３６Ａ）がゲートスキャニングクロック（ＧＳＣ）の立下がり部に応答する場合に使用される。更に、高電位ゲート電圧（Ｖｇｈ）は第１及び第２トランジスタ（Ｑ１、Ｑ２）の位置が変えられた場合または基準電圧（Ｖｒｅｆ）及びゲートスキャニングクロック（ＧＳＣ）が比較器（６０）の反転及び非反転端子（ー、＋）にそれぞれ供給される場合にゲートスキャニングクロック（ＧＳＣ）と同一な形態で変化する。一方、第２電圧ライン（ＳＶＬ）と比較器（６０）の反転端子（ー）の間に接続された抵抗（Ｒ４）は第２電圧ライン（ＳＶＬ）上の電圧を比較器（６０）の反転端子（ー）側に帰還させることで高電位ゲート電圧（Ｖｇｈ）がゲートスキャニングクロック（ＧＳＣ）に対して素早く応答するようにする。

図１８を参照すると、液晶パネル（３０）上の信号ライン（ＳＬ１乃至ＳＬｍ）を駆動するデータドライバ（３２）と、液晶パネル（３０）上のゲートライン（ＧＬ１乃至ＧＬｎ）を駆動するためのゲートドライバ（３４）とを具備する第７本発明の実施例によるアクティブマトリックス液晶表示装置が図示されている。液晶パネル（３０）には信号ライン（ＳＬ）及びゲートライン（ＧＬ）に接続される画素（３１）がアクティブマトリックス形態で配列される。画素（３１）それぞれは信号ライン（ＳＬ）からのデータ電圧信号（ＤＶＳ）に応答して透過光量を調節する液晶セル（Ｃｌｃ）と、ゲートライン（ＧＬ）からのスキャニング信号（ＳＣＳ）に応答して信号ライン（ＳＬ）から液晶セル（Ｃｌｃ）に供給されるデータ電圧信号（ＤＶＳ）を切り換えするＴＦＴ（ＣＭＮ）で構成される。また、画素（３１）それぞれには補助容量（Ｃｓｔ）が液晶セル（Ｃｌｃ）に並列に接続される。この補助容量（Ｃｓｔ）は液晶セル（Ｃｌｃ）に充電された電圧を緩衝する。データドライバ（３２）はゲートライン（Ｇｌ１乃至ＧＬｎ）が順次駆動されることによって信号ライン（ＳＬ１乃至ＳＬｍ）すべてにデータ電圧信号（ＤＶＳ）を供給する。ゲートドライバ（３４）がスキャニング信号（ＳＣＳ）をゲートライン（ＧＬ１乃至ＧＬｍ）に順次供給することでゲートライン（ＧＬ１乃至ＧＬｎ）が水平同期期間ずつ順次使用可能にされる。このために、ゲートドライバ（３４）は制御ライン（ＣＬ）からのゲートスタートパルス（ＧＳＰ）及びゲートクロックライン（ＧＣＬ）からのゲートスキャニングクロック（ＧＳＣ）に応答するシフトレジスタ（３６）と、シフトレジスタ（３６）とゲートライン（ＧＬ１乃至ＧＬｎ）の間に接続されたレベルシフト（６２）で構成される。シフトレジスタ（３６）は制御ライン（ＣＬ）からのゲートスタートパルス（ＧＳＰ）をｎ個の出力端子（ＱＴ１乃至ＱＴｎ）の内のいずれか一つの出力端子側に出力することと併せてゲートスキャニングクロック（ＧＳＣ）に応答してゲートスタートパルス（ＧＳＰ）を第１出力端子（ＱＴ１）から第ｎ出力端子（ＱＴｎ）側に順次移動させる。また、シフトレジスタ（３６）はロジック電圧レベルに該当する５Ｖを有する集積回路駆動電圧で動作する。レベルシフト（６２）はシフトレジスタ（３６）の出力信号の電圧レベルをシフトさせることでｎ個のスキャニング信号（ＳＣＳ）を発生させる。このために、レベルシフト（６２）は第１電圧ライン（ＦＶＬ）に共通に接続され、併せてゲートライン（ＧＬ１乃至ＧＬｎ）それぞれに接続されたｎ個のＰＭＯＳトランジスタ（ＭＰ１乃至ＭＰｎ）と、第２電圧ライン（ＳＶＬ）に共通的に接続されることと併せてゲートライン（ＧＬ１乃至ＧＬｎ）にそれぞれ接続されたｎ個のＮＭＯＳトランジスタ（ＭＮ１乃至ＭＮｎ）とを具備する。

第１電圧ライン（ＦＶＬ）には低電位ゲート電圧発生器（４０）で発生された低電位ゲート電圧（Ｖｇｌ）が供給される。第１乃至第ｎＰＭＯＳトランジスタ（ＭＰ１乃至ＭＰｎ）はシフトレジスタ（３６）のｎ個の出力端子（ＱＴ１乃至ＱＴｎ）それぞれに接続されたゲート電極を有する。同じく、第１乃至第ｎＮＭＯＳトランジスタ（ＭＮ１乃至ＭＮｎ）もシフトレジスタ（３６）のｎ個の出力端子（ＱＴ１乃至ＱＴｎ）それぞれ接続されたゲート電極を有する。第１乃至第ｎＰＯＭＳトランジスタ（ＭＰ１乃至ＭＰｎ）それぞれはシフトレジスタ（３６）の出力端子上の信号に応答して第１乃至第ｎＮＭＯＳトランジスタ（ＭＮ１乃至ＭＮｎ）それぞれと相互補完的に起動される。シフトレジスタ（３６）の出力端子（ＱＴ１乃至ＱＴｎ）からの信号にそれぞれ応答する第１乃至第ｎＮＭＯＳトランジスタ（ＭＮ１乃至ＭＮｎ）は水平同期期間ずつ順次起動される。これによって、第１乃至第ｎＰＭＯＳトランジスタ（ＭＰ１乃至ＭＰｎ）は水平同期期間ずつ順次起動される。この結果、第２電圧ライン（ＳＶＬ）は第１乃至第ｎゲートライン（ＧＬ１乃至ＧＬｎ）に水平同期期間づつ順次接続される。また、レベルシフト（６２）は第２電圧ライン（ＳＶＬ）と高電位電圧発生器（４４）の間に並列接続されたｎ個のＰＭＯＳトランジスタ（ＭＰｎ＋１乃至ＭＰ２ｎ）と、第２電圧ライン（ＳＶＬ）と接地ライン（ＧＮＤＬ）の間に接続された放電抵抗（Ｒｄ）とをさらに具備する。これらｎ個のＰＭＯＳトランジスタ（ＭＰｎ＋１乃至ＭＰ２ｎ）は使用可能化ライン（ＥＯＬ）上の図１９に図示されたゲート出力使用可能化信号（ＧＯＤ）に共通に応答して毎水平同期周期の始点から水平同期周期の半分に該当する期間ずつ同時に起動される。これらｎ個のＰＭＯＳトランジスタ（ＭＰｎ＋１乃至ＭＰ２ｎ）が起動されたとき、高電位電圧発生器（４４）で発生された高電位電圧（ＶＤＤ）はｎ個のＰＭＯＳトランジスタ（ＭＰｎ＋１乃至ＭＰ２ｎ）の並列回路及び第２電圧ライン（ＳＶＬ）を経由してｎ個のゲートライン（ＧＬ１乃至ＧＬｎ）中のいずれか一つに供給される。一方、ｎ個のＰＭＯＳトランジスタ（ＭＰｎ＋１乃至ＭＰ２ｎ）が起動された時にｎ個のゲートライン（ＧＬ１乃至ＧＬｎ）中のいずれか一つのライン上の充電された電圧が第２電圧ライン（ＳＶＬ）及び放電抵抗（Ｒｄ）を経由して接地ライン（ＧＮＤＬ）側に放電される。この時、ゲートライン（ＧＬ）上の電圧の放電速度（即ち、時定数）は放電抵抗（Ｒｄ）、ゲートライン（ＧＬ）上の寄生容量（Ｃｃ）及び寄生抵抗（Ｒｃ）によって決定される。これによって、第２電圧ライン（ＳＶＬ）では図１９に図示されたようにゲートスキャニングクロック（ＧＳＣ）のハイ論理区間（即ち、水平同期信号の前半周期）では高電位電圧レベル（ＶＤＤ）を維持してゲートスキャニングクロック（ＧＳＣ）のロー論理区間では高電位電圧レベル（ＶＤＤ）から指数関数的に徐々に減少する高電位ゲート電圧（Ｖｇｈ）が発生する。

第１乃至第ｎゲートライン（ＧＬ１乃至ＧＬｎ）それぞれは水平同期信号の周期づつ順次に起動されるＮＭＯＳトランジスタ（ＧＬ１乃至ＧＬｎ）それぞれは、水平同期信号の周期づつ順次に起動されるＮＭＯＳトランジスタ（ＧＬ１乃至ＧＬｎ）それぞれを経由して第２電圧ライン（ＳＶＬ）上の高電位ゲート電圧（Ｖｇｈ）を水平同期信号の一周期の間入力し、併せて残りの期間の間はＰＭＯＳトランジスタ（ＭＰ１乃至ＭＰｎ）を経由して第１電圧ライン（ＦＶＬ）上の低電位ゲート電圧（Ｖｇｌ）を入力する。この結果、第１乃至第ｎゲートライン（ＧＬ１乃至ＧＬｎ）は図１９に図示されたスキャニング信号（ＳＣＳ１乃至ＳＣＳｎ）の供給を受ける。スキャニング信号（ＳＣＳ）はゲートスキャニングクロック（ＧＳＣ）のハイ論理区間（即ち、水平同期信号の前半周期）では高電位電圧を維持して、ゲートスキャニングクロック（ＧＣＳ）のロー論理区間（水平同期信号の後半周期）では高電位電圧から液晶パネル（３０）上のＴＦＴ（ＣＭＮ）の臨界電圧（Ｖｔｈ）に近接した電圧まで指数関数的に減少する。また、スキャニング信号（ＳＣＳ）は次の水平同期周期の始点でＴＦＴ（ＣＭＮ）の臨界電圧より低い電圧（即ち、低電位ゲート電圧（Ｖｇｌ））に急激に下がる。このように、液晶パネル（３０）のゲートライン（ＧＬ）に供給されるスキャニング信号（ＳＣＳ）の立下がり部が緩やかに変化することで、画素（３１）に含まれたＴＦＴ（ＣＭＮ）はゲートライン（ＧＬ）からのスキャニング信号（ＳＣＳ）の電圧が臨界電圧以下に下がるまでに起動される。この時、液晶セル（Ｃｌｃ）に充電された電荷がゲートライン（ＧＬ）側に流れるが、信号ライン（ＳＬ）からＴＦＴ（ＣＭＮ）を経由するデータ電圧信号（ＤＶＳ）によって充分な電荷が液晶セル（Ｃｌｃ）に充電される。これによって、液晶セル（Ｃｌｃ）に充電された電圧は下がらない。ゲートライン（ＧＬ）上のスキャニング信号（ＳＣＳ）の電圧がＴＦＴ（ＣＭＮ）の臨界電圧以下に下がる場合にゲートライン（ＧＬ）での電圧変動量が最大ＴＦＴ（ＣＭＮ）の臨界電圧であるので液晶セル（Ｃｌｃ）からゲートライン（ＧＬ）側に流れる電荷は極めて少なくなる。この結果、フィードスルー電圧（ΔＶｐ）が充分に抑圧される。また、前記したｎ個のＰＭＯＳトランジスタ（ＭＰｎ＋１乃至ＭＰ２ｎ）は高電位電圧発生器（４４）から第２電圧ライン（ＳＶＬ）側に供給される高電位電圧（ＶＤＤ）の減殺量を最小化するために高電位電圧発生器（４４）と第２電圧ライン（ＳＶＬ）の間の抵抗値を低くさせられる。従って、ｎ個のＰＭＯＳトランジスタ（ＭＰｎ＋１乃至ＭＰ２ｎ）の中ｎー１個のＰＭＯＳトランジスタは除去することができる。この場合、ゲートドライバ（３４）の回路構成が簡素化される。更に、前記ゲートスタートパルス（ＧＳＰ）、ゲートスキャニングクロック（ＧＳＣ）及びゲート使用可能化信号（ＧＯＥ）は図示しないタイミング制御器で発生される。

図２０は図１８に図示されたところによるアクティブマトリックス液晶表示装置の中いずれか一つのゲートラインを駆動するためのラインスキャニング回路を図示する。図２０に図示したラインスキャニング回路は液晶パネル（３０）上のゲートライン（ＧＬ）を駆動するためのゲートドライバ（３４）を含む。液晶パネル（３０）は信号ライン（ＳＬ）及びゲートライン（ＧＬ）とに接続される画素（３１）を含む。画素（３１）は信号ライン（ＳＬ）からのデータ電圧信号（ＤＶＳ）に応答して透過光量を調節する液晶セル（Ｃｌｃ）と、ゲートライン（ＧＬ）からのスキャニング信号（ＳＣＳ）に応答して信号ライン（ＳＬ）から液晶セル（Ｃｌｃ）に供給されるデータ電圧信号（ＤＶＳ）を切り換えるＴＦＴ（ＣＭＮ）で構成される。また、画素（３１）には補助容量（Ｃｓｔ）が液晶セル（Ｃｌｃ）に並列に接続される。ゲートドライバ（３４）は制御ライン（ＣＬ）からのゲートスタートパルス（ＧＳＰ）及びゲートクロックライン（ＧＣＬ）からのゲートスキャニングクロック（ＧＳＣ）に応答するシフトレジスタセル（３６Ａ）と、シフトレジスタセル（３６Ａ）とゲートライン（ＧＬ）の間に接続されたレベルシフトセル（６２Ａ）で構成される。シフトレジスタセル（３６Ａ）は図１９に示すゲートスキャニングクロック（ＧＳＣ）の上昇エッジで図１９に示すゲートスタートパルス（ＧＳＰ）を出力端子（ＱＴ）側に出力させる。レベルシフトセル（６２Ａ）はシフトレジスタセル（３６Ａ）の出力信号の電圧レベルをシフトさせることでスキャニング信号（ＳＣＳ）を発生する。このために、レベルシフトセル（６２Ａ）は第１電圧ライン（ＦＶＬ）と液晶パネル（３０）上のゲートライン（ＧＬ）の間に接続された第１ＰＭＯＳトランジスタ（ＭＰ１）と、第２電圧ライン（ＳＶＬ）とゲートライン（ＧＬ）の間に接続された第１ＮＭＯＳトランジスタ（ＭＮ１）とを具備する。

第１電圧ライン（ＦＶＬ）には低電位ゲート電圧発生器（４０）で発生された低電位ゲート電圧（Ｖｇｌ）が供給される。第１ＰＭＯＳトランジスタ（ＭＰ１）はシフトレジスタセル（３６Ａ）の出力端子（ＱＴ）に接続されたゲート電極を有する。同じく、第１ＮＭＯＳトランジスタ（ＭＮ１）はシフトレジスタセル（３６Ａ）の出力端子（ＱＴ）に接続されたゲート電極を有する。第１ＰＭＯＳトランジスタ（ＭＰ１）はシフトレジスタセル（３６Ａ）の出力端子上の信号に応答して第１ＮＭＯＳトランジスタ（ＭＮ１）と相互補完的に起動される。シフトレジスタセル（３６Ａ）の出力端子（ＱＴ）からの信号にそれぞれ応答する第１ＮＭＯＳトランジスタ（ＭＮ１）は任意の水平同期期間に起動される一方、第１ＰＭＯＳトランジスタ（ＭＰ１）は任意の水平同期期間を除いては残りフレーム期間に起動される。この結果、第２電圧ライン（ＳＶＬ）は任意の水平同期期間にだけゲートライン（ＧＬ）に接続されるようになり、第１電圧ライン（ＦＶＬ）は任意の水平同期期間を除いた残りのフレーム期間にゲートライン（ＧＬ）に接続される。

また、レベルシフトセル（６２Ａ）は高電位電圧発生器（４４）と第２電圧ライン（ＳＶＬ）の間に接続された第２ＰＭＯＳトランジスタ（ＭＰ２）と、第２電圧ライン（ＳＶＬ）と接地ライン（ＧＮＤＬ）の間に接続された放電抵抗（Ｒｄ）とをさらに具備する。第２ＰＭＯＳトランジスタ（ＭＰ２）は使用可能化ライン（ＥＯＬ）からの図１８に図示されたゲート出力使用可能化信号（ＧＯＥ）に応答して毎水平同期周期の始点から水平同期周期の半分に該当する期間に起動される。この第２ＰＭＯＳトランジスタ（ＭＰ２）が起動された時、高電位電圧発生器（４４）は高電位電圧（ＶＤＤ）を第２電圧ライン（ＳＶＬ）を経由してゲートライン（ＧＬ）に供給される。一方、第２ＰＭＯＳトランジスタ（ＭＰ２）が起動された時にゲートライン（ＧＬ）上に充電された電圧が第２電圧ライン（ＳＶＬ）及び放電抵抗（Ｒｄ）を経由して接地ライン（ＧＮＤＬ）側に放電される。この時、ゲートライン（ＧＬ）上の電圧の放電速度（即ち、時定数）は放電抵抗（Ｒｄ）、ゲートライン（ＧＬ）上の寄生容量（Ｃｐ）及び寄生抵抗（Ｒｐ）によって決定される。これによって、第２電圧ライン（ＳＶＬ）には図１９に図示されたゲートスキャニングクロック（ＧＳＣ）のハイ論理区間（即ち、水平同期信号の前半周期）では高電位電圧レベル（ＶＤＤ）を維持してゲートスキャニングクロック（ＧＳＣ）のロー論理区間では高電位電圧レベル（ＶＤＤ）から指数関数的に徐々に減少する高電位ゲート電圧（Ｖｇｈ）が現れる。ゲートライン（ＧＬ）は任意の水平同期信号の周期の間起動される第１ＮＭＯＳトランジスタ（ＭＮ１）を経由して第２電圧ライン（ＳＶＬ）上の高電位ゲート電圧（Ｖｇｈ）を水平同期信号の周期を除いた残りの期間の間には第１ＰＭＯＳトランジスタ（ＭＰ１）を経由して第１電圧ライン（ＦＶＬ）上の低電位ゲート電圧（Ｖｇｌ）を入力する。この結果、ゲートライン（ＧＬ）には図１９に図示されたスキャニング信号（ＳＣＳ１乃至ＳＣＳｎ）の中いずれか一つが供給される。スキャニング信号（ＳＣＳ）はゲートスキャニングクロック（ＧＳＣ）のハイ論理区間（即ち、水平同期信号の前半周期）では高電位電圧を維持して、ゲートスキャニングクロック（ＧＳＣ）のロー論理区間では（水平同期信号の後半周期）では高電位電圧から液晶パネル（３０）上のＴＦＴ（ＣＭＮ）の臨界電圧（Ｖｔｈ）に近接される電圧まで指数関数的に減少する。

また、スキャニング信号（ＳＣＳ）は次の水平同期周期の始点でＴＦＴ（ＣＭＮ）の臨界電圧より低い電圧（即ち、低電位ゲート電圧（Ｖｇｌ））に急激に下がる。このように、液晶パネル（３０）のゲートライン（ＧＬ）に供給されるスキャニング信号（ＳＣＳ）の立下がり部が緩やかに変化することで、画素（３１）に含まれたＴＦＴ（ＣＭＮ）はゲートライン（ＧＬ）からのスキャニング信号（ＳＣＳ）の電圧が自分の臨界電圧以下で下がるまでに起動される。この時、液晶セル（Ｃｌｃ）に充電された電荷がゲートライン（ＧＬ）側に流れ信号ライン（ＳＬ）からＴＦＴ（ＣＭＮ）を経由するデータ電圧信号（ＤＶＳ）によって充分な電荷が液晶セル（Ｃｌｃ）に充電される。これによって、液晶セル（Ｃｌｃ）に充電された電圧は下がらない。ゲートライン（ＧＬ）上のスキャニング信号（ＳＣＳ）の電圧がＴＦＴ（ＣＭＮ）の臨界電圧以下に下がる場合にゲートライン（ＧＬ）での電圧変動量が最大ＴＦＴ（ＣＭＮ）の臨界電圧であるので液晶セル（Ｃｌｃ）からゲートライン（ＧＬ）側に流れる電荷量は極めて少なくなる。この結果、フィードスルー電圧（ΔＶｐ）が充分に抑圧される。

図２１は本発明の第８実施例によるアクティブマトリックス液晶表示装置を概略的に図示する。図２１のアクティブマトリックス液晶表示装置は、図１８で第２電圧ライン（ＳＶＬ）と高電位電圧発生器（４４）の間に並列に接続されたｎ個のＰＭＯＳトランジスタ（ＭＰｎ＋１乃至ＭＰ２ｎ）とそして第２電圧ライン（ＳＶＬ）と接地ライン（ＧＮＤＬ）の間に接続された放電抵抗（Ｒｄ）の代わりに高電位電圧発生器（４４）と第２電圧ライン（ＳＶＬ）の間に接続された電圧調節器（６４）を有することを除いては図１８のアクティブマトリックス液晶表示装置と同一な回路構成を有する。電圧調節器（６４）はゲートクロックライン（ＧＣＬ）からのゲートスキャニングクロック（ＧＳＣ）に応答して高電位電圧発生器（４４）を第２電圧ライン（ＳＶＬ）に連結させ、第２電圧ライン（ＳＶＬ）に放電通路を提供する。これを詳細に説明すると、電圧調節器（６４）はゲートスキャニングクロック（ＧＳＣ）がハイ論理値を有する期間には高電位発生器（４４）からの高電位電圧（ＶＤＤ）が第２電圧ライン（ＳＶＬ）とｎ個のＮＭＯＳトランジスタ（ＭＮ１乃至ＭＮｎ）の中いずれか一つを経由してゲートライン（ＧＬ）側に伝送される。一方、ゲートスキャニングクロック（ＧＳＣ）がロー論理値を有する時に電圧調節器（６４）は第２電圧ライン（ＳＶＬ）に放電通路を提供してゲートライン（ＧＬ１乃至ＧＬｎ）上に充電された電圧が第２電圧ライン（ＳＶＬ）及び放電通路を放電されるようにする。この時、ゲートライン（ＧＬ）上の電圧の放電速度（即ち、時定数）は放電通路の抵抗値、ゲートライン（ＧＬ）上の寄生容量（Ｃｃ）及び寄生抵抗（Ｒｃ）によって決定される。結果的に、電圧調節器（６４）は図１９に図示されたところのようにゲートスキャニングクロック（ＧＳＣ）のハイ論理区間（即ち、水平同期信号の前半周期）では高電位電圧レベル（ＶＤＤ）を維持してゲートスキャニングクロック（ＧＳＣ）のロー論理区間では高電位電圧レベル（ＶＤＤ）から指数関数的に徐々に減少する高電位ゲート電圧（Ｖｇｈ）が第２電圧ライン（ＳＶＬ）上に現れる。

また、第１乃至第ｎゲートライン（ＧＬ１乃至ＧＬｎ）それぞれは水平同期信号の周期づつ順次起動されるＮＭＯＳトランジスタ（ＭＮ１乃至ＭＮｎ）をそれぞれ経由して第２電圧ライン（ＳＶＬ）上の高電位ゲート電圧（Ｖｇｈ）を水平同期信号の一周期の間に入力することと併せて残りの期間の間はＰＭＯＳトランジスタ（ＭＰ１乃至ＭＰｎ）を経由して第１電圧ライン（ＦＶＬ）上の低電位ゲート電圧（Ｖｇｌ）を入力する。この結果、第１乃至第ｎゲートライン（ＧＬ１乃至ＧＬｎ）は図１８に図示されたスキャニング信号（ＳＣＳ１乃至ＳＣＳｎ）の供給を受ける。スキャニング信号（ＳＣＳ）はゲートスキャニングクロック（ＧＳＣ）のハイ論理区間（即ち、水平同期信号の前半周期）では高電位電圧を維持して、ゲートスキャニングクロック（ＧＣＳ）のロー論理区間（水平同期信号の後半周期）では高電位電圧から液晶パネル（３０）上のＴＦＴ（ＣＭＮ）の臨界電圧（Ｖｔｈ）に近接する電圧まで指数関数的に減少する。また、スキャニング信号（ＳＣＳ）は次の水平同期周期の始点でＴＦＴ（ＣＭＮ）の臨界電圧より低い電圧（即ち、低電位ゲート電圧（Ｖｇｌ））に急激に下がる。

このように、液晶パネル（３０）のゲートライン（ＧＬ）に供給されるスキャニング信号（ＳＣＳ）の立下がり部が緩やかに変化することで、画素（３１）に含まれたＴＦＴ（ＣＭＮ）はゲートライン（ＧＬ）からのスキャニング信号（ＳＣＳ）の電圧が臨界電圧以下に下がるまでに起動される。この時、液晶セル（Ｃｌｃ）に充電された電荷がゲートライン（ＧＬ）側に流れるが、信号ライン（ＳＬ）からＴＦＴ（ＣＭＮ）を経由するデータ電圧信号（ＤＶＳ）によって充分な電荷が液晶セル（Ｃｌｃ）に充電される。これによって、液晶セル（Ｃｌｃ）に充電された電圧は下がらなくなる。ゲートライン（ＧＬ）上のスキャニング信号（ＳＣＳ）の電圧がＴＦＴ（ＣＭＮ）の臨界電圧以下に下がる場合にゲートライン（ＧＬ）での電圧変動量が最大ＴＦＴ（ＣＭＮ）の臨界電圧であるので液晶セル（Ｃｌｃ）からゲートライン（ＧＬ）側に流れる電荷量は極めて少なくなる。この結果、フィードスルー電圧（ΔＶｐ）が充分に抑圧される。

図２２ａは本発明によるアクティブマトリックス液晶表示装置によって提供されたスキャニング信号の波形を現し、図２２ｂは従来のアクティブマトリックス液晶表示装置で提供されるスキャニング信号を現す。図２２ａのスキャニング信号は図２２ｂのスキャニング信号とは異なり指数関数的に減少する下降エッジを有する。これによって、本発明によるアクティブマトリックス液晶表示装置はＴＦＴ（ＣＭＮ）がターンオフされるときのＴＦＴ（ＣＭＮ）のゲート電極とソース電極間の電位差が小さくなる。従って、ＴＦＴ（ＣＭＮ）がターンオフされるときに液晶セルから放電される電荷が著しく減少する。この結果、フィードスルー電圧（ΔＶｐ）が小さくなって、更にフリッカが著しく減少する。図２３ａは本発明によるアクティブマトリックス液晶表示装置はＴＦＴ（ＣＭＮ）が起動されるときの電流変化を、そして図２３ｂは従来のアクティブマトリックス液晶表示装置はＴＦＴ（ＣＭＮ）が起動されるときの電流変化をそれぞれ現す。図２３ａ及び図２３ｂは本発明によるアクティブマトリックス液晶表示装置は従来の液晶表示装置に比べて過渡雑音成分を大きく抑制されることを示している。

図２４は図２０に図示された電圧調節器（６４）の実施例を詳細に図示するものである。図２４において、電圧調節器（６４）は高電位電圧ライン（ＶＤＤＬ）と接地ライン（ＧＮＤＬ）の間に直列接続された第１及び第２抵抗（Ｒ１、Ｒ２）と、第１ノード（Ｎ１）と第２電圧ライン（ＳＶＬ）の間に接続された第３抵抗（Ｒ３）とを具備する。第１及び第２抵抗（Ｒ１、Ｒ２）は高電位電圧ライン（ＶＤＤＬ）上の高電位電圧（ＶＤＤ）を分圧してその分圧された電圧が第１ノード（Ｎ１）上に現れるようにする。第３抵抗（Ｒ３）は第１ノード（Ｎ１）と第２電圧ライン（ＳＶＬ）の間に電流量を制限する。電圧調節器（６４）は高電位電圧ライン（ＶＤＤＬ）、第１及び第２ノード（Ｎ１、Ｎ２）の間に接続された第１トランジスタ（ＴＲ１）と、第２抵抗（Ｒ２）と接地ライン（ＧＮＤＬ）の間に接続された第２トランジスタ（ＴＲ２）とをさらに具備する。第１トランジスタ（ＴＲ１）は第２ノード（Ｎ１）上の電圧に応答して高電位電圧ライン（ＶＤＤＬ）上の高電位電圧（ＶＤＤ）を第１ノード（Ｎ１）側に選択的に伝送する。

これを詳細に説明すると、第１トランジスタ（ＴＲ１）は第２ノード（Ｎ２）上の電圧が臨界電圧（即ち、０.７Ｖ）以下の時に起動されて第１ノード（Ｎ１）上の電圧が高電位電圧レベルを維持する。第２ノード（Ｎ２）上の電圧が臨界電圧以上である場合、第１トランジスタ（ＴＲ１）はターンオフされて高電位電圧ライン（ＶＤＤＬ）と第１ノード（Ｎ１）を開放させる。このために、第１トランジスタ（ＴＲ１）としてはＰ形ジョンショントランジスタが使用される。第２ノード（Ｎ２）上の電圧は第４ノード（Ｎ４）に接続されたベースを有する第３トランジスタ（ＴＲ３）によって変化する。第３トランジスタ（ＴＲ３）は第４ノード（Ｎ４）からのゲートスキャニングクロック（ＧＳＣ）がハイ論理値を有する時に起動されて高電位電圧ライン（ＶＤＤＬ）から第４抵抗（Ｒ４）、第２ノード（Ｎ２）、第５抵抗（Ｒ５）、自分のコレクター及びエミッタを経由して接地ライン（ＧＮＤＬ）に至る電流通路を形成する。この場合、第２ノード（Ｎ２）にはトランジスタ（ＴＲ）の臨界電圧より低い電圧が現れる。これとは異なって、第４ノード（Ｎ４）上のゲートスキャニングクロック（ＧＳＣ）がロー論理を有する場合に第３トランジスタ（ＴＲ３）はターンオフされて第２ノード（Ｎ２）の電圧が高電位電圧レベルを維持する。一方、第２トランジスタ（ＴＲ２）は第３ノード（Ｎ３）上の電圧に応答して第２抵抗（Ｒ２）を接地ラインに選択的に接続させる。この時、第２電圧ライン（ＳＶＬ）上の高電位ゲート電圧（Ｖｇｈ）は第３抵抗（Ｒ３）、第１ノード（Ｎ１）第２抵抗（Ｒ２）予備トランジスタ（ＴＲ２）のコレクター及びエミッタを経由して接地ライン（ＧＮＤＬ）側に放電される。

一方、第３ノード（Ｎ３）上の電圧が臨界電圧より低い場合に、第２トランジスタ（ＴＲ２）はターンオフされて第２抵抗（Ｒ２）と接地ライン（ＧＮＤＬ）が開放される。このために、Ｎ形ジョンショントランジスタ（ＴＲ）が第２トランジスタ（ＴＲ）で使用される。第３ノード（Ｎ３）上の電圧は第４ノード（Ｎ４）に接続されたベースを有する第４トランジスタ（ＴＲ４）の動作状態によって変化する。第４トランジスタ（ＴＲ４）は第４ノード（Ｎ４）からのゲートスキャニングクロック（ＧＳＣ）がハイ論理値を有する時に起動されて第３ノード（Ｎ３）を接地ライン（ＧＮＤＬ）に接続させる。これによって、第３ノード（Ｎ３）では接地電圧（ＧＮＤ）が現れる。これとは異なって、第４ノード（Ｎ４）上のゲートスキャニングクロック（ＧＳＣ）がハイ論理値を有する場合に第４トランジスタ（ＴＲ４）はターンオフされて第３ノード（Ｎ３）と接地ライン（ＧＮＤＬ）が開放される。

この時、高電位電圧ライン（ＶＤＤＬ）上の高電位電圧（ＶＤＤ）が第６抵抗（Ｒ６）を経由して第３ノード（Ｎ３）に充電される。従って、第３ノード（Ｎ３）では高電位電圧（ＶＤＤ）が現れる。結果的に、第２ノード（Ｎ２）上の電圧と第３ノード（Ｎ３）上の電圧が同一な形態で変化する。これら第２及び第３ノード（Ｎ２、Ｎ３）上の電圧が同一な形態で変化することで第１及び第２トランジスタ（ＴＲ１、ＴＲ２）が相互補完的に駆動される。換言すれば、第１トランジスタ（ＴＲ１）はゲートスキャニングクロック（ＧＳＣ）のハイの論理区間に、第２トランジスタ（ＴＲ２）はゲートスキャニングクロック（ＧＳＣ）のロー論理区間にそれぞれ起動される。これによって、第１ノード（Ｎ２）及び第２電圧ライン（ＳＶＬ）上の電圧はゲートスキャニングクロック（ＧＳＣ）のハイ論理区間では高電位電圧（ＶＤＤ）を、ゲートスキャニングクロック（ＧＳＣ）のロー論理区間では高電位電圧レベル（ＶＤＤ）から分圧された電圧レベルまで指数関数的に減少させる。この結果、第２電圧ライン（ｓｖｌ）には図１８に示した波形を有する高電位ゲート電圧（Ｖｇｈ）が現れる。ゲートスキャニングクロック（ＧＳＣ）はゲートクロックライン（ＧＣＬ）から第７抵抗（Ｒ７）を経由して第４ノード（Ｎ４）に供給される。第７抵抗（Ｒ７）はゲートクロックライン（ＧＣＬ）から第４ノード（Ｎ４）側に流れる電流を制限する。第２及び第３抵抗（Ｒ２、Ｒ３）は第２トランジスタ（ＴＲ２）が起動された時に図２０に図示されたゲートライン（ＧＬ）上の寄生容量（Ｃｐ）及び寄生抵抗（Ｒｐ）と共にゲートライン（ＧＬ）上の電圧の放電速度を決定する。

図２５は本発明によるＴＡＢ形液晶表示装置を概略的に図示する。図２５のＴＡＢ形液晶表示装置で、液晶パネル（３０）は上部ガラス基板（３０Ａ）と下部ガラス基板（３０Ｂ）の間に密封された液晶層（３０Ｃ）で構成される。この液晶パネル（３０）はＦＰＣ（Flexible Printed Circuit）フィルム（６６）によってＰＣＢ（Printed Circuit Board）モジュール（６８）に接続される。ＰＣＢモジュール（６８）はＰＣＢ（７０）の上面に搭載された制御回路部（７２）、低電位及び高電位ゲート電圧発生器（４０、４２）を有する。ＦＰＣフィルム（６６）は下部ガラス基板（３０Ｂ）のペッド領域に接続された一段部とＰＣＢ（７０）の底面の縁に接続された他段部を有する。また、ＦＰＣフィルム（６６）の中間にはデータドライバ（３２）及び/またはゲートドライバ（３４）が接地される。データドライバ（３２）及び/ゲートドライバ（３４）はＦＰＣフィルム（６６）によって液晶パネル（３０）及びＰＣＢモジュール（６８）に接続される。このようなＦＰＣフィルム（６６）は液晶パネル（３０）をデータドライバ（３２）及び/またはゲートドライバ（３４）に電気的に連結する第１導電層パターン（６７Ａ）と、データドライバ（３２）及び/またはゲートドライバ（３４）をＰＣＢモジュール（６８）に電気的に連結する第２導電層パターン（６７Ｂ）を有する。これら第１及び第２導電層パターン（６７Ａ、６７Ｂ）は両端部が露出されるように第１及び第２保護フィルム（６９Ａ、６９Ｂ）によって包まれる。

図２６は本発明によるＣＯＧ（Chips On Glass）形液晶表示装置を概略的に図示する。図２６のＣＯＧ形液晶表示装置は、上部ガラス基板（３０Ａ）と下部ガラス基板（３０Ｂ）の間に密封された液晶層（３０Ｃ）とを具備する。この液晶パネル（３０）はＦＰＣ（Flexible Printed Circuit）フィルム（６６）によってＰＣＢ（Printed Circuit Board）モジュール（６８）に接続される。ＰＣＢモジュール（６８）はＰＣＢ（７０）の上面に搭載された制御回路部（７２）、低電位及び高電位ゲート電圧発生器（４０、４２）を有する。また、下部ガラス基板（３０Ｂ）のペッド領域にはデータドライバ（３２）及び/またはゲートドライバ（３４）が載せられている。これらデータドライバ（３２）及び/ゲートドライバ（３４）はＦＰＣフィルム（６６）によって液晶パネル（３０）及びＰＣＢモジュール（６８）に接続される。ＦＰＣフィルム（６６）はデータドライバ（３２）及びゲートドライバ（３４）が載せられたＰＣＢモジュール（６８）に接続させる。このために、ＦＰＣフィルム（６６）は下部ガラス基板（３０Ｂ）のペッド領域に接続された一段部とＰＣＢ（７０）の底面の縁に接続された他段部を有する。このようなＦＰＣフィルム（６６）はデータドライバ（３２）及び/またはゲートドライバ（３４）が搭載された液晶パネル（３０）とＰＣＢモジュール（６８）を電気的に接続する導電層パターン（６７）を有する。導電層パターン（６７）は端部が露出するように保護フィルム（６９）によって包まれる。

本発明に開示された低電位ゲート電圧発生器と高電位ゲート電圧発生器はＰＣＢモジュールに位置し、電圧制御器はＬＣＤモジュール上に多様な形態で配置させることができる。まず、電圧制御器がＰＣＢモジュールに配置されることができる。換言すれば、電圧制御器、高電位ゲート電圧発生器及び低電位ゲート電圧発生器すべてがＰＣＢモジュール上に形成される。このような回路構造は図１に図示された通常のゲートドライバＩＣにしてゲートパルスの立下がり部をスムーズ（Smooth）にすることができる。従って、本発明の目的はゲートドライバＩＣを変形せずに達成される。次に、電圧制御器はゲートドライバＩＣ内に載せられている。ゲートドライバＩＣ内に載せられた電圧制御器は図１８のように高電位ゲート電圧発生器とバパーの間に接続してもよい。異なる方法で、ゲートドライバＩＣ内に含まれた電圧制御器は図５及び図２１のように一つの高電位電圧発生器と多数のバパーの間に接続してもよい。電圧制御器を含むゲートドライバＩＣはＰＣＢは電圧制御器がＰＣＢモジュール上に配置された場合に比べてＬＣＤモジュールの部品数を減少させることができ、更に部品のコストを低減することができる。

上述したように、本発明によるアクティブマトリックス液晶表示装置は、ゲートドライバのレベルシフトに高電位ゲート電圧を交流形態で供給することでスキャニング信号の立下がり部が線形、指数または階段関数の中のいずれか一つの形態で変化する。これによって、本発明によるアクティブマトリックス液晶表示装置ではフィードスルー電圧（ΔＶｐ）を充分に抑圧し、さらにフリッカ及び残像の発生を抑制する。さらに、本発明によるアクティブマトリックス液晶表示装置では回路構成が極めて簡素化される。

また、本発明によるアクティブマトリックス液晶表示装置は、高電位ゲート電圧の立下がり部が立上がり部より緩やかに変化することでゲートラインに供給されるスキャニング信号の立下がり部が立上がり部より緩やかに変化する。これによって、本発明によるアクティブマトリックス液晶表示装置では、フリッカ及び残像が発生しなくなることは勿論であり、さらに応答速度が早くなる。

以上説明した内容を通して当業者であれば本発明の技術思想を一脱しない範囲で多様な変更及び修正が可能であることが分かる。従って、本発明の技術的な範囲は明細書の詳細な説明に記載された内容に限らず特許請求の範囲によって定めなければならない。

図１は通常の液晶表示装置を概略的に図示する図面である。 図２は立下がり部が緩やかに変化するスキャニング信号の波形を図示する図面である。 図３は図２ｂに図示されたスキャニング信号を利用する従来の液晶表示装置を図示する図面である。 図４は通常の液晶表示装置の構造を図示する図面である。 図５は本発明による第１実施例によるアクティブマトリックス液晶表示装置を概略的に図示する図面である。 図６は本発明による第２実施例によるアクティブマトリックス液晶表示装置を概略的に図示する図面である。 図７は図６に図示された重要部分に対する出力波形図である。 図８は本発明による第３実施例によるアクティブマトリックス液晶表示装置を概略的に図示する図面である。 図９は図８に図示された重要部分に対する出力波形図である。 図１０は本発明による第４実施例によるアクティブマトリックス液晶表示装置を概略的に図示する図面である。 図１１は本発明による第５実施例によるアクティブマトリックス液晶表示装置を概略的に図示する図面である。 図１２は本発明の第１乃至第５実施例による液晶表示装置のゲートライン及び信号ライン上でそれぞれ現すスキャニング信号及びデータ電圧信号の波形図である。 図１３は本発明による第６実施例によるアクティブマトリックス液晶表示装置を概略的に図示する図面である。 図１４は図１３に図示された重要部分に対する出力波形図である。 図１５は図１３に図示された液晶パネルのゲートライン及び信号ライン上で現すスキャニング信号及びデータ電圧信号の波形図である。 図１６は図１３に図示された電圧調節器の異なる実施例を図示する図面である。 図１７は図１６に図示された電圧調節器の入力及び出力波形図である。 図１８は本発明による第７実施例によるアクティブマトリックス液晶表示装置を概略的に図示する図面である。 図１９は図１８に図示された重要部分に対する出力波形図である。 図２０は図１８に図示された液晶表示装置の中一つのゲートラインを駆動するためのラインスキャニング回路を図示する図面である。 図２１は本発明による第８実施例によるアクティブマトリックス液晶表示装置を概略的に図示する図面である。 図２２は本発明ａおよび従来のｂアクティブマトリックス液晶表示装置によるスキャニング信号の波形図である。 図２３は本発明ａおよび従来ｂのアクティブマトリックス液晶表示装置によってＴＦＴ（ＣＭＮ）が起動される時の電流変化を図示する図面である。 図２４は図２１に図示された電圧調節器を詳細に図示する図面である。 図２５は本発明によるタップ形液晶表示装置を図示する図面である。 図２６は本発明によるＣＯＧ形液晶表示装置を図示する図面である。

符号の説明

１０：液晶パネル
１１、３１：画素
１２、３２：データドライバ
１４、３４：ゲートドライバ
３、１６、３６：シフトレジスタ
１１、８、３８、６２：レベルシフト
５、６、９、１９：インバータ
２０：スキャニングドライバセル
２２：積分器
３０Ａ：上部ガラス基板
３０Ｂ：下部ガラス基板
３０Ｃ：液晶層
３６Ａ：シフトレジスタセル
３９、５８：制御用スイッチ
４０：低電位ゲート電圧発生器
４２：高電位ゲート電圧発生器
４４、５４：高電位電圧発生器
４６、５６、６４：電圧調節器
４８：タイミング制御器
５０：２接点制御用スイッチ
５２：１接点制御用スイッチ
６０：比較器
６２Ａ：レベルシフトセル
６６：ＦＰＣフィルム
６７、６７Ａ、６７Ｂ：導電層パターン
６８：ＰＣＢモジュール
６９、６９Ａ、６９Ｂ：保護フィルム
７０：ＰＣＢ
７２：制御回路部
ＳＬ、ＳＬ１乃至ＳＬｍ：信号ライン
ＧＬ、ＧＬ１乃至ＧＬｍ：ゲートライン
Ｃｌｃ：液晶セル
ＣＭＮ：薄膜トランジスタ（ＴＦＴ）
ＣＬ：制御ライン
ＧＣＬ：ゲートクロックライン
ＦＶＬ：第１電圧ライン
ＳＶＬ：第２電圧ライン
Ｃｓｔ：補助容量
ＭＰ１乃至ＭＰｎ、ＭＰｎ＋１乃至ＭＰ２ｎ：ＰＭＯＳトランジスタ
ＭＮ１乃至ＭＮｎ：ＮＭＯＳトランジスタ
Ｒｐ、Ｒｃ：寄生抵抗
Ｃｐ、Ｃｃ：寄生容量
ＳＣＬ：同期制御ライン
ＤＣＬ：データクロックライン
ＧＶＬ：基底電圧ライン
Ｑ１、Ｑ２：トランジスタ
ＶＲ：可変抵抗
ＧＮＤＬ：接地ライン

Claims (12)

1. ゲート電極及び第１電極と画素電極に接続された第２電極を有するスイッチトランジスタをそれぞれ含むこととともにマトリックス形態で配列された多数の画素と；
   前記多数のトランジスタの中の一つに対応する前記第１電極にそれぞれ接続された多数のデータ信号ラインと；
   前記多数のトランジスタの中の一つに対応する前記ゲート電極に接続された多数のゲート信号ラインと；
   前記多数のゲート信号ラインと接続されて、第１及び第２電圧を入力して、前記ゲート信号ラインが順次的に駆動するように前記第１及び第２電圧の中のいずれかの一つを出力するゲートドライバとを具備するアクティブマトリックス液晶表示装置において；
   前記ゲートドライバは、前記ゲートラインそれぞれに供給されるスキャニング信号を発生するシフトレジスタと、前記第１及び第２電圧を利用して前記シフトレジスタからのスキャニング信号それぞれの電圧レベルをシフトさせるレベルシフトと、前記レベルシフトに供給される第１電圧を第１電圧を利用してレベルシフトする論理状態から第２電圧を利用してレベルシフトする論理状態へ前記スキャニング信号が変化される前に変化させる電圧調節器とを具備し、
   前記電圧調節器が、第１電圧を入力するための入力端子と、前記入力端子と前記レベルシフトの入力端子の間に接続された第１抵抗と、前記レベルシフトの入力端子と基底電圧ラインの間に直列接続された第２抵抗及び第１制御用のスイッチと、前記第１抵抗と並列接続されて前記第１制御用のスイッチと相互補完的に駆動される第２制御用のスイッチとを具備し、
   前記第１電圧がゲート信号ラインが活性化される前に降下し、前記第１電圧の最小値が前記第２電圧の最大値より高い、ことを特徴とするアクティブマトリックス液晶表示装置。
2. 前記電圧調節器は、第１電圧を利用してレベルシフトする論理状態から第２電圧を利用してレベルシフトする論理状態へ前記スキャニング信号が変化される前に前記レベルシフトに供給される前記第１電圧を遮断するためのスイッチと、前記スイッチによって前記スキャニング信号が遮断される間前記レベルシフトに提供される放電通路とを具備することを特徴とする請求項１記載のアクティブマトリックス液晶表示装置。
3. 前記スイッチが前記シフトレジスタとともにゲートスキャンクロックに応答することを特徴とする請求項２記載のアクティブマトリックス液晶表示装置。
4. 前記スイッチを制御するためのタイミング制御器とを追加で具備することを特徴とする請求項２記載のアクティブマトリックス液晶表示装置。
5. 前記シフトレジスタ及び前記レベルシフトが一つの集積回路のチップで製作されたことを特徴とする請求項１記載のアクティブマトリックス液晶表示装置。
6. 前記シフトレジスタ、前記レベルシフト及び前記電圧調節器が一つの集積回路のチップで製作されたことを特徴とする請求項１記載のアクティブマトリックス液晶表示装置。
7. ゲート電極及び第１電極と画素電極に接続された第２電極を有するスイッチトランジスタをそれぞれ含むこととともにマトリックス形態で配列された多数の画素と；
   前記多数のトランジスタの中の一つに対応する前記第１電極にそれぞれ接続された多数のデータ信号ラインと；
   前記多数のトランジスタの中の一つに対応する前記ゲート電極に接続された多数のゲート信号ラインと；
   前記多数のゲート信号ラインと接続されて、第１電圧及び第１電圧より低い第２電圧を入力して、前記ゲート信号ラインが順次的に駆動するように前記第１及び第２電圧の中のいずれかの一つを出力するゲートドライバとを具備するアクティブマトリックス液晶表示装置において、
   第１電圧を発生する高電位ゲート電圧発生回路と第２電圧を発生する低電位ゲート電圧発生回路とを具備し、
   前記ゲートドライバは、ゲートスキャニングクロック信号を受け、前記ゲート信号ラインそれぞれに供給されるスキャニング信号を発生するシフトレジスタと、前記シフトレジスタからのスキャニング信号それぞれの電圧レベルを受けて第１及び第２電圧のいずれか一方を出力させる第１制御スイッチとを有し、
   前記高電位ゲート電圧発生回路は第１高電位電圧を発生する高電位電圧発生回路と電圧調節回路とを有し、
   前記電圧調節回路は、第２制御スイッチであって、前記ゲートスキャニングクロック信号レベルに依存して第１高電位電圧と第１高電位電圧より低電圧であるが第２電圧よりも高電圧である第２高電位電圧とのいずれか一方を出力させるように接続して第１電圧を出力するが、第１制御スイッチによって出力させる電圧が第１電圧から第２電圧へ切り替わる前には、出力する第１電圧を第１高電位電圧から第２高電位電圧に変化するように接続する第２制御スイッチを有し、
   第２高電位電圧が接地電位であることを特徴とするアクティブマトリックス液晶表示装置。
8. 寄生容量、寄生抵抗のため、前記ゲート信号ラインの前記ゲート電極においては、第１高電位電圧から第２高電位電圧へ向かって徐々に変化することを特徴とする、請求項７に記載のアクティブマトリックス液晶表示装置。
9. 第２制御スイッチが第２高電位電圧を出力させるとき、第２高電位電圧を抵抗素子を介して出力させることを特徴とする請求項７または８に記載のアクティブマトリックス液晶表示装置。
10. 第２制御スイッチが第２高電位電圧を出力させるとき、第２高電位電圧を前記ゲートスキャニングクロック信号によって起動されたＴＦＴを介して出力させることを特徴とする請求項７または８に記載のアクティブマトリックス液晶表示装置。
11. 前記電圧調節回路が前記ゲートスキャニングクロック信号の反転信号を受けることを特徴とする、請求項７ないし９の何れか１項記載のアクティブマトリックス液晶表示装置。
12. 前記高電位電圧発生回路がさらに、第２高電位電圧を発生することを特徴とする請求項７記載のアクティブマトリックス液晶表示装置。

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