FR2783629A1 - Afficheur a cristal liquide a matrice active - Google Patents

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Abstract

L'invention propose un appareil d'affichage à cristal liquide susceptible de limiter le scintillement el l'apparition d'une image résiduelle ainsi que de simplifier la structure de circuit. Dans l'appareil, une pluralité de pixels (31) qui comprennent chacun un transistor de commutation (CMN) présentant une seconde électrode reliée à l'électrode de grille, une première électrode et une électrode de pixel. Une pluralité de lignes de signal de données (SLl à SLn) est reliée aux secondes électrodes de chacun des transistors, et une pluralité de lignes de signal de grille (GLl à GLn) est reliée aux électrodes de grille de chacun des transistors.Un piloteur de grille est relié à la pluralité de lignes de signal de grille, et il reçoit des première et seconde tensions et fournit l'une des première et seconde tensions, de sorte à piloter les lignes de signal de grille successivement. La première tension varie avant l'excitation de lignes de grilles successives

Description

AFFICHEUR A CRISTAL LIQUIDE A MATRICE ACTIVE
L'invention concerne un afficheur à cristal liquide à matrice active et plus particulièrement un afficheur à cristal liquide à matrice active dans lequel est prévu un dispositif pour appliquer une impulsion d'une grille de transistors reliés à des
éléments d'image (ou pixels) présentant un cristal liquide.
Un appareil d'affichage à cristal liquide à matrice active classique affiche une image en contrôlant la transmitivité lumineuse d'un cristal liquide à l'aide d'un champ électrique. Comme représenté sur la figure 1, un tel appareil d'affichage à cristal 0 liquide comprend un piloteur de données 12 pour piloter des lignes de signal SLI à SLm d'un panneau à cristal liquide 10, et un piloteur de grille 14 pour piloter des lignes de grille GLI à GLn d'un panneau à cristal liquide 10. Dans le panneau à cristal liquide 10, des éléments d'image ou pixels 1 1 reliés aux lignes de signal SL et
aux lignes de grille GL sont arrangés de sorte à former un motif de matrice active.
Chaque pixel 1 1 comprend une cellule à cristal liquide Clc qui répond à un signal de tension de données DVS provenant de la ligne de signal SL pour contrôler la quantité de lumière transmise, et un transistor en couche mince (TFT) CMN répondant à un signal de balayage SCS provenant de la ligne de grille GL afin de commuter le signal de tension de données DVS provenant de la ligne de signal SL à la cellule de cristal liquide Clc. Pendant que les lignes de grille GLI et GLn sont successivement pilotées, le piloteur de données 12 applique le signal de tension de données DVS à toutes les lignes de signal SLI à SLm. Le piloteur de grille 14 permet la validation successive des lignes de grille GLI à GLn pendant chaque intervalle de temps synchrone en appliquant successivement le signal de balayage SCS aux lignes de grille GLI à GLn. Pour cela, le piloteur de grille 14 est constitué d'un registre à décalage 16 qui répond à une impulsion de départ de grille GSP provenant d'une ligne de contrôle CL et à une horloge de balayage de grille GSC provenant d'une ligne d'horloge de grille GGL, et comprend un décaleur de niveau 18 relié entre le registre de décalage 16 et les lignes de grille GLI à GLn. Le registre à décalage 16 fournit l'impulsion de départ de grille GSC provenant de la ligne de contrôle CL à l'une des n bornes de sorties QTI à QTn et, en même temps, répond à l'horloge de balayage de grille GSC de sorte à décaler successivement l'impulsion de démarrage de grille GSP depuis la première borne de sortie QTI jusqu'à la nième borne QTn. Le décaleur de niveau 18 génère n signaux de balayage SCS en décalant les niveaux de tension des signaux de sortie du registre à décalage 16. A cette fin, le décaleur de niveau 18 est constitué de n inverseurs 19 qui sont reliés respectivement entre les n bornes de sorties QTI à QTn du registre à décalage 16 et les n lignes de grilles GLI à GLn, et qui sont alimentés avec des tensions de grille de haut niveau et de faible niveau Vgl et Vgh continus provenant respectivement de premières et secondes lignes de tension FVL et SVL. Les inverseurs 19 fournissent sélectivement l'une des tensions de grille au niveau faible et au niveau haut Vgl et Vgh à la ligne de grille
GL en fonction de l'état logique sur la borne de sortie QT du registre à décalage 16.
En conséquence, seul l'un des n signaux de balayage SCS présente une tension de
grille de haut niveau Vgh.
Dans ce cas, le transistor en couche mince CMN qui reçoit un signal de balayage SCS présentant la tension de grille de haut niveau Vgh depuis la ligne de grille GL est rendu passant, et la cellule à cristal liquide Clc charge le signal de i10 tension de données DVS pendant l'intervalle au cours duquel le transistor en couche mince CMN est rendu passant. La tension chargée dans la cellule à cristal liquide Clc de cette façon descend lorsque le transistor en couche mince CMN est rendu bloqué, et devient donc inférieur à la tension du signal de tension de données DVS. En conséquence, une tension de fuite AVp correspondant à la différence de tension entre IS la tension chargée dans la cellule à cristal liquide et le signal de tension DVS est généré. Cette tension de fuite AVp est provoquée par une capacité parasite existant entre la borne de grille du transistor en couche mince CMN et la cellule à cristal liquide Clc, ce qui modifie périodiquement la quantité de lumière transmise par la cellule à cristal liquide Clc. En conséquence, apparaissent un scintillement et une
image résiduelles sur une image affichée.sur le panneau à cristal liquide.
Afin de supprimer une telle tension de fuite AVp, comme représenté dans la figure 1, des condensateurs de support Cst sont reliés en parallèle aux cellules à cristal liquide. Le condensateur de support Cst compense la tension de cellule à cristal liquide lorsque le transistor en couche mince est rendu bloqué, ce qui supprime la tension de fuite AVp, comme exprimé dans la formule qui suit (Von-Voff) Cgs ASVp = (I) Clc + Cst + Cgs Dans laquelle Von représente la tension sur la ligne de grille GL lorsque le transistor en couche mince CMN est rendu passant, Voff représente la tension sur la ligne de grille GL lorsque les transistors en couche mince sont rendus bloqués et Cgs représente la capacité du condensateur parasite existant entre la borne de grille du transistor en couche mince CMN et la cellule à cristal liquide. Comme il apparaît dans la formule (1), la tension de fuite DVp augmente avec la différence de tension appliquée à la ligne de grille entre l'état passant et l'état bloqué du transistor en
couche mince CMN.
Afin de suffisamment supprimer la tension de fuite AVp, il faut augmenter la capacité du condensateur de support Cst. Ceci provoque une diminution du taux d'ouverture de la zone d'affichage, et il devient impossible d'obtenir un contraste d'affichage suffisant. En conséquence, il est difficile de supprimer le tension de fuite AVp suffisamment, à l'aide du condensateur de support Cst. Comme autre alternative pour supprimer la tension de fuite AVp, il a été proposé un appareil d'affichage à cristal liquide utilisant un système de commande du signal de balayage pour permettre au front descendant du signal de balayage SCS de présenter une pente douce. Dans l'appareil d'affichage à cristal liquide présentant un I0 système de commande à signal de balayage, le front descendant du signal de balayage SCS varie comme une fonction linéaire comme représenté sur la figure 2A, comme une fonction exponentielle comme représenté sur la figure 2B, ou comme une fonction en rampe comme représenté sur la figure 2C. Des exemples d'un tel appareil d'affichage à cristal liquide utilisant un système de commande du signal de
balayage sont donnés dans les demandes de brevet japonaises publiées N 1994-
110035 et 1997-258174, ainsi que dans le brevet US-A-5 587 722. Toutefois, ces appareils d'affichage à cristal liquide présentant un système de commande de signal de balayage requièrent en outre une modification des circuits du piloteur de grille, ou uin nouveau circuit de modification de la forme d'onde qui doit être positionné entre le piloteur de grille et chacune des lignes de grille sur le panneau d'affichage à cristal liquide. Le piloteur de grille décrit dans le brevet US-A-5 587 722 présente un circuit complexe, et consomme une grande quantité de puissance, du fait que le circuit qui permet au front descendant du signal de balayage d'être en marche d'escalier est
formé dans une puce de piloteur de grille.
Par exemple, comme représenté sur la figure 3, un appareil d'affichage à cristal liquide présentant un système de commande du signal de balayage est décrit dans la demande de brevet japonais publiée N 1994- 110035 et comprend un intégrateur 22 relié entre une cellule de balayage 10 et une ligne de grille GL. L'intégrateur 22 est constitué d'une résistance RI entre la cellule de pilotage de balayage 10 et la ligne de grille, ainsi que d'un condensateur Cl relié entre la ligne de grille GL, et la ligne de tension de masse GVL. L'intégrateur 22 intègre le signal de balayage SCS qui doit être appliqué depuis la cellule du piloteur de grille 20 à la ligne de grille GL, de sorte à modifier le front descendant du signal de balayage SCS pour qu'il présente la forme d'une fonction exponentielle. Un transistor en couche mince CMNN compris dans un pixel 11 est rendu passant jusqu'à ce que la tension du signal de balayage SCS provenant de la ligne de grille GL descende à un niveau inférieur à la tension de seuil du transistor. A cet instant, une charge électrique chargée dans la cellule à cristal liquide Clc est pompée dans la ligne de grille GL travers Ggs. Toutefois, une charge électrique suffisante est chargée dans la cellule à cristal liquide Clc au moyen du signal de tension de données DVS qui traverse le transistor en couche mince CMN en provenance de la ligne de signal SL. En conséquence, la tension chargée dans la cellule à cristal liquide Clc ne chute pas. Ensuite, du fait que la variation de tension dans la ligne de grille GN correspond à la tension de seuil maximale du transistor en couche mince CMN lorsque la tension du signal de balayage SCS sur la ligne de grille GL devient inférieure à la tension de seuil du transistor en couche mince CMN, la quantité de charge électrique qui est pompée depuis la cellule à cristal liquide Clc vers la ligne de grille GL devient très faible. Le résultat est que la tension de fuite
io AVp peut être suffisamment supprimée.
Dans l'appareil de charge à cristal liquide présentant un système de commande de signal de balayage tel que décrit ci-dessus, bien que la tension de fuite AVp soit
suffisamment réduite pour éviter le scintillement et l'image résiduelles, il est néces-
saire d'ajouter un circuit de modification de la forme d'onde, tel que par exemple un intégrateur pour chaque ligne de grille, et la configuration du circuit devient très complexe. En outre, du fait que le front montant du signal de balayage varie lui aussi
doucement à cause du circuit de modification de la forme d'onde, le temps de démar-
rage de charge de la cellule à cristal liquide est augmenté.
Au contraire, le brevet US-A-5 587 722 décrit un registre à décalage 3, qui reçoit sélectivement des tensions d'alimentation VVDD et VVDD. RI/(R1 + R2), comme représenté sur la figure 4. Le registre à décalage 3 répond au tension d'alimentation VVDD et VVDD et VVDD.Rl/(RI + R2) et génère une impulsion en forme de marche. Toutefois, le registre à décalage 3 doit être piloté avec une tension élevée, du fait que la tension d'alimentation VVDD est égale à la tension de grille de haut niveau destinée à être appliquée aux lignes de grille du panneau d'affichage à cristal liquide. En d'autres termes, les inverseurs 5, 6 et 9 inclus dans le registre à décalage fonctionnent avec une tension de pilotage d'environ 25 V, lorsque la tension maximale pour rendre passant le transistor en couche mince est de 2,5 V. De ce fait, l'appareil d'affichage à cristal liquide à matrice active du brevet US-A-5 587 722 a
une forte consommation de puissance.
En conséquence, un des objets de la présente invention est de fournir un dispo-
sitif d'affichage à cristal liquide ainsi qu'une méthode d'affichage à cristal liquide qui soient susceptibles d'éliminer le scintillement et les images résiduelles, et qui
permettent aussi de simplifier la configuration du circuit.
D'autres caractéristiques et avantages de l'invention apparaîtront dans la
description qui suit ou pourront être enseignés par la mise en oeuvre de l'invention.
Ces objectifs et autres avantages de l'invention sont réalisés et peuvent être obtenus
grâce à la structure qui est en particulier décrite dans la description qui suit et dans
les revendications ainsi que dans les dessins joints.
Afin d'atteindre cet objet ainsi que d'autres objets de l'invention, un dispositif d'affichage à cristal liquide selon un mode de réalisation de la présente invention comprend une pluralité de pixels comprenant des transistors de commutation, chaque transistor de commutation ayant une électrode reliée à une électrode de pixel et une électrode de grille; une pluralité de lignes de signal de données reliée à l'électrode associée à chaque transistor; une pluralité de lignes de signal de grille reliées à
l'électrode de grille de chacun des transistors et un piloteur de grille relié à la plura-
io lité de lignes de signal de grille. Le piloteur de grille reçoit des premières et secondes tensions et fournit au moins l'une des première et seconde tensions de sorte à séquentiellement piloter les lignes de signal de grille, la première tension changeant avant de piloter des lignes de signal de grille successives. Le piloteur de grille comprend un registre à décalage pour générer des signaux de balayage à appliquer respectivement aux lignes de grille, le registre à décalage répondant à une horloge de balayage de grille; un décaleur de niveau utilisant les première et seconde tensions pour générer chacun des niveaux de tension des signaux de balayage, et un contrôleur de tension pour modifier la première tension appliquée au décaleur de niveau avant de dévalider les signaux de balayage. De préférence, la valeur minimale
de la première tension est supérieure à la valeur maximale de la seconde tension.
Selon un aspect de l'invention, la première tension décroît, avant de piloter les lignes de signal de grille successives. En particulier, la première tension décroît
exponentiellement, linéairement ou en marche d'escalier.
Selon un autre aspect de la présente invention, le contrôleur de tension comprend un commutateur pour couper la première tension appliquée au décaleur de niveau avant de dévalider la ligne de balayage; et un chemin de décharge fourni au décaleur de niveau pendant la période pendant laquelle le signal de balayage est coupé par le commutateur. Le commutateur et le registre à décalage répondent de préférence à l'horloge de balayage de grille. Le contrôleur de tension peut aussi
comprendre un contrôleur temporel pour contrôler le commutateur. De façon alter-
native, le contrôleur de tension comprend une borne d'entrée destinée à recevoir la première tension; une première résistance reliée entre la borne d'entrée et une borne d'entrée du décaleur de niveau, un premier commutateur de commande et une seconde résistance reliés en série entre la borne d'entrée du décaleur de niveau et une ligne de tension de masse; et un second commutateur de contrôle relié en parallèle à
la première résistance, le second commutateur de contrôle étant piloté alterna-
tivement avec le premier commutateur de contrôle. Dans un mode de réalisation préféré, le registre à décalage et le décaleur de niveau sont fabriqués de sorte à être inclus dans une puce de circuit intégré. Dans un autre mode de réalisation préféré, le registre à décalage, le contrôleur de tension et le décaleur de niveau sont fabriqués
pour être compris dans une puce de circuit intégré.
Selon un autre aspect de la présente invention, le contrôleur de tension comprend un commutateur répondant à un signal de validation de sortie de grille, et est relié entre la première tension et le décaleur de niveau. Dc préfélirence, le signal de
validation de sortie de grille est inverse de l'horloge de balayage de grille.
Selon un autre aspect, la présente invention porte sur un procédé de pilotage
d'un appareil à cristal liquide présentant des pixels positionnés à des points d'inser-
tion de lignes de grille avec des lignes de signal, et présentant des transistors en
couche mince connectés aux lignes de grille et aux lignes de signal, ainsi qu'un pilo-
teur de grille relié aux lignes de grille et présentant un registre à décalage, le procédé
comprenant les étapes d'application d'une première tension, et de modification pério-
dique d'une seconde tension; l'application de la seconde tension par l'intermédiaire d'un dispositif de commutation à la ligne de grille; la fourniture de la première
tension par l'intermédiaire du dispositif de commutation à la ligne de grille, le dispo-
sitif de commutation étant contrôlé par le registre à décalage, et la valeur minimale
de la seconde tension étant supérieure à la valeur maximale de la première tension.
La première tension est de préférence fournie à la ligne de grille pendant un inter-
valle de temps o le transistor en couche mince relié à la ligne de grille est passant.
Le registre à décalage reçoit de préférence une tension de pilotage correspondant à
un niveau de tension logique.
Selon un autre aspect, l'invention porte sur un procédé de fabrication d'appareil d'affichage à cristal liquide, le procédé comprenant les étapes de fourniture d'une pluralité de pixels comprenant des transistors de commutations, chaque transistor de commutation présentant une électrode reliée à un électrode de pixel ainsi qu'une électrode de grille, de fourniture d'une pluralité de lignes de signal de données (SL 1 à SLn), reliées à l'électrode de chacun des transistors, de fourniture d'une pluralité de lignes de signal de grille reliées à l'électrode de grille associée de chacun des transistors et de connexion d'un piloteur de grille à la pluralité de lignes de signal de grille, le piloteur de grille recevant des première et seconde tensions et fournissant au moins l'une des première et seconde tensions, de sorte à séquentiellement piloter les lignes de signal de grille, la première tension variant avant de piloter des lignes de signal de grille successives. Le piloteur de grille comprend un registre à décalage pour générer des signaux de balayage à appliquer respectivement aux lignes de grille, ledit registre à décalage répondant à une horloge de balayage de grille, un décaleur de niveau utilisant les première et seconde tensions pour générer chaque niveau de tension des signaux de balayage et un contrôleur de tension pour faire varier la première tension appliquée au décaleur de niveau, avant dédvalider les signaux de balayage. De préférence, le contrôleur de tension comprend un commutateur pour couper la première tension appliquée au décaleur de niveau avant de dévalider le signal de balayage et un chemin de décharge fourni au décaleur de niveau pendant la période dans laquelle le signal de balayage est coupé au moyen du commutateur. De préférence, le commutateur et le registre à décalage répondent à l'horloge de balayage de grille. En outre, le procédé peut comprendre un contrôleur temporel pour
contrôler le commutateur.
Dans un mode de réalisation préféré, le registre à décalage et le décaleur de
0 niveau sont fabriqués de sorte à être inclus dans une puce de circuit intégré.
Dans un autre mode de réalisation préféré, le registre à décalage, le contrôleur de tension et le décaleur de niveau sont fabriqués de sorte à être intégrés dans une
puce de circuit intégré.
Dans encore un autre mode de réalisation préféré, le contrôleur de tension comprend un commutateur répondant à un signal de validation de sortie de grille et est relié entre la première tension et le décaleur de niveau. Dans ce cas, le signal de validation de sortie de grille est de préférence inverse de l'horloge de balayage de grille.
On comprendra que la description générale qui précède ainsi que la description
détaillée qui suit ne sont données qu'à titre d'exemple et d'explication.
D'autres caractéristiques et avantages de l'invention apparaîtront dans la
description détaillée qui suit de modes de réalisation de l'invention, qui sont donnés
en référence aux dessins joints, dans lesquels: la figure 1 est une représentation schématique de la structure d'un dispositif d'affichage à cristal liquide antérieur; les figures 2A à 2C sont des diagrammes de forme d'onde d'un signal de balayage présentant des variations lentes du front descendant; la figure 3 est un appareil d'affichage à cristal liquide antérieur utilisant le 3o signal de balayage de la figure 2B;
la figure 4 est un diagramme schématique de la structure d'un appareil d'affi-
chage à cristal liquide antérieur; la figure 5 est un diagramme schématique montrant la structure d'un appareil d'affichage à cristal liquide selon un premier mode de réalisation de la présente invention; la figure 6 est un diagramme schématique montrant la structure d'un appareil d'affichage à cristal liquide selon un second mode de réalisation de la présente invention; la figure 7 montre les diagrammes de forme d'onde de sortie pour chacune des parties de l'appareil d'affichage à cristal liquide représenté sur la figure 6;
la figure 8 est un diagramme schématique montrant la configuration d'un appa-
reil d'affichage à cristal liquide selon un troisième mode de réalisation de la présente invention; la figure 9 montre des diagrammes de forme d'onde d'une tension de grille de niveau haut et d'un signal de balayage; la figure 10 est un diagramme schématique montrant la structure d'un appareil d'affichage à cristal liquide selon un quatrième mode de réalisation de la présente invention; la figure 1 1 est un diagramme schématique montrant la structure d'un appareil d'affichage à cristal liquide selon un cinquième mode de réalisation de la présente invention; la figure 12 montre les diagrammes de forme d'ondes d'un signal de balayage et d'un signal de tension de données qui sont chacun développés sur une ligne de grille et une ligne de signal de l'appareil d'affichage à cristal liquide selon les premier au cinquième modes de réalisation de la présente invention; la figure 13 est un diagramme schématique montrant la structure d'un appareil d'affichage à cristal liquide selon un sixième mode de réalisation de la présente invention; la figure 14 montre des diagrammes de forme d'ondes de sortie pour chacune des parties de l'appareil d'affichage à cristal liquide représenté sur la figure 13; la figure 15 montre des diagrammes de forme d'ondes d'un signal de balayage et d'un signal de tension de données, qui sont appliqués sur la ligne de grille et sur la ligne de signal du panneau d'affichage à cristal liquide représenté sur la figure 13; la figure 16 est une représentation schématique d'un autre mode de réalisation du contrôleur de tension représenté sur la figure 13; la figure 17 est un diagramme de forme d'ondes montrant les signaux d'entrée et de sortie du contrôleur de tension représenté sur la figure 16; la figure 18 est une représentation schématique d'une structure d'un appareil d'affichage à cristal liquide selon un septième mode de réalisation de la présente invention; la figure 19 est un diagramme de forme d'ondes montrant les signaux de chacune des parties de l'appareil d'affichage à cristal liquide de la figure 6; la figure 20 est un diagramme de circuit schématique montrant un circuit de balayage de ligne pour piloter l'une quelconque des lignes de grille incluses dans l'appareil d'affichage à cristal liquide de la figure 18; la figure 21 est un diagramme schématique montrant la configuration d'un appareil d'affichage à cristal liquide selon un huitième mode de réalisation de la présente invention; la figure 22A est un diagramme des formes d'ondes d'un signal de balayage généré par l'appareil d'affichage à cristal liquide selon la présente invention la figure 22B est un diagramme des forme d'onde d'un signal de balayage généré par un appareil d'affichage à cristal liquide connu; la figure 23A est un diagramme de forme d'onde montrant la caractéristique du
courant appliquée dans l'appareil d'affichage à cristal liquide selon la présente inven-
tion; la figure 23B est un diagramme de forme d'onde montrant la caractéristique de courant appliquée dans un appareil d'affichage à cristal liquide antérieur; la figure 24 est un diagramme de circuit montrant en détail le contrôleur de tension représenté à la figure 21; la figure 25 montre un appareil d'affichage à cristal liquide du type TAB selon la présente invention; la figure 26 montre un appareil d'affichage à cristal liquide du type COG selon
la présente invention.
En référence à la figure 5, est représenté un appareil d'affichage à cristal liquide selon un premier mode de réalisation de la présente invention, qui comprend un piloteur de données 32 pour piloter des lignes de signal SL I à SLm sur un panneau à cristal liquide 30, ainsi qu'un piloteur de grille 34 pour piloter des lignes de grille GL 1 à GLn du panneau à cristal liquide 30. Dans le panneau à cristal liquide 30, des pixels 31 reliés aux lignes de signal SL et aux lignes de grille GL sont formés suivant un motif de motrice active. Chaque pixel 31 comprend une cellule à cristal liquide Clc répondant à un signal de tension de données DVS provenant de la ligne de signal SL pour contrôler la quantité de lumière transmise, ainsi qu'un transistor en couche mince (TFT) CMN répondant à un signal de balayage SCS provenant de la ligne de 3o grille GL pour commuter le signal de tension de données DVS destiné à être appliqué depuis la ligne de signal SL à la cellule à cristal liquide Clc. En outre, chaque pixel 1 présente un condensateur de support Cst relié en parallèle à la cellule à cristal liquide Clc. Ce condensateur de support Cst sert à tamponner ou à maintenir une tension chargée dans la cellule à cristal liquide Clc. Lorsque les lignes de grille GLI à GLn sont pilotées séquentiellement, le piloteur de données 32 applique le signal de tension de données DVS à toutes les lignes de signal SL1 à SLm. Le piloteur de grille 34 permet aux lignes de grille GLI à GLn d'être successivement validées pendant I0 chaque intervalle de temps synchrone horizontal, en appliquant successivement le
signal de balayage SCS aux lignes de grille GLI à GLn.
Le piloteur de grille 34 présente un registre à décalage 36, qui répond à une impulsion de démarrage de grille GSP provenant d'une ligne de CL et à une horloge de balayage de grille GSC provenant d'une ligne de l'horloge de grille GCL, et présente en outre un décaleur de niveau 38 relié entre le registre à décalage 36 et les
lignes de grille GLI à GLIn. Le registre à décalage 36 fournit l'impulsion de démar-
rage de grille GSP provenant de la ligne de contrôle CL à l'une des n bornes de sortie QTI à QTn, et en même temps, répond à l'application de l'horloge de balayage de [0 grille GSC pour décaler successivement l'impulsion de démarrage de grille GSP depuis le premier terminal de sortie QTI jusqu'au nième terminal de sortie QTn. En outre, le registre à décalage 36 fonctionne à une tension de pilotage de circuit intégré
VCC de 5 V correspondant à un niveau de tension logique.
Le décaleur de niveau 38 génère n signaux de balayage SCS en décalant les niveaux de tension des signaux de sortie du registre à décalage 36. A cette fin, le décaleur de niveau 38 comprend n commutateurs de commande 39 respectivement reliés entre les n terminaux de sortie QTI à QTn du registre à décalage 36 et les n lignes de grille GL, afin de commuter les tensions de grille de niveaux élevé et faible Vgl et Vgh provenant des première et seconde lignes de tension FVL et SVL. Le commutateur de commande 39 fournit sélectivement à une ligne de grille GL une des tensions de grille de faible niveau et de haut niveau Vgh et Vgl, selonl'état logique du terminal de sortie QT du registre à décalage 36. En conséquence, seule l'un des n signaux de balayage SCS présente une tension de grille de haut niveau Vgh. Dans ce cas, le transistor à couche mince CMN de la ligne GL à laquelle est appliquée la tension de grille de haut niveau Vgh est rendu passant, et de la sorte, la cellule à cristal liquide Clc charge le signal de tension de données DVS pendant l'intervalle ou le transistor en couche mince CMN est rendu passant. Chaque commutateur de commande 39 peut être remplacé par un tampon dont les tensions de grille de faible
niveau et de haut niveau Vgl et Vgh sont les tensions de fonctionnement.
L'appareil d'affichage à cristal liquide selon le premier mode de réalisation de la présente invention comprend en outre un générateur de tension de grille de faible niveau 40 relié à la première ligne de tension FVL, ainsi qu'un générateur de grille de haut niveau 42. Le générateur de tension de grille de faible niveau 40 génère une tension de grille de faible niveau Vgl maintenant un niveau de tension constant ou alternant périodiquement et fournit ce niveau de tension aux n commutateurs de commande 39 reliés à la première ligne de tension FVL. La tension de grille de faible niveau Vgl générée par le générateur de tension de faible niveau 40 peut présenter la
forme d'un signal alternatif, avec une certaine période de signal d'impulsion.
Il Le générateur de tension de grille de haut niveau 42 génère une tension de grille de haut niveau Vgh, qui varie d'une façon prédéterminée pendant chaque période de signal horizontal synchrone, par exemple comme un signal alternatif. La
tension de grille de haut niveau Vgh présente un front descendant qui change douce-
s ment. Le front descendant de la tension de grille de haut niveau Vgh peut présenter la forme d'une fonction linéaire, d'une fonction exponentielle ou d'une fonction en rampe. Afin de générer une telle tension de grille de haut niveau Vgh, le générateur de tension de grille de haut niveau 42 comprend un générateur de tension de haut niveau I0 44 pour générer une tension de haut niveau, un contrôleur de tension 46 relié entre le générateur de tension de haut niveau 44 et la seconde ligne de tension SVL, et un contrôleur temporel 48 pour contrôler le temps de commande de niveau du contrôleur de tension 46. Le générateur de tension de haut niveau 44 fournit une tension de haut niveau VDD continue, et maintient un niveau de tension stable et constant appliqué au contrôleur de tension 46. Le contrôleur de tension 46 délivre périodiquement la tension de haut niveau VDD au n commutateurs de commande 39 reliés à la seconde ligne de tension SVL, et en même temps, permet à une tension appliquée à la seconde ligne de tension SVL d'être abaissée, en suivant l'une
quelconque des formes de fonction mentionnée ci-dessus.
Afin de modifier doucement le front descendant du signal de tension sur la seconde ligne de tension SVL, le contrôleur de tension 46 peut utiliser une résistance parasite Rp et un condensateur parasite Cp existant dans les lignes de grille GL du panneau à cristal liquide 30. Le contrôleur temporel 48 répond à un signal synchrone horizontal HS en provenance d'une ligne de signal de synchronisation SCL et à une horloge de données DCLK provenant d'une ligne d'horloge de donnée DCL, de sorte à déterminer un instant de commutation de tension, et un instant de contrôle de tension du contrôleur de tension 46. A cette fin, le contrôleur de tension 48 peut comprendre un compteur qui est initialisé par le signal horizontal synchrone HS et
qui compte les données d'horloge DCLK, ainsi qu'un combineur logique (non repré-
senté) pour combiner logiquement les signaux de sortie du compteur afin de
contrôler le contrôleur de tension 46.
Comme décrit ci-dessus, du fait que la tension de grille de haut niveau Vgh sur la seconde ligne de tension présente un front descendant alternatif qui décroît doucement, le front descendant du signal de balayage SCS appliqué à la ligne de grille GL du panneau d'affichage à cristal liquide change doucement. Le transistor en couche mince CMN inclus dans le pixel 31 est rendu passant jusqu'à ce qu'une tension du signal de balayage SCS provenant de la ligne de grille GL chute à un niveau inférieur à sa tension de seuil. A cet instant, la charge électrique stockée dans une cellule à cristal liquide Clc est pompée vers la ligne de grille GL, mais une charge électrique suffisante peut être chargée dans la cellule à cristal liquide Clc grâce au signal de tension de données DVS qui traverse le transistor en couche mince CMNN en provenance de la ligne de signal SL. En conséquence, la tension qui est chargée dans la cellule à cristal liquide Clc ne chute pas. Du fait que la variation de la tension dans la ligne de grille GL est la variation maximale permettant de rester au-dessus de la tension de seuil du TFT, lorsque la tension du signal de balayage SCS sur la ligne de grille GL descend en dessous de la tension de seuil du transistor enll couche mince CNN, la quantité de charge électrique pompée depuis la cellule à 0o cristal liquide Clc vers la ligne de grille devient très faible. En conséquence, la
tension de fuite AVp peut être supprimée efficacement.
En référence maintenant à la figure 6, est représenté un appareil d'affichage à cristal liquide selon un deuxième mode de réalisation de la présente invention. Dans l'appareil d'affichage à cristal liquide de la figure 6, un contrôleur de tension 46 utilise une résistance parasite Rp et une capacité de parasite Cp de la ligne de grille GL afin de modifier le front descendant d'une tension de grille de niveau élevé Vgh, ainsi que le front descendant d'un signal de balayage SCS, afin qu'il présente la forme d'une fonction exponentielle. L'appareil d'affichage à cristal liquide de la figure 6 présente un piloteur de grille 34 pour piloter une ligne de grille GL sur un panneau d'affichage à cristal liquide 30. Le panneau d'affichage à cristal liquide 30 comprend un pixel 31 relié à une ligne de signal SL et à une ligne de données GL. Le pixel 31 comprend une cellule à cristal liquide Clc répondant à un signal de données de tension DVS provenant de la ligne de signal SL, pour contrôler la quantité de lumière transmise; et un transistor en couche mince CMN pour répondre au signal de balayage SCS provenant de la ligne de grille GL, afin de commuter les signaux de tensions de données DVS destinés à être appliqués depuis la ligne de signal SL vers la cellule à cristal liquide Clc. En outre, le pixel 31 présente un condensateur de
support Cst relié en parallèle à la cellule à cristal liquide Clc.
Dans le second mode de réalisation, le piloteur de grille 34 est constitué d'une cellule de registre à décalage 36A qui répond à une impulsion de démarrage de grille GSP provenant d'une ligne de contrôle CL, et à une horloge de balayage de grille GLC provenant d'une ligne d'horloge de grille GCL, ainsi que d'un interrupteur de
commande 39 relié entre la cellule à registre à décalage 36A et la ligne de grille GL.
La cellule de registre à décalage 36A fournit une impulsion de démarrage de grille GSP à une borne de sortie QT, lors du front montant de l'horloge de balayage de grille GSC, comme représenté sur la figure 7. Le commutateur de commande 39 délivre sélectivement l'une des tensions de grille de niveaux bas et haut Vgl et Vgh à la ligne de grille GL, en fonction de l'état logique de la borne QT de la cellule de
registre à décalage 36A.
En conséquence, un signal de balayage SCS présentant une tension de grille de
faible niveau Vgl de fort niveau Vgh apparaît sur la ligne de grille GL. Plus spécifi-
quement, le commutateur de contrôle 39 permet à la tension de grille de haut niveau Vgh d'être fournie à la ligne de grille GL lorsqu'un signal de sortie de la cellule de registre à décalage 36A présente un niveau logique élevé; au contraire, il permet l'application de la tension de grille de niveau faible Vgl à la ligne de grille GL lorsqu'un signal de sortie de la cellule à registre à décalage 36A présente un niveau 1o logique faible. Un signal "SCSn" suivant la figure 7 représente la for- llme d'onde d'un
signal de balayage appliqué à la ligne de grille suivante.
L'appareil d'affichage à cristal liquide selon le deuxième mode de réalisation de la présente invention comprend en outre un générateur de tension de grille de faible niveau 40 relié à la première ligne de tension FVL, et un générateur de tension de haut niveau 42. Le générateur de tension de grille de faible niveau 40 génère une tension de grille de faible niveau Vgl à un niveau de tension constant, et il fournit cette tension au commutateur de commande 39 relié à la première ligne de tension FVL. Le générateur de tension de grille de faible niveau 42 génère une tension de grille de haut niveau Vgh, qui change périodiquement comme représenté sur la figure 7. Le front descendant de la tension de grille de haut niveau Vgh chute doucement, et présente la forme d'une fonction exponentielle. Afin de générer une telle tension de grille de haut niveau Vgh, le générateur de tension de grille de haut niveau 42 présente un générateur de tension de niveau élevé 44 pour générer une tension à un niveau élevé VDD, ainsi qu'un contrôleur de tension 46 relié entre le générateur de
tension de haut niveau 44 et la seconde ligne de tension SVL.
Le générateur de tension de haut niveau 44 fournit une tension de haut niveau
VDD continue et applique un niveau de tension constant au contrôleur de tension 46.
Le contrôleur de tension 46 peut alternativement coupler la seconde ligne de tension SVL au générateur de tension de haut niveau 44 et à la ligne de tension de masse GVL, de sorte à générer la tension de grille de haut niveau Vgh représentée sur la figure 7 au niveau de la seconde ligne de tension SVL. A cette fin, le contrôleur de tension 46 comprend un commutateur de contrôle à deux contacts 50 permettant de répondre à une horloge de balayage de grille GSC. Le commutateur de contrôle à deux contacts 50 relie la seconde ligne de tension SVL au générateur de tension de niveau élevé 44 dans la région de valeur logique élevée de l'horloge de balayage de grille GSC, de sorte qu'une tension de niveau élevé VDD apparaisse sur la seconde
ligne de tension SVL et sur la ligne de grille GL.
Lorsque l'horloge de balayage de grille GSC passe d'un niveau logique élevé à un niveau logique faible, le commutateur de commande à deux contacts 50 relie la seconde ligne de tension SVL à la ligne de tension de masse GVL, cc qui fait chuter la tension de la seconde ligne de tension SVL et de la ligne de grille GL depuis le niveau élevé VDD, suivant une forme de fonction exponentielle. A cet instant, la tension sur la seconde ligne de tension SVL et sur la ligne de grille GL est déchargée
vers la ligne de tension de masse en fonction de la constante de temps de la résis-
tance parasite Rp et du condensateur parasite Cp, ce qui fait varier doucement les fronts descendants de la tension de grille de niveau élevé Vgh et du signal de
[o balayage SCS, avec la forme de fonction exponentielle représentée sur la figure 7.
En conséquence, le transistor en couche mince CMN du pixel 31 est rendu passant jusqu'à ce que la tension du signal de balayage SCS provenant de la ligne de grille GL chute à un niveau inférieur à sa tension de seuil. A cet instant, la charge électrique qui est chargée dans la cellule à cristal liquide Clc est pompée vers la ligne de grille GL, mais une charge électrique suffisante est chargée dans la cellule à cristal liquide Clc au moyen du signal de tension de données DVS qui traverse le transistor en couche mince CMn en provenance d'une ligne de signal SL. En conséquence, la tension qui a été chargée dans la cellule à cristal liquide Clc ne chute pas. Du fait que la variation de la tension dans la ligne de grille GL est la variation maximale permettant de rester au- dessus de la tension de seuil du TFT, lorsque la tension du signal de balayage SCS sur la ligne de grille GL descend en dessous de la tension de seuil du transistor en couche mince CMN, la quantité de charge électrique pompée depuis la cellule à cristal liquide Clc vers la ligne de grille devient très
faible. En conséquence, la tension de fuite AVp peut être supprimée efficacement.
La figure 8 montre un appareil d'affichage à cristal liquide selon un troisième mode de réalisation de la présente invention. L'appareil d'affichage à cristal liquide selon la revendication 8 présente un circuit d'une structure similaire à celle de la figure 6, excepté le fait qu'un contrôleur de tension 46 comprend en outre une
connexion en parallèle d'une résistance RI et d'un condensateur CI entre le commu-
tateur de commande à deux contacts et la ligne de tension de masse GVL. La résis-
tance RI et le condensateur CI font augmenter la constante de temps lorsque la tension de la seconde ligne de tension SVI et de la ligne de grille GL est déchargée dans la ligne de tension de masse GVL. En conséquence, le front descendant d'une tension de grille de niveau élevé Vgh appliqué sur la seconde ligne de tension SVL
présente une pente inférieure à celle du front montant de cette même tension, repré-
sentée sur la figure 9. Seules l'une ou l'autre de la résistance RI et du condensateur CI peut être utilisée en tant que de besoin. Les fronts descendants de la tension de
grille de niveau élevé Vgh et du signal de balayage SCS sont contrôlés plus douce-
ment que les fronts montants, comme décrit ci-dessus, de telle sorte que l'on puisse, dans l'appareil d'affichage à cristal liquide supprimer la tension de fuite AVp. et proposer une réponse rapide.* En référence à la figure 10, est représenté un appareil d'affichage à cristal liquide selon un quatrième mode de réalisation de la présente invention. L'appareil d'affichage à cristal liquide de la figure 10 présente une structure de circuit similaire à celle de la figure 6, à l'exception du fait qu'un contrôleur de tension 46 comprend en outre un commutateur de commande à un seul contact 52 qui est relié entre le générateur de tension de haut niveau 44 et la seconde ligne de tension SVL, à la io place du commutateur de contact à deux niveaux 50, et comprend aussi un transistor en couche mince MN qui est relié entre la seconde ligne de tension SVL, et la ligne de tension de masse GVL. Le commutateur de commande à un contact 52 et le transistor en couche mince MN sont rendus passants de façon complémentaire en
fonction de l'état logique de l'horloge de balayage de grille GSC. Plus spécifique-
ment, le commutateur de commande à un contact 52 est rendu passant pendant un intervalle de temps o l'horloge de balayage de grille GSC reste à un niveau logique élevé, tandis que le transistor en couche mince MN est rendu passant pendant un intervalle de temps o l'horloge de balayage de grille GSC reste à un niveau logique faible. Le transistor en couche mince MN fournit un chemin de décharge à la seconde ligne de tension SVL et à la ligne de grille GL, à l'aide de l'horloge de balayage de grille GSC, ce qui modifie le front descendant de la tension de grille de haut niveau Vgh et du signal de balayage SCS, pour qu'ils présentent la forme d'une fonction exponentielle. En outre, le transistor en couche mince MN augmente la constante de temps avec l'aide d'un élément résistif et d'un élément capacitif lorsqu'il passe à l'état passant, et que les tensions de la seconde ligne de tension SVL et la ligne de grille GL sont déchargées vers la ligne de tension de masse GVL. En conséquence, le front descendant de la tension de grille de haut niveau Vgh au niveau de la seconde ligne de tension SVL présente une pente plus faible que le front montant de cette tension, comme représenté sur la figure 9. En outre, le front descendant du signal de balayage SCS au niveau de la ligne de grille GL varie plus doucement que son front montant, comme représenté sur la figure 9. Des fronts descendants des tensions de grille de haut niveau Vgh et de la tension du signal de balayage SCS sont contrôlés de sorte à varier plus doucement que les fronts montants de ces mêmes tensions comme décrit ci-dessus, de sorte à supprimer dans l'appareil d'affichage à cristal liquide la tension
de fuite AVp, et assurer une vitesse de réponse rapide.
Le transistor en couche mince MN présente une largeur de canal appropriée, de telle sorte que la valeur de l'élément résistif et la valeur de l'élément capacitif soient réglées de façon appropriée. En outre, une résistance et/ou un condensateur peuvent être ajoutés entre le transistor en couche mince MN et la ligne de tension de masse
GVL pour légèrement augmenter la constante de temps.
La figure 1 1 montre un appareil d'affichage à cristal liquide selon un cinquième mode de réalisation de la présente invention. L'appareil d'affichage à cristal liquide de la figure 11 présente une structure de circuit similaire à celle de la figure 10, à l'exception du fait qu' à la place du transistor en couche mince MN une résistance R2
est reliée entre la seconde ligne de tension SVL et la ligne de tension de grille GVL.
Lorsque le commutateur de commande à un contact 52 est rendu passant à l'aide du niveau logique élevé d'une horloge de balayage de grille GSC, la résistance R2 empêche qu'une fuite de tension ne soit chargée dans la seconde ligne de tension SVL et dans la ligne de grille GL. Autrement, lorsque le commutateur de commande à un contact 52 est bloqué, la résistance R2 prolonge le temps pendant lequel les
tensions de la seconde ligne de tension SVL et de la ligne de grille GL sont déchar-
gées vers la ligne de tension de masse GVL, ce qui fait varier doucement le front descendant d'une tension de grille de niveau élevé Vgh et d'un signal de balayage SCS, pour qu'ils présentent une forme de fonctionne exponentielle. En d'autres termes, la résistance R2 fait augmenter la constante de temps de la seconde ligne de tension SVL et de la ligne de grille GL lorsque le commutateur de commande à un contact 52 est rendu passant. En conséquence, le front descendant de la tension de grille de haut niveau Vgh appliqué à la deuxième ligne de tension SVL présente une pente plus faible que le front montant de cette tension, comme représenté sur la figure 9. Aussi, le front descendant du signal de balayage SCS appliqué à la ligne de
grille GL varie plus doucement que le front montant de cette tension comme repre-
senté sur la figure 9. Les fronts descendants de la tension de grille de haut niveau Vgh et du signal de balayage SCS sont contrôlés plus doucement que les fronts
montants de ces tensions comme décrit ci-dessus, de telle sorte que l'appareil d'affi-
chage à cristal liquide peut supprimer suffisamment la tension de fuite AVp, et
présenter néanmoins une vitesse de réponse rapide.
En outre, dans l'appareil d'affichage à cristal liquide selon les modes de réali-
sation de la présente invention représentés sur les figures 6, 8, 10 et 1 1, l'opération de commutation du contrôleur de tension 46 est contrôlée par l'horloge de balayage de grille GSC, de telle sorte que l'on peut éliminer le contrôleur temporel 48 de la figure 5. Le résultat est que la structure de circuit de l'appareil d'affichage à cristal liquide selon les deuxième à cinquième modes de réalisation des figures 6, 8, 10 et 1 1 peut être encore plus simplifiée. En outre, dans l'appareil d'affichage à cristal liquide, selon les second à cinquième modes de réalisation de la présente invention, le rapport cyclique de l'horloge de balayage de grille est fixé à 50%, mais on peut le contrôler de façon appropriée dans une plage pour laquelle la tension suffisante peut être
chargée dans la cellule à cristal liquide.
La figure 12 montre un signal de balayage SCS et un signal de tension de données DVS. qui apparaissent sur la ligne de grille GL et la ligne de signal SL de l'appareil d'affichage à cristal liquide selon les deuxième à cinquième modes de réali- sation de la présente invention. Le niveau de tension du signal de balayage SCS représenté sur la figure 12 approche le niveau de tension du signal de tension DVS sur le front descendant du signal de balayage SCS. En conséquence, dans l'appareil d'affichage à cristal liquide selon la présente invention, la tension de fuite AVP peut
être supprimée, et le temps de réponse peut être amélioré.
La figure 13 illustre un appareil d'affichage à cristal liquide selon un sixième mode de réalisation de la présente invention. L'appareil d'affichage à cristal liquide de la figure 13 comprend un générateur de tension de grille de faible niveau 40 et un générateur de tension de grille de haut niveau 42, qui sont chacun relié à une première ligne de tension FVL, à une seconde ligne de tension SVL. Le générateur de tension de grille de faible niveau 40 applique une tension de grille de faible niveau Vgl, et applique un niveau de tension constant à une commutateur de commande 39 relié à la première ligne de tension FVL. Le générateur de tension de grille à haut niveau 42 génère une impulsion de tension grille de haut niveau Vgh dans laquelle une première tension de niveau élevé VDDI alterne avec une seconde tension de
tension élevé VDD2 comme représenté sur la figure 14.
Afin de générer la tension de grille de niveau élevé Vgh, le générateur de tension de grille de niveau élevé 42 est composé d'un générateur de tension de niveau élevé 54 pour générer les première et seconde tensions de niveau élevé VDDI et VDD2 et d'un contrôleur de tension 56 relié entre le générateur de tension de niveau élevé 54 et la seconde ligne de tension SVL. La première tension de niveau élevé VDDI générée dans le générateur de tension de niveau élevé 54 présente un niveau de tension constant, et la seconde tension de niveau élevé VDD2 présente un niveau de tension constant compris entre la première tension de niveau élevé 54 et la tension de grille de niveau faible Vgl. Les première et seconde tensions de niveau élevé VDDI et VDD2 sont appliquées au contrôleur de tension 56. Le contrôleur de tension 56 fournit alternativement les première et seconde tensions de niveau élevé à la seconde ligne de tension SVL, de sorte que la tension de grille de niveau élevé
Vgh représentée sur la figure 14 est appliquée sur la seconde ligne de tension SVL.
Le contrôleur de tension 56 comprend un second commutateur contrôlé 58 qui
répond à une horloge de balayage de grille GSC. Pendant la période de valeur logi-
que élevée de l'horloge de balayage de grille GSC, le second commutateur contrôlé 58 fournit la première tension de niveau élevé VDDI à la seconde ligne de tension SVL de sorte à faire apparaître la première tension de niveau élevé Vgh sur la seconde ligne de tension SVL. Dans les autres cas, le second commutateur contrôlé 58 applique la seconde tension de niveau élevé VDD2 à la seconde ligne de tension, de sorte à faire apparaître la seconde tension de niveau élevé VDD2 sur la deuxième ligne de tension SVL. pendant la période de valeur logique faible de l'horloge de balayage de grille GSC. Le résultat est que la tension de grille de niveau élevé Vgh présente séquentiellement les première et seconde tensions de niveau élevé VDDI et
VDD2. pendant chaque période de l'horloge de balayage de grille GSC.
Dans l'appareil d'affichage à cristal liquide à la figure 13, cst inclus un piloteur o de grille 34 pour piloter les lignes de grille GL du panneau à cristal liquide 30. Le panneau à cristal liquide 30 présente des pixels 31, chacun étant connecté à la ligne de signal SL et à la ligne de grille GL. Chacun des pixels 31 est constitué d'une cellule à cristal liquide Clc pour contrôler une quantité de lumière qui traverse la cellule, en réponse au signal de tension de données DVS provenant de la ligne de 1 5 signal SL, ainsi qu'un transistor en couche mince pour répondre au signal de balayage SCS pour commuter le signal de tension de données à appliquer à la cellule à cristal liquide Clc. Dans le pixel, un condensateur supplémentaire Cst est aussi relié
en parallèle avec la cellule à cristal liquide Clc.
Le piloteur de ligne 34 est composé d'une cellule de registre à décalage 36A pour répondre à une impulsion de démarrage de grille GSP provenant d'une ligne de commande CL et à une horloge de balayage de grille GSC provenant d'une ligne d'horloge de grille GCL, ainsi que d'un premier commutateur de commande 39 reliant la cellule de registre à décalage 36A et la ligne de grille GLI. La cellule de registre à décalage 36A fournit l'impulsion de démarrage de grille GSP à sa borne de sortie QT, lors du front montant de l'horloge du balayage de grille GSC. Ensuite, dans la ligne de grille GLI, apparaît un signal de balayage SCS qui présente la tension de grille de faible niveau Vgl ou la tension de grille de haut niveau Vgh. Plus précisément, le premier commutateur commandé 39 applique séquentiellement les première et seconde tensions de haut niveau VDDI et VDD2 pendant la période logique haute du signal de sortie provenant de la cellule à registre à décalage 36A et applique la tension de grille faible niveau Vgl à la ligne de grille GLI lorsque les signaux de sortie de la cellule à registre à décalage 36A passent au niveau logique faible. En conséquence, le signal de balayage comme représenté sur la figure 14, variant en forme de marche d'escalier, apparaît sur la ligne de grille GLI. La ligne
marquée "SCSn" montre la forme d'onde d'un signal de balayage destiné à être appli-
qué à la ligne de grille suivante.
Du fait que le signal de balayage SCS varie en marche d'escalier, le transistor en couche mince CMN est rendu bloqué lorsque la tension du signal de balayage provenant de la ligne de grille GLI chute à un niveau inférieur à la tension de seuil du transistor. Dans ce cas, bien que les charges dans la cellule à cristal liquide contenues dans le pixel 31 soient pompées vers la ligne de grille GLI, les charges accumulées sont chargées dans la cellule à cristal liquide Clc par le signal de tension s de données DVS provenant de la ligne de signal SL à travers le transistor en couche mince CMN. De la sorte, la tension chargée dans la cellule à cristal liquide Clc ne décroît pas. Lorsque la tension de grille à niveau élevé descend en dessous de la tension de seuil du transistor en couche mince CMN, la charge est pompée depuis la cellule à cristal liquide vers ligne de grille GLI, du fait que la tension sur la ligne de o grille GLI1 devient la tension de seuil du transistor en couche mince CNIN. En conséquence, la tension de fuite AVp est complètement supprimée. En outre, le scintillement et l'image résiduelle n'apparaissent pas sur le point d'image affiché par
le pixel 31.
Sur la figure 13, la résistance parasite Rp et la capacité parasite Cp qui sont représentées sur la figure 5, existent sur la ligne de grille GLI et affectent la tension de grille de niveau élevé Vgh mais ont été éliminées du dessin pour des raisons de clarté. La figure 15 représente un signal de balayage SCS, et un signal de tension de données DVS, qui apparaissent chacun sur la ligne de grille GL et la ligne de signal SL de l'appareil d'affichage à cristal liquide, selon le sixième mode de réalisation de laprésente invention. Le front descendant du signal de balayage SCS varie et présente la forme d'une fonction linéaire. Le niveau de tension signal de balayage SCS représenté sur la figure 15 approche du niveau de tension du signal de tension de données DVS lors du front descendant du signal de balayage SCS représenté sur
la figure 15. Ainsi, dans l'appareil d'affichage à cristal liquide de la présente inven-
tion, la tension de fuite AVp peut être supprimée, et le temps de réponse est amélioré.
La figure 16 illustre un autre mode de réalisation du contrôleur de tension 56 représenté sur la figure 13. Le contrôleur de tension 56 de la figure 16 comprend un
comparateur 60 qui reçoit l'horloge du balayage de grille GSC sur sa borne inver-
seuse "-" à travers une résistance R3, et des premier et second transistors Ql et Q2 pour répondre de façon complémentaire au signal de sortie du comparateur 60. Le comparateur 60 compare une tension de référence Vref provenant d'une varistance VR avec l'horloge de balayage de grille GSC, comme représenté sur la figure 17, et
génère un signal de comparaison qui présente une valeur logique fonction des résul-
tats de la comparaison.
Le comparateur 60 applique un signal de comparaison d'une valeur logique faible aux bases des premier et second transistors QI et Q2, dans le cas o la tension de référence est supérieure à l'horloge de balayage de grille GSC. Au contraire, si la tension de référence est plus faible que l'horloge de balayage de grille GSC, le comparateur 60 applique un signal de comparaison de valeur logique élevé aux bases des premier et second transistors QI et Q2. Dans ce cas, la tension de référence Vref provenant de la résistance variable VR divise la différence de tension entre les première ou seconde tensions de haut niveau VDDI et VDD2, et la tension de masse GND, et applique la tension divisée à l'entrée non inverseuse "+" du comparateur 60 en tant que tension de référence Gref. Le premier transistor QI applique la première tension de niveau élevé VDDI provenant du générateur de tension de niveau élevé 54 de la figure 13, à la seconde ligne de tension SVL, pendant la période de valeur 0 logique élevée du signal de comparaison provenant du comparateur 60, tandis que le second transistor Q2 fournit la seconde tension de niveau élevé VDD2 provenant du générateur de tension de niveau élevé 54 à la seconde ligne de tension SVL pendant l'intervalle de temps o le signal de comparaison provenant du comparateur 60 se
trouve à un niveau logique faible.
sDe la sorte, apparaît sur la seconde ligne de tension SVL un signal de tension de grille de niveau élevé Vgh qui varie de façon complémentaire par rapport à l'horloge de balayage de grille GSC, comme représenté sur la figure 17. La tension de grille de niveau élevé Vgh présente alternativement des première et seconde tensions de niveau élevé VDD1 et VDD2, en réponse à l'horloge de balayage de
grille GSC. En outre, la tension de grille de niveau élevé Vgh est utilisée dans l'appa-
reil d'affichage à cristal liquide, dans le cas o la cellule à registre à décalage 36
répond au front descendant de l'horloge de balayage de grille GSC.
De plus, la tension de grille de niveau élevé Vgh présente une forme égale à l'horloge de balayage de grille GSC. Au cas o ces valeurs sont changées, les premier et second transistors Ql et Q2, ou la tension de référence et l'horloge de balayage de grille GSC peuvent être appliqués aux bornes inverseuses et non inverseuses "-" et "+" du comparateur 60. Par ailleurs, une résistance R4 qui est reliée entre la seconde ligne de tension SVL et la borne inverseuse "-" du comparateur 60 renvoie une
tension sur la seconde ligne de tension SVL vers la borne inverseuse "-" du compa-
rateur 60, de sorte que la tension de grille à niveau élevé Vgh répond rapidement à
l'horloge de balayage de grille GSC.
En référence à la figure 18 est représenté un appareil d'affichage à cristal liquide selon un septième mode de réalisation de la présente invention; l'appareil comprend un piloteur de données 32 pour piloter les lignes de signal SL I à SLm d'un panneau à cristal liquide 30, et un piloteur de grille 34 pour piloter les ligne de grille GLI à GLn du panneau à cristal liquide. Dans le panneau à cristal liquide 30, des pixels 31 reliés à des lignes de signal SL et des lignes de grille GL, sont disposés pour former une matrice active. Chaque pixel 31 présente un cellule à cristal liquide Clc qui répond à un signal de tension de données DVS provenant de la ligne de signal SL afin de contrôler la quantité de lumière transmise par la cellule, ainsi qu'un transistor en couche mince CMN qui répond à un signal de balayage SCS provenant de la ligne de grille GL pour commuter le signal de tension de données DVS destiné à être appliqué depuis la ligne de signal SL sur la cellule à cristal liquide Clc. Chaque pixel 31 présente un condensateur de support Cst, qui est relié en parallèle à la cellule à cristal liquide Clc. Ce condensateur de support Cst sert à
temporiser ou à maintenir une tension chargée dans la cellule à cristal liquide Clc.
Lorsque les lignes de grille GLI et GLn sont successivement activées, le piloteur de 0 données 32 applique le signal de tension de données DVS à toutes les lignes de signal SLI à SLn. Le piloteur de grille 34 permet de valider successivement les
lignes de grilles GLI à GLn pendant chaque intervalle de temps synchrone, en appli-
quant successivement les signaux de balayage CSC aux lignes de grille GLI à GLn.
Le piloteur de grille 34 présente un registre à décalage 36. qui répond à une i5 impulsion de démarrage de grille GSP provenant d'une ligne de contrôle CL, et à une horloge de balayage de grille GSC provenant d'une ligne d'horloge de grille GCL, ainsi qu'un décaleur de niveau 62 relié entre le registre à décalage 36 et les lignes de grille GLI à GLn. Le registre à décalage 36 fournit l'impulsion de démarrage de grille GSP provenant de la ligne de contrôle CL à l'une des n bornes de sortie QTI à QTn et en même temps répond à l'horloge de balayage de grille GSC pour décaler successivement l'impulsion de démarrage de grille GSP, depuis la première borne de sortie QTI jusqu'à nième borne de sortie QTn. En outre, le registre à décalage 36 fonctionne à une tension de pilotage de circuit intégré VCC de 5 V qui correspond au
niveau de tension d'une valeur logique.
Le décaleur de niveau 62 génère n signaux de balayage SCS en décalant les niveaux de tension des signaux de sortie du registre à décalage 36. A cette fin, le décaleur de niveau 62 comprend n transistors PMOS MPI à MPn qui sont reliés ensemble à une première ligne de tension FVL, et n transistors NMOS MNNI à MNn reliés ensemble à une seconde ligne de tension SVL. La première ligne de tension FVL reçoit une tension de grille de faible niveau Vgl provenant d'un générateur de tension de grille de faible niveau 40. Les n transistors PMOS MPI à MPn sont reliés aux lignes de grille GLI à GLn. En outre, les n transistors PMOS MPI à MPn présentent des électrodes de grille qui sont chacune connectées aux n terminaux de sortie QTI à QTn du registre à décalage. De façon similaire, les n transistors NMOS MN1 à MNNn sont respectivement reliés aux lignes de grille GLI à GLn. En outre, les n transistors NMOS MNI à MNn présentent des électrodes de grille qui sont chacune
respectivement reliées au n bornes de sortie QTI à QTn du registre à décalage 36.
Chaque transistor PMOS MPI à MPn répond à un signal provenant d'un terminal de sortie correspondant QTI à QTn du registre à décalage 36 de sorte à être rendu
passant de façon complémentaire à chacun des transistors NMOS MNI à MNn.
Les premier à nièmre transistors PMOS MPI à MPn, qui répondent chacun aux signaux provenant des n bornes de sortie QTI à QTn du registre à décalage 36 sont successivement bloqués pendant une période synchrone horizontale. En conséquence, la seconde ligne de tension SVL est séquentiellement rcliée aux n lignes de grille GLI à GLn, pendant une période synchrone horizontale. Le piloteur de grille 34 présente aussi n transistors PMOS MPn+l à MP2n, qui sont reliés en parallèle, entre la seconde ligne de tension SVL et le générateur de tension de niveau élevé 44, ainsi qu'une résistance de décharge Rd qui est relié à une ligne de grille et à
la seconde ligne de tension SVL.
Les n transistors PMOS MPn+l à MP2n, qui sont des contrôleurs de tension,
répondent ensemble à un signal de validation de sortie de grille GOE, comme repré-
senté sur la figure 19, sur une ligne de validation EOL, et de la sorte sont rendus passants pendant une période, depuis le point de démarrage jusqu'au point médian de la période synchrone horizontale. Lorsque les n transistors PMOS MPn+l à MP2n
sont rendus passants, la tension de niveau élevé VDD qui est générée par le généra-
teur de tension de niveau élevé 44 est appliquée à l'un des n transistors NMOS MNI à MNn à travers un circuit parallèle formé par les n transistors PMOS MPn+I à
MP2n et par la seconde ligne de tension SVL.
Si les n transistors PMOS MPn+l à MP2n sont bloqués, la tension chargée dans l'une quelconque des n lignes de grille GLI à GLn est déchargée dans la ligne de masse GNDL à travers la seconde ligne de tension SVL et la résistance de décharge Rd. A cet instant, la vitesse de décharge (la constante de temps) de la tension sur la ligne de grille GL est déterminée par la résistance de décharge Rd, par la résistance parasite Rc sur la ligne de grille GL, et par la capacité parasite Cc sur la ligne de grille GL. En conséquence, une tension de grille de haut niveau Vgh est générée sur la seconde ligne de tension SVL. La tension de grille haut niveau Vgh maintient la tension de niveau élevé VDD pendant l'intervalle logique haut de l'horloge de balayage de grille GSC (c'est-à-dire pendant la première moitié du signal synchrone horizontal HIS) et chute progressivement depuis la tension du niveau élevé
VDD en suivant la forme d'une exponentielle comme représenté sur la figure 19.
Les première à nième lignes de grille GLI à GLn reçoivent la tension de grille de niveau élevé Vgh sur la seconde ligne de tension SVL, à travers les transistors NMOS respectifs NMI à NMn, pendant une période du signal horizontal synchrone HS, et appliquent la tension de grille de faible niveau Vgl sur la première ligne de tension FVL à travers les transistors respectifs PMOS MPI à MPn pendant une période de repos. En conséquence, les première à nième lignes de grille GLI à GLn reçoivent respectivement des signaux de balayage SCSI à SCSn qui sont représentés sur la figure 19. Le signal de balayage SCS maintient la tension de niveau élevé
VDD pendant l'intervalle logique haut de l'horloge de balayage de grille GSC (c'est-
à-dire pendant la première moitié du signal horizontal synchrone HS) et décroît doucement depuis la valeur de tension de niveau élevé VDD jusqu'à une tension qui approche de la tension de seuil du transistor en couche mince CNIN sur le panneau à cristal liquide 30, en suivant la forme d'une exponentielle. En outre, le signal de balayage SCS chute rapidement à une tension (qui est la tension de grille de faible
niveau Vgl) plus faible que la tension de seuil du transistor en couche mince CMN.
0 Comme décrit ci-dessus, du fait le front descendant du signal de balayage SCS
appliqué à la ligne de grille GL du panneau à cristal liquide 30 change progressive-
ment, le transistor en couche mince CMN inclus dans le pixel 31 est rendu passant, jusqu'à ce que la tension du signal de balayage SCS provenant de la ligne de grille
GL descende à une valeur inférieure à sa tension de seuil.
1 5 A cet instant, les charges électriques qui sont chargées dans la cellule à cristal liquide Clc sont pompées dans la ligne de grille GL. Toutefois, une charge électrique suffisante est chargée dans la cellule à cristal liquide Clc grâce au signal de tension de données DVS qui traverse le transistor en couche mince CMN en provenance de la ligne de signal. En conséquence, la tension qui a été chargée dans la cellule à
cristal liquide Clc ne décroît pas.
* Ensuite, du fait de la variation de la tension dans la ligne de grille GL avant que le transistor ne soit bloqué correspond à la variation maximale permettant de rester au-dessus de la tension de seuil du transistor en couche mince CMN, lorsque la tension du signal de balayage SCS de la ligne de grille GL chute et devient inférieure à la tension de seuil du transistor en couche mince, la quantité de charge électrique qui est pompée depuis la cellule à cristal liquide Clc dans la ligne de la grille GL devient très faible. En conséquence, la tension de fuite AVp peut être supprimée de façon efficace. En outre, les n transistors PMOS MPn+l à MP2n font baisser la valeur de la résistance entre la seconde ligne de tension SVL et le générateur de o30 tension de niveau élevé 44, afin de minimiser l'atténuation de la tension à niveau élevé VDD appliquée par le générateur de tension de niveau élevé 44 à la seconde
ligne de tension SVL.
En conséquence, on peut supprimer n-l transistors PMOS parmi les n transis-
tors PMOS MPn+l à MP2n. Dans ce cas, la structure du circuit du piloteur de grille 34 est simplifiée. En outre, l'impulsion de démarrage de grille GSP, I'horloge de balayage de grille GSC, et le signal de validation de grille GOE sont générés par un
contrôleur temporel (non représenté).
La figure 20 montre un circuit de balayage de ligne pour piloter l'une quelconque des lignes de grille incluses dans l'appareil d'affichage à cristal liquide à matrice active de la figure 18. Le circuit de balayage de ligne de la figure 20 comprend un piloteur de grille 34 pour piloter une ligne de grille GL sur le panneau à cristal liquide 30. Le panneau à cristal liquide 30 comprend un pixel 31 qui est relié à une ligne de signal SL, et à une ligne de grille GL. Le pixel 31 comprend une cellule à cristal liquide Clc qui répond à un signal de tension de données DVS provenant de la ligne de signal SL pour contrôler la quantité de lumière transmise, et un transistor en couche mince CMN répondant à un signal de balayage SCS provenant de la ligne l0 de grille GL pour commuter le signal de tension de données DVS depuis la ligne de signal SL vers la cellule à cristal liquide Clc. En outre, le pixel 31 présente un
condensateur de support Cst qui est relié en parallèle à la cellule à cristal liquide Clc.
Le piloteur de grille 34 est constitué d'une cellule de registre à décalage 36A, qui répond à une impulsion de démarrage de grille GSP provenant d'une ligne de contrôle CL, et à une horloge de balayage de grille GSC provenant d'une ligne d'horloge de grille GCL, ainsi que d'une cellule de décalage de niveau 62A qui est reliée entre la cellule de registre à décalage 36A et la ligne de grille GL. La cellule de registre à décalage 36A fournit une impulsion de démarrage de grille GSP comme représenté sur la figure 19, lors du front montant de l'horloge de balayage de grille
GSC comme représenté à la figure 19 et l'applique à un terminal de sortie QT.
Le décaleur de niveau 62A génère un signal de balayage SCS en décalant le niveau de tension du signal de sortie de la cellule de registre à décalage 36A. A cette fin, la cellule de décalage de niveau 62A comprend un premier transistor PMOS MPI qui est relié entre une première ligne de tension FVL et une ligne de grille GL sur le panneau à cristal liquide 30, ainsi qu'un premier transistor NMOS MN1 relié entre une seconde ligne de tension SVL et la ligne de grille GL. La première ligne de
tension FVL reçoit une tension de grille de faible niveau Vgl provenant d'un généra-
teur de tension de grille de faible niveau 40. Le transistor PMOS MPI présente une
électrode de grille reliée à un terminal de sortie QT de la cellule de registre à déca-
lage 36A. De façon similaire, le premier transistor NMOS MNI présente une électrode de grille reliée au terminal de sortie QT de la cellule de registre à décalage 36A. le premier transistor NMOS MNI répond à un signal provenant du terminal de sortie QT de la cellule de registre à décalage 36A, de sorte à être rendu passant
pendant une période horizontale arbitraire dans un intervalle de trame.
Le premier transistor PMOS MPI, qui répond au signal provenant du terminal de sortie QT de la cellule du registre à décalage 36A est rendu passant pendant un intervalle de trame, excepté pendant une période synchrone horizontale arbitraire. En conséquence, la seconde ligne de tension SVL est reliée à la ligne de grille GL uniquement pendant la période synchrone horizontale arbitraire, et la première ligne de tension FVL est reliée à la ligne de grille GL pendant l'intervalle de trame, sauf
pendant la période synchrone horizontale arbitraire.
La cellule de décalage de niveau 62A présente aussi un second transistor PMOS MP2 qui est relié entre la seconde ligne de tension SVI et un générateur de tension de niveau élevé 44, ainsi qu'une résistance de décharge Rd qui est reliée entre la ligne de masse GNDL et la seconde ligne de tension SVL. Le second transistor
PMOS MP2 répond à un signal de validation de sortie de grille GOE comme repré-
senté sur la figure 19. qui arrive sur la ligne de validation EOL, de sorte à être rendu passant pendant la période commençant au point de démarrage et se terminant au point médian de la période horizontale synchrone. Lorsque le second transistor
PMOS MP2 est rendu passant, la tension de haut niveau VDD générée par le géné-
rateur de tension de haut niveau 44 est appliquée au premier transistor NMOS MNI, par l'intermédiaire du second transistor PMOS MP2 et de la seconde ligne de tension i5 SVL. Au contraire, dans les cas o le second transistor PMOS MP2 est bloqué, la tension chargée dans la ligne de grille disparaît vers la ligne de masse GNDL, par
l'intermédiaire de la seconde ligne de tension SVL et de la résistance de décharge Rd.
La vitesse de décharge (la constante de temps) de la tension sur la ligne de grille GL est déterminée par la résistance de décharge Rd, par une résistance parasite
Rc sur la ligne de grille GL, et par une capacité parasite Cc sur la ligne de grille GL.
En conséquence, une tension de grille de haut niveau Vgh est générée sur la seconde ligne de tension SVL. La tension de grille de niveau élevé Vgh se maintient au niveau élevé de tension VDD dans l'intervalle logique élevé de l'horloge de balayage de grille GSC (c'est-à-dire dans la première moitié du signal synchrone horizontal HS) et descend progressivement depuis la tension de haut niveau VDD en présentant la forme d'une fonction exponentielle comme représenté sur la figure 19. La ligne de grille GL reçoit la tension de grille de haut niveau Vgh sur la seconde ligne de tension SVL à travers le premier transistor NMOS MNI pendant la période synchrone horizontale arbitraire, et fournit la tension de grille de faible niveau Vgl sur la première ligne de tension FVL, à travers le premier transistor PMOS MPI
pendant l'intervalle de trame, sauf pendant la période horizontale synchrone arbitrai-
rement sélectionnée.
En conséquence, la ligne de grille GL reçoit l'un quelconque des signaux de balayage SCSI à SCSn comme représenté sur la figure 19. Le signal de balayage SCS se maintient à la tension de haut niveau VDD dans l'intervalle de temps logique de l'horloge de balayage de grille GSC (c'est-à-dire dans la première moitié du signal synchrone horizontal HS), et décroît doucement depuis la tension au niveau élevé VDD jusqu'à une tension s'approchant de la tension de seuil du transistor en couche mince CMN sur le panneau d'appareil d'affichage à cristal liquide 30, avec une forme de fonction exponentielle. Ensuite, le signal de balayage SCS chute rapidement pour
être plus faible que la tension de seuil du transistor en couche mince CMN.
Comme décrit ci-dessus, du fait que le front descendant du signal de balayage SCS appliqué à la ligne de grille GL du panneau à cristal liquide varie progressive- ment, les transistors en couche mince CMN qui sont inclus dans le pixel 31 sont rendus passant jusqu'à ce que la tension du signal de balayage SCS provenant de la ligne de grille soit devenue inférieure à leur tension de seuil. Une charge électrique chargée dans une cellule à cristal liquide Clc est alors pompée dans la ligne de grille [0 GL. Toutefois, une charge électrique suffisante est chargée dans la cellule à condensateur Clc, grâce à un signal de tension de données DVS qui traverse le transistor en couche mince CMN depuis la ligne de signal SL. En conséquence, la tension qui est chargée dans la cellule à cristal liquide ne chute pas. Du fait que la variation de tension dans la ligne de grille GL correspond à la variation maximale de rester au-dessus de la tension de seuil du transistor en couche mince CMN, lorsque la tension du signal de balayage SCS sur la ligne de grille GL chute et passe en dessous de la tension de seuil du transistor en couche mince CMN, la quantité de charge électrique qui est pompée depuis la cellule à cristal liquide dans la ligne de grille GL devient très faible. En conséquence, on peut supprimer de façon efficace une tension
de fuite AVp.
La figure 21 illustre un appareil d'affichage à cristal liquide à matrice active selon un huitième mode de réalisation de la présente invention. L'appareil d'affichage à cristal liquide de la figure 24 présente une structure de circuit similaire à celle de la figure 18, à l'exception du fait qu'un contrôleur de tension 64 est relié entre la seconde ligne de tension SVL et le générateur de tension au niveau élevé 44, à la place des n transistors PMOS MPn+l à MP2n reliés entre la seconde ligne de tension SVL le générateur de tension au niveau élevé 44 et de la résistance de décharge Rd relié entre la seconde ligne de tension SVL et la ligne de masse GNDL. Le contrôleur de tension 64 répond à une horloge de balayage de grille GSC provenant de la ligne d'horloge de grille GSL, afin de connecter le générateur de tension de niveau élevé 44 à la seconde ligne de tension SVL ou de fournir un chemin de décharge vers la seconde ligne de tension SVL. Le contrôleur de tension 64 transmet la tension de niveau élevé VDD provenant du générateur de tension de niveau élevé 44 à l'une quelconque des lignes de grille GLI à GLn, à travers la seconde ligne de tension SVL et l'un quelconque des n transistors MNOS MNI à MNn lorsque l'horloge de
balayage GSC présente une valeur logique élevée.
Lorsque l'horloge de balayage de grille GSC passe à une valeur logique faible, le contrôleur de tension 64 fournit le chemin de décharge vers la seconde ligne de tension SVL, de sorte à faire décharger une tension chargée dans l'un quelconque des lignes de grille GLI à GLn vers le chemin de décharge, à travers la seconde ligne de tension SVL. A cet instant, la vitesse de décharge (la constante de temps) de la tension sur la ligne de grille GL est déterminée par la valeur de résistance du chemin de décharge, une résistance parasite Rc sur la ligne de grille GL et un condensateur parasite Cc sur la ligne de grille GL. En conséquence, le contrôleur de tension 64
génère une tension de grille de niveau élevé Vgh sur la second ligne de tension SVL.
La tension de grille de niveau élevé Vgh maintient la tension de niveau élevé VDD pendant l'intervalle logique élevé de l'horloge de balayage de grille GSC (c'est-à-dire
dans la première moitié du signal horizontal synchrone IIS) et descend progres-
sivement depuis cette tension de niveau élevé VDD, suivant la forme d'une exponen-
tielle comme représenté sur la figure 19.
Les première à nième lignes de tension GLI à GLn reçoivent la tension de grille de niveau élevé Vgh sur la seconde ligne de grille SVL à travers les transistors
en couche mince NMOS respectifs MNI à MNn pendant une période du signal hori-
zontal synchrone HS. En outre, chaque ligne de grille GLI à GLn fournit la tension
de grille de faible niveau Vgl sur la première ligne de tension FVL, par l'intermé-
diaire des transistors PMOS respectifs MPI à MPn pendant un intervalle de temps,
sauf pendant une période horizontale synchrone.
De la sorte, les première à nième lignes de grille GL1 à GLn reçoivent des signaux de balayage SCSI à SCSn comme représenté sur la figure 19. Le signal de
balayage SCS maintient une tension de niveau élevé VDD pendant l'intervalle logi-
que élevé de l'horloge de balayage de grille GSC (c'est-à-dire pendant la première moitié du signal synchrone horizontal HS) et décroit lentement depuis la tension de haut niveau VDD jusqu'à une tension s'approchant de la valeur de seuil du transistor en couche mince CMN sur le panneau à cristal liquide 30, dans la forme de fonction exponentielle. En outre, le signal de balayage SCS chute rapidement à une tension (c'est-à-dire à la tension de grille de niveau bas Vgl) qui soit plus faible que la tension de seuil du transistor en couche mince CMN. Comme décrit ci-dessus, du fait que le front descendant du signal de balayage SCS appliqué à la ligne de grille GL du panneau à cristal liquide 30 varie progressivement, le transistor en couche mince CMN inclus dans le pixel 31 est rendu passant jusqu'à ce qu'une tension du signal de balayage SCS provenant de la ligne de grille GL chute à un niveau inférieur à sa
tension de seuil.
3,5 A cet instant, la charge électrique qui est chargée dans la cellule à cristal liquide Clc est pompée vers la ligne de grille GL. Toutefois, une charge électrique suffisante est chargée dans la cellule à cristal liquide Clc au moyen d'un signal de
tension de données DVS qui traverse le transistor en couche mince CMN en prove-
nance d'une ligne de signal SL. En conséquence, la tension qui est chargée dans la cellule à cristal liquide Clc ne chute pas. Du fait que la variation de la tension dans la ligne de grille GL présente une tension de seuil maximale du transistor en couche mince TFT, lorsqu'une tension de signal de balayage SCS appliquée à la ligne de grille GL chute et devient inférieure à une tension de seuil du transistor en couche mince CMN4N, la quantité de charge électrique pompée depuis la cellule à cristal liquide Clc vers la ligne de grille GL devient très faible. En conséquence, on peut
supprimer suffisamment la tension de fuite AVp.
La figure 22A montre la forme d'onde d'un signal de balayage générée par l0 l'appareil d'affichage à cristal liquide à matrice active selon la présente invention. La figure 22B montre la forme d'onde d'un signal de balayage fournie par un appareil d'affichage à cristal liquide à matrice active classique. Le signal de balayage présente
un front descendant qui décroît progressivement avec la forme d'une fonction expo-
nentielle, et qui diffère du signal de balayage représenté sur la figure 22B. En conséquence, I'appareil d'affichage à cristal liquide à matrice active selon la présente invention réduit la différence de potentiel entre la grille et les électrodes de source du transistor en couche mince CMN, lorsque le transistor en couche mince CMN est rendu bloqué. En outre, une charge électrique qui est déchargée depuis la cellule à cristal liquide Clc devient très faible. Il en résulte que l'on peut
supprimer suffisam-
ment la tension d'alimentation AVp.
En outre, le scintillement est sensiblement réduit.
La figure 23A montre la variation du courant sur l'une quelconque des lignes de grille GL lorsque l'appareil d'affichage à cristal liquide à matrice active selon la présente invention pilote le transistor en couche mince CMN. La figure 23B décrit
une variation de courant sur l'une quelconque des lignes de grille GL, lorsque l'appa-
reil d'affichage à cristal liquide à matrice active classique pilote le transistor en couche mince. En référence à la figure 23A et 23B, un bruit de dépassement 102 est largement supprimé au moyen d'un appareil d'affichage à cristal liquide à matrice
active selon la présente invention.
La figure 24 montre en détail un mode de réalisation du contrôleur de tension 64 représenté sur la figure 21. Le contrôleur de tension 64 de la figure 24 comprend une première et une seconde résistances RI et R2 reliées en série, entre une ligne de tension à niveau élevé VDDL, et une ligne de masse GNDL, ainsi qu'une troisième résistance R3 qui est reliée entre un premier noeud NI et une seconde ligne de tension SVL. Les première et seconde résistances RI et R2 divisent une tension de niveau élevé VDD appliquée sur la ligne de tension de niveau élevé VDDL, de sorte à faire émerger une tension divisée sur le premier noeud NI. La troisième résistance R3 limite la quantité de courant entre le premier nceud NI et la seconde ligne de tension SVL. Le contrôleur de tension 64 comprend en outre un premier transistor TRI qui est relié entre le premier noeud NI et un second noeud N2, un second transistor TR2 S relié entre la seconde résistance R2 et la ligne de masse GNDIL. Le premier transistor
TRI répond à une tension appliquée sur le second noeud N2, ct transmet sélective-
ment la tension de niveau élevé sur la ligne de tension élevée VDDL vers le premier noeud NI. Plus précisément, le premier transistor TRI est rendu passant lorsque la tension sur le second noeud N2 est une tension en dessous de la tension de seuil du 0 transistor (c'est-à-dire à 0,7 V), de sorte à permettre à la tension sur le premier noeud NI de maintenir la tension de niveau élevé VDD. Pendant ce temps. si la tension sur le second noeud N2 est une tension supérieure à la tension de seuil du transistor TR, le premier transistor TRI est bloqué de sorte à ouvrir un chemin de courant entre le premier noeud NI et la ligne de tension à niveau élevé VDDL. Le premier transistor TRI utilise un transistor à jonction du type P. La tension sur le second noeud N2 varie avec l'état de fonctionnement d'un troisième transistor TR3 qui présente une électrode de base reliée à un quatrième noeud N4. Le troisième transistor TR3 est rendu passant lorsque l'horloge de balayage de grille GSC sur le quatrième noeud N4 présente une valeur logique élevée, de sorte à former un chemin de courant qui part de la ligne de tension de niveau élevé VDDL vers la ligne de masse GNDL, à travers une quatrième résistance R4, le second noeud N2, et ses électrodes d'émetteur et de collecteur. Dans ce cas, une tension plus faible que la tension de seuil du transistor TR apparaît sur le second noeud N2. Au contraire, si l'horloge de balayage de grille GSC du quatrième noeud N4 se trouve à une valeur logique faible, le troisième transistor TR3 est bloqué, de sorte que la tension de niveau élevé apparaisse sur le deuxième nceud N2. Pendant ce temps, le second transistor TR2 répond à la tension présente sur le troisième noeud N3 pour relier sélectivement la seconde résistance R2 à la ligne de masse GNDL. Plus précisément, le second transistor TR2 relie la seconde résistance R2 à la ligne de masse GNDL lorsque la tension sur le troisième noeud N3 est supérieure à la tension de seuil du transistor. A cet instant, la tension sur la seconde ligne de tension SVL est déchargée vers la ligne de masse GNDL à travers la troisième résistance R3, le premier noeud NI, la seconde résistance R2, ainsi que les électrodes de collecteur et d'émetteur. Pendant ce temps, si la tension sur le troisième noeud N3 est plus faible que la tension de seuil du second transistor TR2, le
second transistor TR2 isole la seconde résistance R2 de la ligne de masse GDNL.
Le second transistor TR2 est un transistor à jonction du type N. La tension sur le troisième noeud N3 varie en fonction de l'état de fonctionnement d'un quatrième transistor TR4 qui présente une électrode de base reliée au quatrième noeud N4. Le quatrième transistor TR4 est rendu passant lorsque l'horloge de balayage de grille GSC provenant du quatrième noeud N4 présente une valeur logique élevée, ce qui relie le troisième noeud N3 à la ligne de masse GNDL. Ainsi, la tension de la masse GND apparaît sur Ic troisième noeud N3. Au contraire, si l'horloge de balayage de grille GSC sur le quatrième noeud N4 présente une valeur logique élevée, le quatrième transistor TR4 est rendu bloqué pour charger la tension de niveau élevé VDD provenant de la ligne de tension de niveau élevé VDDL dans le troisième noeud
N3 à travers la troisième résistance R3.
o0 En conséquence, la tension sur le second noeud N2 varie avec la même forme que la tension sur le troisième noeud N3. Du fait que les tensions sur les deuxième et troisième noeuds N2 et N3 présentent la même forme, les premier et second transistor TRI et TR2 sont pilotés de façon alternative. En d'autres termes, le premier transistor TR1 est rendu passant pendant l'intervalle logique élevé de l'horloge de balayage de grille GSC, et le second transistor TR2 est rendu passant pendant l'état logique bas de l'horloge de balayage de grille GSC. En conséquence, les tensions sur les premiers noeuds NI et sur la seconde ligne de tension SVL sont égales à la tension de haut niveau VDD pendant un état logique élevé de l'horloge de balayage de grille GSC, et décroissent avec une forme exponentielle depuis la valeur de niveau élevé VDD vers un niveau de tension divisé. En conséquence, on génère sur la seconde ligne de tension SVL une tension de grille de niveau élevé Vgh présentant une forme d'onde
représentée sur la figure 19.
L'horloge de balayage de grille GSC est appliquée depuis la ligne de l'horloge de grille GCL au quatrième noeud N4 à travers une septième résistance R7. La septième résistance R7 limite la quantité de courant qui s'écoule depuis la ligne d'horloge de grille GCL vers le quatrième noeud N4 à travers la septième résistance R7. les deuxième et troisième résistances R2 et R3 déterminent la vitesse de décharge de la tension sur la ligne de grille GL, avec une résistance parasite Rc et un condensateur parasite Cc qui existent sur la ligne de grille GL reliée à la seconde
ligne de tension SVL.
La figure 25 montre un appareil d'affichage à cristal liquide du type tab
(transfert automatique sur bande) selon la présente invention. Dans l'appareil d'affi-
chage à cristal liquide du type tab représenté sur la figure 25, un panneau à cristal liquide 30 est muni d'une couche de cristal liquide 30C qui est scellée entre un substrat de verre supérieur 30A et un substrat de verre inférieur 30B. Le panneau à cristal liquide 30 est relié à un PCB (circuit imprimé) 68 par l'intermédiaire d'un film FPC (circuit imprimé flexible) 66. Le module de PCB 68 présente un circuit de
commande 72, un générateur de tension de grille de faible niveau 40, et un généra-
teur de tension de grille de haut niveau 42 sur le PCB 70. Le film FPC 66 présente une extrémité reliée avec la zone de borne du substrat de verre inférieur 30B et une autre extrémité est reliée au bord de la surface inférieure du PCB 70. Dans la partie
intermédiaire du film FPC 66, sont installés les piloteurs de lignes 32/et ou les pilo-
teurs de grille 34. Les piloteurs de données 32 et/ou les piloteurs de grille 34 sont reliés au panneau à cristal liquide 30 et au PCB 68 par le film FPC 66. Le film FPC 66 présente un premier motif de couche conductrice 67A qui relie le panneau à cristal liquide 30 par l'intermédiaire des piloteurs de données 32 et/ou des piloteurs
de grille 34, ainsi qu'un second motif de couche conductrice 67B qui relie électri-
quement les piloteurs de données 32 et/ou les piloteurs de grille 34 et le module de circuit imprimé 68. Les premier et second motifs de couche conductrice 67A et 67B sont chacun entourés de premier et second films de protection 69A et 69B de telle sorte que les deux extrémités des première et seconde couches conductrices formant
des motifs sont aussi découvertes.
La figure 26 montre un appareil d'affichage à cristal liquide du type COG ("Chips On Glass" ou "Puce Sur Verre"). Dans l'appareil d'affichage à cristal liquide du type COG représenté sur la figure 26, le panneau à cristal liquide est muni d'une couche de cristal liquide 30C qui est scellée entre un substrat de verre supérieur 30A, et un substrat de verre inférieur 30B. Le panneau à cristal liquide 30 est relié par l'intermédiaire d'un PCB 68 au film FPC 66. Le module de PCB 68 présente un circuit de commande 72, un générateur de tension de grille de niveau faible 40 et un générateur de tension de grille de niveau élevé 42 qui y est localisé. Les piloteurs de données 32 et/ou les piloteurs de grille 34 sont montés sur la surface de borne du substrat de verre inférieur 30B. Les piloteurs de données 32 et/ou les piloteurs de grille 34 sont reliés au module PCB 68 par l'intermédiaire du film FPC 66. Le film FPC 66 relie le module PCB 68 avec le panneau à cristal liquide 30, sur lequel sont disposés les piloteurs de données 32 et/ou les piloteurs de grille 34. Le film FPC 62 présente une extrémité reliée à la zone de borne du substrat de verre inférieur 30B, et une autre extrémité au bord de la surface inférieure du PCB 70. Le film FPC 66 présente un motif de couche conductrice 67 qui relie électriquement le panneau à cristal liquide 30 avec le module PCB 68. Le motif de couche conductrice 67 est entouré d'un film protecteur 69, de telle sorte que les deux extrémités du motif de
couche conductrice 67 soient aussi exposées.
Le générateur de tension de grille de niveau faible ainsi que le générateur de tension de grille de niveau élevé inclus dans la présente invention sont disposés sur le module PCB, et le contrôleur de tension peut être disposé sur le module LCD de différentes façons. Premièrement, le contrôleur de tension peut être installé sur le module PCB. En d'autres termes, le générateur de tension de grille de haut niveau, le générateur de tension de grille de faible niveau, et le contrôleur de tension sont
disposés sur le module PCB. Lorsqu'une telle configuration est utilisée pour un appa-
reil du type LCD, le piloteur de grille classique IC peut aussi être doux et permettre de surveiller le front descendant de l'impulsion de grille. En conséquence, il est possible de mettre en oeuvre l'objet de la présente invention sans modifier le piloteur
de grille IC.
En deuxième, le contrôleur de tension est inséré dans lc piloteur de grille IC.
Le contrôleur de tension inclus dans le piloteur de grille IC peut être formé d'un
générateur de tension de grille de niveau élevé ainsi que d'un tampon, comme repré-
0 senté sur la figure 18. Par ailleurs, le contrôleur de tension inclus dans le piloteur de grille IC peut être relié entre le générateur de tension de grille de niveau élevé et une pluralité de tampons. Le piloteur de grille IC comprenant le contrôleur de tension permet au module LCD de présenter un petit nombre d'élément concernant le module LCD, et présentant le contrôleur de tension sur le module PCB. En outre, le piloteur de grille qui présente le contrôleur de tension permet de faire réduire le coût de
chacun des éléments.
Comme décrit ci-dessus, dans l'appareil d'affichage à cristal liquide selon la présente invention, une tension de grille de niveau élevé est fourni à un décaleur de tension du piloteur de grille suivant une forme de courant alternatif, de sorte à faire varier les fronts descendants du signal de balayage, pour qu'il présente une forme linéaire exponentielle ou de rampe. En conséquence, I'appareil d'affichage à cristal liquide de la présente invention est capable de supprimer la tension de fuite AVp, et permet aussi d'empêcher le scintillement et les images résiduelles. Enfin, l'appareil d'affichage à cristal liquide selon la présente invention présente une structure de
circuit très simplifiée.
En outre, dans l'appareil d'affichage à cristal liquide selon la présente inven-
tion, le front descendant de la tension de grille de niveau élevé présente une pente plus faible que le front montant de cette tension, ce qui fait varier le front descendant du signal de balayage à appliquer à la ligne de grille plus doucement que sur le front montant de cette tension. En conséquence, l'appareil d'affichage à cristal liquide selon la présente invention permet d'éviter l'apparition de scintillement et d'une
image résiduelle, et fournit aussi une vitesse de réponse rapide.
Bien que la présente invention ait été expliquée par les modes de réalisation représentés sur les dessins, I'homme du métier comprendra qu'elle n'est pas limitée à
ces modes de réalisation, mais que divers changements et modifications sont possi-
bles.

Claims (26)

  1. REVENDICATIONS
    I. Un appareil d'affichage à cristal liquide comprenant: - une pluralité de pixels (31) comprenant des transistors de commutation (CM\4N), c chaque transistor de commutation (CMN) présentant une électrode reliée à une électrode de pixel ainsi qu'une électrode de grille; - une pluralité de lignes de signal de données (CLI à CLn) reliées à l'électrode de chacun des transistors; - une pluralité de lignes de signal de grille (GLI à GLIn) reliées à l'électrode de [0 grille de chacun des transistors; et un piloteur de grille (34) relié à la pluralité de lignes de signal de grille, le piloteur de ligne recevant des première et seconde tensions et fournissant au
    moins l'une des première et seconde tensions, de sorte à séquentiellement pilo-
    ter des lignes de signal de grille, la première tension variant avant de piloter des lignes de signal de grille successives, le piloteur de grille comprenant:
    - un registre à décalage (36) pour générer des signaux de balayage à appli-
    quer respectivement aux lignes de grille, le registre à décalage répondant à une horloge de balayage de grille (GSC); - un décaleur de niveau utilisant les première et seconde tensions pour générer chacun des niveaux de tension des signaux de balayage; et - un contrôleur de tension (46) pour modifier la première tension appliquée
    au décaleur de niveau avant de dévalider les signaux de balayage.
  2. 2.- L'appareil de la revendication 1, caractérisé en ce que la première tension
    décroît avant le pilotage des lignes de signal de grille successives.
  3. 3.- L'appareil de la revendication 1 ou 2, caractérisé en ce que la première
    tension décroît exponentiellement.
  4. 4.- L'appareil de la revendication I ou 2, caractérisé en ce que la première
    tension décroît linéairement.
  5. 5.- L'appareil de la revendication I ou 2, caractérisé en ce que la première
    tension décroît en marches d'escalier.
  6. 6.- L'appareil selon l'une des revendications 1 à 5, caractérisé en ce que la
    valeur minimale de la première tension est supérieure à la valeur maximale de la
    seconde tension.
  7. 7.- L'appareil selon l'une des revendications I à 6, caractérisé en ce que le
    contrôleur de tension comprend: - un commutateur pour couper la première tension appliquée au décaleur de niveau avant de dévalider le signal de balayage; et - un chemin de décharge fourni au décaleur de niveau pendant la période dans
    laquelle le signal de balayage est coupé au moyen du commutateur.
  8. 8.- L'appareil selon la revendication 7, caractérisé en ce que le commutateur et
    o le registre à décalage répondent à l'horloge de balayage de grille (GSC).
  9. 9.- L'appareil selon la revendication 7 ou 8, comprenant en outre un contrôleur
    temporel (48) pour contrôler le commutateur.
  10. 10.- L'appareil selon l'une des revendications I à 9, caractérisé en ce que le
    contrôleur de tension comprend: - une borne d'entrée pour recevoir la première tension; - une première résistance reliée entre la borne d'entrée et une borne d'entrée du décaleur de niveau; - un premier commutateur de commande et une seconde résistance reliés en série entre la borne d'entrée du décaleur de niveau et une ligne de tension de masse; et - un second commutateur de contrôle relié en parallèle à la première résistance, le second commutateur de contrôle étant piloté alternativement du premier
    commutateur de contrôle.
  11. 11.- L'appareil selon l'une des revendications 1 à 10, caractérisé en ce que le
    registre à décalage et le décaleur de niveau sont fabriqués de sorte à être inclus dans
    une puce de circuit intégré.
  12. 12.- L'appareil selon l'une des revendications I à 10, caractérisé en ce que le
    registre à décalage, le contrôleur de tension et le décaleur de niveau sont fabriqués
    pour être compris dans une puce de circuit intégré.
  13. 13.- L'appareil selon l'une des revendications I à 12, caractérisé en ce que le
    contrôleur de tension comprend un commutateur répondant à un signal de validation
    de sortie de grille, et est relié entre la première tension et le décaleur de niveau.
  14. 14.- L'appareil de la revendication 13, caractérisé en ce que le signal de valida-
    tion de sortie de grille est inverse de l'horloge de balayage de grille (GSC).
  15. 15.- Un procédé de pilotage d'un appareil d'affichage à cristal liquide présen-
    tant des pixels (31) positionnés à des points d'intersection de lignes de grille (GLI à GLn) avec des lignes de signal (SLI à SLn), et présentant des transistors en couche
    mince (CMNN) connectés aux lignes de grille et aux lignes de signal, ainsi qu'un pilo-
    teur de grille relié aux lignes de grille et présentant un registre à décalage, le procédé comprenant les étapes de: - application d'une première tension, et modification périodique d'une seconde tension; fourniture de la seconde tension à la ligne de grille par l'intermédiaire d'un dispositif de commutation; et - fourniture de la première tension à la ligne de grille par l'intermédiaire du dispositif de commutation, le dispositif de commutation étant contrôlé par le registre à décalage, - la valeur minimale de la seconde tension étant supérieure à la valeur maximale
    de la première tension.
  16. 16.- Le procédé de la revendication 15, caractérisé en ce que la première tension est fournie à la ligne de grille pendant un intervalle de temps o le transistor
    en couche mince relié à la ligne de grille est passant.
  17. 17.- Le procédé de la revendication 15 ou 16, caractérisé en ce que le registre à
    décalage reçoit une tension de pilotage correspondant à un niveau de tension logique.
  18. 18.- Un procédé de fabrication d'appareil d'affichage à cristal liquide, le procédé comprenant les étapes de:
    - fourniture d'une pluralité de pixels (31) comprenant des transistors de commu-
    tations (CMN), chaque transistor de commutation présentant une électrode reliée à un électrode de pixel ainsi qu'une électrode de grille; fourniture d'une pluralité de lignes de signal de données (SLI à SLn), reliées à l'électrode de chacun des transistors; - fourniture d'une pluralité de lignes de signal de grille (GL 1 à GLn) reliées à l'électrode de grille associée de chacun des transistors; et - connexion d'un piloteur de grille (34) à la pluralité de lignes de signal de grille, le piloteur de grille recevant des première et seconde tensions et fournissant au
    moins l'une des première et seconde tensions, de sorte à séquentiellement pilo-
    ter les lignes de signal de grille, la première tension variant avant de piloter des lignes de signal de grille successives, le piloteur de grille comprenant: - un registre à décalage (36) pour générer des signaux de balayage à appliquer respectivement aux lignes de grille, ledit registre à décalage répondant à une horloge de balayage de grille (GSC) - un décaleur de niveau utilisant les première et seconde tensions pour générer chaque niveau de tension des signaux de balayage; et - un contrôleur de tension (46) pour faire varier la première tension appliquée au
    décaleur de niveau, avant dévalider les signaux de balayage.
  19. 19.- Le procédé de la revendication 18, caractérisé en ce que le contrôleur de tension comprend: - un commutateur pour couper la première tension appliquée au décaleur de niveau avant de dévalider le signal de balayage; et - un chemin de décharge fourni au décaleur de niveau pendant la période dans
    laquelle le signal de balayage est coupé au moyen du commutateur.
  20. 20.- Le procédé de la revendication 19, caractérisé en ce que le commutateur et
    le registre à décalage répondent à l'horloge de balayage de grille (GSC).
  21. 21.- Le procédé de la revendication 19 ou 20, comprenant en outre un
    contrôleur temporel (48) pour contrôler le commutateur.
  22. 22.- Le procédé de l'une des revendications 18 à 21, caractérisé en ce que le
    contrôleur de tension comprend: - une borne d'entrée pour recevoir une première tension; une première résistance reliée entre la borne d'entrée et une borne d'entrée du décaleur de niveau; - un premier commutateur de contrôle et une seconde résistance reliés en série entre la borne d'entrée du décaleur de niveau et une ligne de tension de masse et - un second commutateur de contrôle relié en parallèle à la première résistance, le second commutateur de contrôle étant piloté alternativement avec le premier
    commutateur de contrôle.
  23. 23.- Le procédé de l'une des revendications 18 à 21, caractérisé enl ce que le
    registre à décalage et le décaleur de niveau sont fabriqués de sorte à être inclus dans
    une puce de circuit intégré.
  24. 24.- Le procédé de l'une des revendications 18 à 21, caractérisé enl ce que le
    registre à décalage, le contrôleur de tension et le décaleur de niveau sont fabriqués de
    sorte à être intégrés dans une puce de circuit intégré.
  25. 25.- Le procédé de l'une des revendications 19 à 24, caractérisé en ce que le
    o contrôleur de tension comprend un commutateur répondant à un signal de validation
    de sortie de grille et est relié entre la première tension et le décaleur de niveau.
  26. 26.- Le procédé de la revendication 25, caractérisé en ce que le signal de vali-
    dation de sortie de grille est inverse de l'horloge de balayage de grille.
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