JP4473674B2 - 半導体パッケージ及びその製造方法 - Google Patents

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Description

本発明は、ＬＳＩチップ，固体撮像素子，受発光素子などを装着する，樹脂又はセラミックにより構成される半導体パッケージ，その製造方法及び半導体デバイスに関する。
従来より、半導体パッケージのモールド工程は、ダイキャビティに隣接する領域で、リード及び各リード間を連結するダムバーなどを有するリードフレームをモールド金型の下型と上型との間に挟み、ダイキャビティ内に樹脂やセラミックをモールドすることにより行なわれる。
その際、特許文献１の図３，図４に示すように、ダムバーと封止体との間には、樹脂等が残っている。これは、モールド工程において、ダムバーはダイキャビティから所定距離だけ外方に位置するために、モールド金型の上型と下型とダムバーとによって囲まれる空間に、樹脂等が入り込むからである。そして、モールド工程の終了後には、各リード間の電気的接続を断つために、各リードを連結するダムバーが切断されるが、残留レジン（又はセラミック）は、リードに対する接着力が弱いので、脱落しやすく、種々の不具合を引き起こすことが知られている。
そこで、例えば特許文献１においては、同公報の図２に示すように、弾性体を設けたレジンカットダイを用いてダムバーを切断することにより、ダムバーと共に残留レジンをも落とすようにしている。
また、特許文献２の図１に示される方法では、ダムバーと封止体との間のリード部分を支持するダイ部分の側縁をリードの側縁よりも内側に位置させて、ダムバーの切断を行なうことにより、残留レジンの一部を残した状態にしておいて、後に弾性体などにより残留レジンの残りを除去するようにしている。
特開平７−１９３０９５号公報 特開２００３−１７６４３号公報
ところで、半導体パッケージには、封止体のリードよりも上方の部分が、封止体のリードよりも下方の部分に比べて大きい，いわゆるオーバーハング構造を有する半導体パッケージがある。
図１３は、従来のオーバーハング構造を有する半導体パッケージを備えた光学デバイスの構造を示す断面図である。ただし、図１３の左端においては、リード間の樹脂部分を通過する断面の構造を示し、図１３の右端においては、リードを通過する断面の構造を示している。
図１３に示すように、光学デバイスは、固体撮像素子，受発光素子，ＬＳＩ等の光学チップ１０１と、光学チップ１０１と外部機器との信号の授受を行なうためのリード１０２と、半導体チップ１０１とリード１０２とを接続する金属細線１０７と、リード１０２を封止する矩形状の封止体１０３と、封止体１０３の上面に取り付けられたガラス窓，ホログラム，セラミック蓋等の蓋部材１０５を備えている。そして、封止体１０３のうちリード１０２の周囲にある部分は、リード１０２の上面側に位置する封止体上部１０３ａと、リード１０２の下面側に位置する封止体下部１０３ｂと、封止体下部１０３ｂ及び封止体上部１０３ａによって挟まれ、リード間の隙間を埋めるリード側方領域１０３ｃとに区画される。ただし、封止体上部１０３ａ，封止体下部１０３ｂ，及びリード側方領域１０３ｃとの間に明確な境目があるわけではなく、封止体１０３は、モールド時に流し込まれた樹脂によって一体的に形成されるものである。
また、封止体上部１０３ａの上面に、蓋部材１０５が取り付けられ、封止体下部１０３ｂの中央部に光学チップ１０１が取り付けられている。つまり、封止体上部１０３ａ，封止体下部１０３ｂ，リード側方領域１０３ｃ及びガラス窓１０５によって囲まれる内部空間１０６内に光学チップ１０１が配置された構造となっている。
ここで、図１３の左端に示すアウターリード１０２ｂの領域Ｒｄは、ダイバーが除去された部分を示す。また、図１３には現れていないが、モールド工程の終了直後には、リード側方領域１０３ｃの一部であって、封止体上部１０３ａよりも外側に突出した部分（残留レジン）がある。そして、ダムバーの切断時（部分打ち抜き工程）において、モールド工程終了直後に存在していたリード側方領域１０３ｃのうち、封止体上部１０３ａのオーバーハング部よりも側方に突出していた領域はダムバーと共に除去される。
しかし、リード側方領域１０３ｃのうち封止体上部１０３ａの下方に位置する先端領域Ｒｂは、除去されることなく残っているので、この先端領域Ｒｂがリード１０２を曲げる際に脱落するおそれがある。そして、リード１０２が曲げられた後、封止体下部１０３ｂに光学チップ１０１の取り付け、ワイヤボンディング、ガラス窓１０５の取り付け、などの工程を経るが、その間に、先端領域１０３ｃから脱落した破壊屑がパッケージ体の空間１０６に入ると、光学デバイスの動作不良を引き起こすという不具合があった。たとえば、固体撮像素子の受光面に破壊屑が付着すると、画像の局所的欠落を招き、発光素子の発光面や反射ミラー面に破壊屑が付着すると、記録媒体へのレーザ光の入射が妨げられることになる。また、ＣＰＵやメモリのＬＳＩを搭載した半導体パッケージについても、破壊屑の付着により、信頼性の低下を招くおそれがある。
本発明の目的は、オーバーハング型の半導体パッケージにおけるダムバー内側のモールド材料の脱落を抑制し、もって、信頼性の高い半導体パッケージ，その製造方法及び半導体デバイスを提供することにある。
本発明の第１の半導体パッケージは、封止体のうちリード周囲の領域を、リードの下面側に位置する封止体下部と、リードの上面側に位置し、一部が封止体下部からオーバーハングしている封止体上部と、リード間の隙間を埋めるリード側方領域とに区画し、リード側方領域の外側面を下方に向かって内側に傾斜させて、リード側方領域の封止体下部から突出した先端領域の幅を封止体上部のオーバーハング量の１／５〜４／５の範囲にしたものである。
これにより、アウターリードが曲げられる際に、シード側方領域のうちアウターリードが曲げられる領域には、ほぼ封止体が存在しない構造になっているので、破壊屑の発生が抑制され、信頼性の向上を図ることができる。
本発明の第２の半導体パッケージは、封止体のうちリード周囲の領域を、リードの下面側に位置する封止体下部と、リードの上面側に位置し、一部が封止体下部からオーバーハングしている封止体上部と、リード間の隙間を埋めるリード側方領域とに区画し、リード側方領域の外側面を下方に向かって内側に傾斜させて、リード側方領域の封止体下部から突出した先端領域がアウターリードの曲げられる領域に接触していないようにしたものである。
これによっても、第１の半導体パッケージと同様の作用効果が得られる。
本発明の第１又は第２の半導体デバイスは、半導体チップと半導体チップを収納する半導体パッケージとを有する半導体デバイスにおいて、半導体パッケージの構造を上記第１又は第２の半導体パッケージの構造としたものである。
本発明の半導体パッケージの製造方法は、モールド工程により、リード周囲の領域が、リードの下面側に位置する封止体下部と、リードの上面側に位置し、一部が封止体下部からオーバーハングしている封止体上部と、リード間の隙間を埋めるリード側方領域とに区画される封止体を形成した後、封止体上部のオーバーハング量よりも小さい刃先幅を有する受け台を用いて、リード側方領域とを打ち抜くことにより、リード側方領域の封止体下部から突出した先端領域の幅を、封止体上部のオーバーハング量の１／５〜４／５の範囲にする方法である。
この方法によって、上記第１又は第２の半導体パッケージの構造が得られる。
打ち抜きの際に、封止体のリード側方領域側の刃先角度が９５°〜１２０°の範囲にあるパンチを用いることにより、受け台に加わる荷重を低減することができ、受け台の破損などを防止することができる。
打ち抜きの際に、刃先の平面形状が封止体のリード側方領域に接触しない部分ではダムバー側に突出した櫛歯状である受け台を用いることにより、受け台の強度を確保して、受け台の破損を防止することができる。
本発明の第２の半導体パッケージの製造方法は、ダムバーに接する外側面と上方に向かって外側に傾斜する内側面とを有す凸部が設けられた下型と、下型との間でリードフレームを挟む上型とを用いて、上記を有するモールド材料により、少なくとも上記複数のリードの先端と基端との間の各部分を上記ダムバーよりも先端側でモールドする方法である。
この方法によっても、上記第１又は第２の半導体パッケージの構造が得られる。
本発明の半導体パッケージ，その製造方法及び半導体デバイスにより、モールド材料の破壊屑による不良の少ない，信頼性の高い半導体パッケージ又は半導体デバイスが得られる。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体デバイス１の構造を示す断面図である。ただし、図１の左端においては、リード間の樹脂部分を通過する断面の構造を示し、図１の右端においては、リードを通過する断面の構造を示している。同図に示すように、半導体デバイス１は、固体撮像素子，受発光素子，ＬＳＩ等の半導体チップ１１と、半導体チップ１１と外部機器との信号の授受を行なうためのリード１２と、半導体チップ１１とリード１２とを接続する電気的接続部材である金属細線１７と、リード１２を封止する矩形状の封止体１３と、封止体１３の上面に取り付けられたガラス窓，ホログラム，セラミック蓋等の蓋部材１５を備えている。そして、封止体１３のうちリード１２の周囲にある部分（具体的には、２つの辺領域）は、リード１２の上面側に位置する封止体上部１３ａと、リード１２の下面側に位置する封止体下部１３ｂと、封止体下部１３ｂ及び封止体上部１３ａによって挟まれ、リード間の隙間を埋めるリード側方領域１３ｃとに区画される。ただし、封止体上部１３ａ，封止体下部１３ｂ，及びリード側方領域１３ｃとの間に明確な境目があるわけではなく、封止体１３は、モールド時に流し込まれた樹脂によって一体的に形成されるものである。また、リード１２が形成されていない辺では、リード側方領域は存在せず、封止体上部と封止体下部とに区画する必要もない。
また、封止体上部１３ａの上面に蓋部材１５が取り付けられ、封止体下部１３ｂの中央部に半導体チップ１１が取り付けられている。つまり、封止体上部１３ａ，封止体下部１３ｂ及び蓋部材１５によって囲まれる内部空間１６内に半導体チップ１１が配置された構造となっている。
また、リード１２のうち封止体１３によって封止されている部分及び内部空間１６内で露出している部分はインナーリード１２ａと呼称され、リード１２のうち封止体１３よりも外方に突き出た部分はアウターリード１２ｂと呼称される。
本実施形態においては、リード１２，封止体上部１３ａ，封止体下部１３ｂ及びリード側方領域１３ｃにより、半導体パッケージ２が構成され、この半導体パッケージ２に，半導体チップ１１，金属細線１７及び蓋部材１５を取り付けることにより、半導体デバイス１が構成される。
ここで、図１の左端に示すアウターリード１２ｂの領域Ｒｄは、ダムバーが除去された部分を示す。また、図１には現れていないが、モールド工程の終了直後には、リード側方領域１３ｃの一部であって、封止体上部１３ａよりも外側に突出した部分がある。
そして、本実施形態においては、従来のパッケージ体とは異なり、ダムバーの切断時（部分打ち抜き工程）において、モールド工程終了直後に存在していたリード側方領域１３ｃのうち、封止体上部１３ａのオーバーハング部よりも側方に突出していた領域だけでなく、封止体上部１３ａのオーバーハング部の直下方に位置する部分の一部もダムバーと共に除去されており、その結果、リード側方領域１３ｃの先端領域Ｒａの側面は下方に向かって内側に入り込むように大きく傾斜した傾斜面Ｆａ１となっている。
次に、本発明の実施形態に係る樹脂モールドを利用した半導体パッケージの製造工程について説明する。
図２（ａ），（ｂ）は、モールド工程が終了した時点における半導体パッケージの構造を示す斜視図及び断面図である。図２（ｂ）のうち左端はリードを通過しない断面を示し、図２（ｂ）の右端はリードを通過する断面を示している。なお、図２（ａ）と図２（ｂ）の縮尺は同じではない。図２（ａ），（ｂ）に示すように、リードフレーム２０がモールド樹脂からなる封止体上部１３ａと封止体下部１３ｂとの間に封止されている。ただし、すでに説明したように、封止体上部１３ａと封止体下部１３ｂとの間に明確な境目があるわけではなく、封止体１３は、モールド時に流し込まれた樹脂によって一体的に形成されるものである。
リードフレーム２０においては、ダムバー２０ｃよりも内側のリードがインナーリード２０ａと呼称され、ダムバー２０ｃよりも外側のリードがアウターリード２０ｂと呼称されている。そして、インナーリード２０ｂのうち封止体下部１３ｂから側方に突出した部分とダムバー２０ｃとの間に封止体１３のリード側方領域１３ｃが存在している。リードフレーム２０には、多数の封止体形成領域が多数設けられている。また、封止体下部１３ｂの内側において、インナーリード２０ａの端部の上面が露出しており、この露出している部分にワイヤボンディングが行なわれることになる。
次に、図２に示す構造体からダムバー２０ｃ及びリード側方領域１３ｃの一部を打ち抜く（部分打ち抜き工程）。この工程では、図１０（ｂ），（ｃ）に示すような受け台３０，パンチ３１及びダイ３２を用いる。
その後、ワイヤボンディング又はワイヤボンディングと蓋部材の取り付けとを行なってから、アウターリードの先端をリードフレーム本体から切り離すとともに、リードが設けられていない封止体の側面に沿ってリードフレームを切断することにより、個々の半導体パッケージをリードフレームから分離する（最終打ち抜き工程）。
図３（ａ），（ｂ）は、部分打ち抜き工程で形成された個々の半導体パッケージの斜視図及び断面図である。図３（ｂ）のうち左端はリードを通過しない断面を示し、図３（ｂ）の右端はリードを通過する断面を示している。なお、図３（ａ）と図３（ｂ）の縮尺は同じではない。部分打ち抜き工程では、リード側方領域１３ｃと共にダムバー２０ｃを除去して、各リードを互いに分離独立させる。
個々の半導体パッケージにおいては、リード１２のうち、封止体１３に埋め込まれた部分及び封止体１３よりも内側の部分がインナーリード１２ａと呼称され、封止体１３から外側につきだした部分がアウターリード１２ｂと呼称されている。つまり、ダムバーはなくなっているので、アウターリード１２ａとインナーリードリード１２ｂの境目は、リードフレームにおける境目とは異なっている。また、後述するように、図２（ａ），（ｂ）に示す封止体下部１３ｂのリード側方領域１３ｃをパンチの刃先と受け台の刃先との間で斜めに剪断することにより、リード側方領域１３ｃのうち、封止体上部１３ａよりも外方に突出した部分と封止体上部１３ａのオーバーハング部の直下方にある部分の一部とを除去する。したがって、アウターリード１２ｂ間に挟まれる封止体下部１３ｂの先端領域Ｒａの側面は、下方に向かって内側に傾斜した傾斜面Ｆａ１となっている。
その後、アウターリード１２ｂは下方に曲げられ、半導体パッケージ２の母基板に実装できる形状に仕上げられる（リードベンド工程）。
図４は、リードベンド工程が終了した時点における半導体パッケージのみを抜き出して示す断面図である。図４のうち左端はリードを通過しない断面を示し、図４の右端はリードを通過する断面を示している。
このとき、本実施形態においては、後述するように、受け台の幅の調整により、リード側方領域の一部である封止体下部１３ｂの先端領域Ｒａがアウターリード１２ｂ間において斜めに剪断され、アウターリード１２ｂの曲がる部分の側方にはリード側方領域がほとんど存在していないので、リードベンド工程におけるリード側方領域の破壊屑の発生を抑制することができ、破壊屑による半導体デバイスの信頼性の悪化を防止することができる。例えば、破壊屑が固体撮像素子の受光面に付着することによる画像信号の局所的欠落や、破壊屑が発光素子の発光面や反射ミラー面に付着することによる記録面への入射信号の欠落などを防止することができる。また、製造工程で用いられる機器類に付着することによって、他の半導体パッケージの各部に破壊屑が付着するのを防止することができる。
本実施形態の工程では、リードベンド工程を行なう前に、固体撮像素子，受発光素子，ＬＳＩなどの半導体チップ１１を封止体下部１３ｂの凹部底面に設置し、金属細線１７によって、半導体チップ１１の一部（電極パッド）と、インナーリード１２ａとを接続する（ワイヤボンディング工程）。その後、上述のリードベンド工程を行なってから、封止体上部１３ａの上面に、蓋部材１５を接着剤により固着させることにより、図１に示す半導体デバイスが形成される。
ただし、半導体チップ１１を封止体下部１３ｂに装着する前に、リードベンド工程を行なって、図４に示す半導体パッケージを形成してもよい。
また、蓋部材１５を取り付けてから、リードベンド工程を行なうこともある。この場合でも、破壊屑が製造工程に用いる機器類に飛び散ると、他の半導体パッケージに蓋部材を装着する前に、破壊屑が侵入するので、本発明を適用することにより、信頼性の向上を図ることができる。
−従来の部分打ち抜きと本実施形態の部分打ち抜きとの比較−
図５（ａ），（ｂ）は、それぞれ順に、従来の部分打ち抜き工程において使用される受け台及びパンチの構造、本実施形態の部分打ち抜き工程において使用される受け台及びパンチの構造を示す部分断面図である。
図５（ａ）に示すように、従来の部分打ち抜き工程において使用される受け台１３０は、パンチ１３１に対する一般に部分打ち抜き工程で必要とされるクリアランスは有しているものの、封止体上部１０３ａの側面にほぼ近い位置に外側面を有し、封止体下部１０３ｂの側面にほぼ近い位置に内側面を有していた（ダイの表示省略）。したがって、受け台１３０の上面の幅Ｗｂは封止体上部１０３ａのオーバーハング量に近い値を有していたことになる。このような受け台１３０とパンチ１３１とを用いた部分打ち抜き工程では、リード側方領域１０３ｃの剪断面は、ほとんど垂直方向にそって形成されるので、リード側方領域１０３ｃのうち除去される部分は、ほとんど封止体上部１０３ａよりも外側に突出した部分だけである。その結果、封止体下部１０３ｂのうち封止体上部１０３ａのオーバーハング部の直下方にある先端領域Ｒｂは、ほとんどそのまま残っている。
それに対し、図５（ｂ）に示すように、本実施形態において使用される受け台３０は、封止体上部１３ａの側面からできるだけ後退した部位に外側面を有し、封止体下部１３ｂの側面にほぼ近い内側面を有している。したがって、受け台３０の上面の幅Ｗａは、封止体上部１３ａのオーバーハング量よりも大幅に小さい値を有している。このような受け台３０，パンチ３１及びダイ３２を用いた部分打ち抜き工程では、リード側方領域１３ｃの剪断面は、封止体上部１３ａの外側面の下端部とパンチ３１の刃先との間で斜め方向に形成されるので、リード側方領域１３ｃのうち封止体上部１３ａのオーバーハング部の直下方に位置する先端領域Ｒａは、下方に向かって内側に傾斜する傾斜面Ｆａ１を有している。
本実施形態においては、図５（ｂ）に示すように、先端面が側面に直交する方向から傾いていて、樹脂側刃先角度αが９０°よりも大きいパンチ３１を用いているが、本発明の基本的な効果を発揮するためには、パンチの樹脂側刃先角度が９０°であってもよい。ただし、樹脂側刃先角度αが９０°よりも大きいパンチ３１を用いることにより、ダムバー２０ｃやリード側方領域１３ｃを切断する際に同時に印加される負荷を軽減することができる。
図６（ａ）〜（ｄ）は、それぞれ順に、従来の製造工程における半導体パッケージの部分断面図，リードベンド前の部分裏面図，リードベンド後の部分斜視図，リードベンド後の部分裏面図であり、図６（ｅ）〜（ｈ）は、それぞれ順に、本実施形態の製造工程における半導体パッケージの部分断面図，リードベンド前の部分裏面図，リードベンド後の部分斜視図，リードベンド後の部分裏面図である。
図６（ａ），（ｂ）に示す従来の製造工程における先端領域Ｒｂの下面Ｆｂの幅と、図６（ｅ），（ｆ）に示す本実施形態の製造工程における先端領域Ｒａの下面Ｆａ２の幅とを比べると、Ｆａ２＜Ｆｂであることがわかる。図６（ｃ），（ｄ）に示すように、従来の製造工程においては、リードベンド工程において先端領域Ｒｂの一部が破壊されており、破壊屑と、破壊により生じた傾斜面Ｃｂとが示されている。それに対し、図６（ｇ），（ｈ）に示すように、本実施形態の製造工程においては、リードベンド工程を経た後も先端領域Ｒａの破壊は生ぜず、傾斜面Ｆａ１，下面Ｆａ２は部分打ち抜き工程において形成された剪断面のままである。
−先端領域Ｒａの下面Ｆａ２の幅Ｂの適正範囲−
図７は、先端領域Ｒａの下面Ｆａ２の幅Ｂの適正範囲を説明するための部分断面図である。以下、図７を参照しながら、図５（ｂ）に示す先端領域Ｒａの下面Ｆａ２の幅Ｂの適正範囲について説明する。
リードベンド工程における樹脂等の破壊屑の発生を防止するためには、先端領域Ｒａの下面Ｆａ２の先端がアウターリード１２ｂの曲げ開始部よりも内側に位置していればよい。アウターリード１２ｂの内側の曲率半径Ｒは、通常スプリングバックを最小限にするために０．１ｍｍ〜０．３ｍｍにするのが一般的である。また、アウターリード１２ｂの厚みによっては、小さな曲率半径で無理に曲げると、アウターリード１２ｂの外側表面付近の層にクラックが発生してしまう。これらを防止しながら、リードベンド工程において破壊屑を生じさせないための下面Ｆａ２の幅Ｂの寸法を計算する。
まず、前提条件として、
オーバーハング量Ａ：０．４ｍｍ
リードの厚み：０．１５ｍｍ〜０．２５ｍｍ
内側の曲率半径Ｒ：０．１ｍｍ〜０．３ｍｍ
を想定する。この前提のもとに幅Ｂの適正範囲を計算する。
１）先端領域Ｒａの下面Ｆａ２の幅Ｂの最長値
曲率半径Ｒ：０．１ｍｍ
リード厚：０．１５ｍｍ
で計算する。
下面Ｆａ２の曲げ開始位置は、設計上、
２πＲ・（１／８）＝０．０７８５ｍｍ
だけオーバーハング位置より内側に入るので、下面Ｆａ２の幅Ｂは、
Ｂ＝０．４−０．０７８５＝０．３２１５ｍｍ
となる。
２）先端領域Ｒａの下面Ｆａ２の幅Ｂの最短値
曲率半径Ｒ：０．３ｍｍ
リード厚：０．２５ｍｍ
で計算すると、
下面Ｆａ２の曲げ開始位置は、
２πＲ・（１／８）＝０．２３５５ｍｍ
だけオーバーハング位置より内側に入る。よって、下面Ｆａ２の幅Ｂは、
Ｂ＝０．４−０．２３５５＝０．１６４５ｍｍ
となる。この値に０．０５ｍｍの金型ズレ量（工程上のばらつき）を加味すると、Ｂの最短値は０．１１４５ｍｍとなる。
以上の計算から、先端領域Ｒａの下面Ｆａ２の幅Ｂは、オーバーハング量Ａに対して最大で８０％、最小で２８％となる。つまり、幅Ｂの適正範囲は、
Ｂ＝（１／５）Ａ〜（４／５）Ａである。
−受け台の刃先の破損などの防止対策−
上述のように、先端領域Ｒａの下面Ｆａ２の幅Ｂの最短値が０．１１４５ｍｍである場合、図５（ｂ）に示す受け台３０の刃先幅Ｗａは、約０．１ｍｍとする必要がある。ところで、受け台３０の刃先幅Ｂを０．１ｍｍの厚さまで薄くすると、受け台３０の刃先の機械強度が低下して、部分打ち抜き工程で破損するおそれがある。もちろん、切断速度の低減や、一度に打ち抜くダムバー及びリード側方領域の個数を少なくするなどによって、部分打ち抜き工程で刃先に加わる荷重を低減することは可能であるが、その場合には、製造効率が悪化し、ひいては製造コストを低下させることになる。
製造効率を高く維持しつつ、受け台３０の刃先の破損を防止するための対策としては、パンチの樹脂側刃先角度の工夫による切断時の荷重の低減と、受け台の刃先面の平面形状の工夫による刃先強度の強化とがある。
１．パンチの樹脂側刃先角度
パンチ３１の樹脂側刃先角度ほぼ９０°に設定されている場合には、パンチ３１の先端面全体に同時に負荷が加わるために切断負荷が大きく、受け台３０に対して大きな切断負荷による曲げモーメントが加わると、受け台３０の破損を招くおそれがある。
それに対し、本実施形態の製造方法を用いた場合、パンチ３１の樹脂側刃先角度αを９０°よりも大きくして、リードフレームにパンチ３１の刃先を外側から食い込ませて徐々に切断することにより、瞬間的なパンチ３１とリードフレームの接触面積を小さくすることができるので、切断負荷を大幅に低減することができる。
図８は、パンチの樹脂側刃先角度に対する切断荷重の変化を示す図である。同図に示すように、パンチの樹脂側刃先角度が９５°以上の範囲にある場合に、荷重を低減することができる。同図には示されていないが、９５°〜１２０°の範囲で切断荷重を低減しうる効果があることが確認されている。さらに、量産を考慮すると、樹脂側刃先角度は９５°〜１０２°の範囲にある場合に、歩留まりが特に高いという、より好ましい結果が得られた。
また、工程上、パンチ３１の位置が０．１ｍｍ程度ばらつくことにより、パンチ３１と封止体上部１３ａとの間に多少の隙間ができても、パンチ３１の刃先が最初にダムバー２０ｃに接触した時点で、図５（ｂ）に示すようなダムバー２０ｃとリード側方領域１３ｃとが下向きに曲げられる作用によって、封止体上部１３ａの外側面の下端部と受け台３０の刃先との間に剪断面が形成される。したがって、後に破壊屑となるような切り残し部分の発生を確実に防止することができる。本実施形態のごとく、受け台３０の刃先とパンチ３１の刃先との間隔が大きい場合においても、切断の際に安定した剪断面を両刃先間に形成することができる利点がある。
そして、このように切断荷重を半減させることにより、受け台３０の先端部の幅Ｗａを従来の受け台１３０の先端部の幅Ｗｂも半減させることが可能になる。
２．受け台の刃先の平面形状
図９（ａ），（ｂ）は、受け台の刃先の平面形状とリードフレームの形状との関係を説明するための封止体，ダイ及び受け台の部分断面図、及び受け台の平面図である。
図９（ｂ）に示すように、受け台３０の刃先は、リードフレームのインナーリード２０ａに接触する領域では凸部３０ａとなっており、リード側方領域１３ｃと接触する領域では凹部３０ｂとなっている。つまり、受け台３０の刃先は櫛歯状の平面形状を有している。そして、凹部３０ｂにおける刃先幅は０．１ｍｍ程度であり、凸部３０ａにおける刃先幅は０．２ｍｍ以上である。なお、受け台３０の凸部３０ａの外側面と第３２の外側面とは接触している。
このような構造により、ダムバー２０ｃとリード側方領域１３ｃとにより受け台３０の刃先に曲げモーメントが作用しても、受け台３０の曲げモーメントに抗する強度を高く維持することができる。したがって、図５（ａ）に示す刃先幅Ｗａ（凹部３０ｂの刃先幅）を０．１ｍｍとして、破壊屑の発生を防止するための部分打ち抜き工程を行ないつつ、受け台３０の強度を確保して、部分打ち抜き工程における受け台３０の破損を防止することができる。
また、量産化へ結びつけたこの形状を用いることにより、受け台３０を耐磨耗性に優れる超硬合金材料を用いて構成することができた。すなわち、超硬合金材料は硬く耐摩耗性に優れる反面、脆く欠け易い性質を持っており、機械的負荷がかかる部分に適用するには、ある程度の厚みを要する。したがって、図９（ｂ）に示す構造にすることにより、耐磨耗が向上するので、初期の切断寸法の経時変化の安定と部品のライフサイクルを伸ばすことができる。
−その他の特徴部分−
図１０（ａ），（ｂ）は、従来の部分打ち抜き工程で使用される受け台及びダイと封止体との位置関係を示す平面図、及びリード側方領域落下時の状態を示すXb-Xb線における断面図であり、図１０（ｃ），（ｄ）は、本実施形態の部分打ち抜き工程で使用される受け台及びダイと封止体との位置関係を示す平面図、及びリード側方領域落下時の状態を示すXd-Xd線における断面図である。
図１０（ａ），（ｂ）に示すように、従来用いていたダイ１３２のアウターリード１２０ｂやダムバー１２０ｃを支持している刃先部分の間隔は、約０．６９ｍｍであるのに対し、パンチ１３１の幅は０．６７ｍｍであったので、このようなダイ１３２の構造の場合、リード側方領域１０３ｃがダイ１３２の間で詰まりやすく、自然落下がスムーズに行われないおそれがある。
それに対し、図１０（ｃ）に示すように、本実施形態のダイ３２は、リード側方領域１３ｃの下方において、幅が０．６０ｍｍから０．５４ｍｍに低減されている。本実施形態のダイ３２においては、ダイ３２のアウターリード２０ｂやダムバー２０ｃを支持している刃先部分の間隔は、広い所では約０．７３ｍｍで、パンチ３１の幅は０．６９ｍｍである。したがって、図１０（ｄ）に示すように、本実施形態のダイ３２の構造の場合、リード側方領域１３ｃがダイ３２の間に詰まることはほとんどなく、自然落下がスムーズに行われる。
また、リード側方領域１３ｃの落下した部分の側方における樹脂などのバリの発生を抑制することができる。
（第２の実施形態）
本実施形態においては、部分打ち抜き工程におけるリード側方領域の除去に関する工夫ではなく、モールド時におけるモールド金型の構造の工夫による破壊屑の防止対策について説明する。
図１１（ａ），（ｂ）は、第２の実施形態におけるモールド金型の下型のダイキャビティ付近の構造のみを抜き出して示す斜視図、及び平面図である。
図１１（ａ），（ｂ）に示すように、モールド金型の下型５０のダイキャビティ５５の側方には、リードフレームのインナーリード及びダムバーで囲まれる領域を埋めるためのダムブロック５１が設けられている。そして、このダムブロック５１の内側面５１ａは、第１の実施形態において説明した封止体下部１３ｂの先端領域Ｒａの傾斜面Ｆａに対応して傾斜している。
図１２（ａ），（ｂ）は、モールド工程におけるモールド金型及びリードフレームの位置関係を示す部分断面図、及びモールド工程終了直後における封止体の構造を示す部分断面図である。
図１２（ａ）に示すように、リードフレーム２０を下型５０と上型５２との間に挟んで、下型５０のダムブロック５１の外側面５１ｂをリードフレームのダムバー２０ｃに接触させ、ダムブロック５１の内側面５１ａの上端を上型５２の内側面の下端部にほぼ一致させた状態で、樹脂やセラミックのモールドを行なう。
本実施形態では、下型５０のダムブロック５１の形状は、幅方向の寸法はリード間の寸法に対し、０．０６ｍｍ以上狭い寸法を設定する。また、ダムブロック５１の上面の長さは、図１１（ｂ）に示す封止体上部３１ａの外側面からダムバー２０ｃの内側面までの寸法に対し−０．０６ｍｍの長さに設定する。さらに、ダムブロック５１の下面の長さは、ダムバー２０ｃの内側面から封止体上部３１ａのオーバーハング量の４／５だけ内側に入り込んだ部位までの寸法とする。ダムブロック５１の高さは、リードフレーム２０の厚みのマイナス公差値を設定値とする。
図１２（ｂ）に示すように、モールド工程終了後における封止体３１の封止体下部３１ｂの先端領域Ｒａには、ダムブロック５１の内側面５１ａに対応する傾斜面Ｆａ１が形成されるとともに、第１の実施形態において受け台の刃先で受けていた部分に対応する平坦な下面Ｆａ２が形成される。つまり、第１の実施形態における部分打ち抜き工程によって、リード側方領域を除去したときの構造と同じ構造が得られる。
本実施形態においては、封止体３１の構造として、第１の実施形態における部分打ち抜き工程によって、リード側方領域を除去したときの構造と同じ構造が得られる。したがって、レジンやセラミックの破壊屑による不具合を防止することができる。
そして、部分打ち抜き工程では、樹脂やセラミックの切断厚みを薄くすることができるため、受け台の刃先のライフ延長が実現できる。また、部分打ち抜き工程における刃先に加わる負荷が低減できるため、パッケージ欠けの発生を抑えることが可能となる。
上記各実施形態では、封止体が容器状であって内部空間を有するタイプのものについて説明したが、本発明の半導体デバイスは、内部空間がなく、半導体チップや金属細線の周囲もモールド材料によって満たされるタイプのものにも適用することができる。かかる場合にも、破壊屑が製造工程の機器類に付着することによって、半導体デバイスの製造工程で破壊屑による種々の不良を引き起こすことがあるが、本発明を適用することにより、かかる不良を低減することができる。
本発明の半導体パッケージ，その製造方法及び半導体デバイスは、固体撮像素子や受発光素子，メモリ，ロジック等のＬＳＩを搭載した半導体デバイス又はその製造方法として利用することができる。
本発明の第１の実施形態に係る半導体デバイスの構造を示す断面図である。 （ａ），（ｂ）は、第１の実施形態におけるモールド工程が終了した時点における半導体パッケージの構造を示す斜視図及び断面図である。 （ａ），（ｂ）は、第１の実施形態の部分打ち抜き工程で形成された個々の半導体パッケージの斜視図及び断面図である。 第１の実施形態におけるリードベンド工程が終了した時点における半導体パッケージのみを抜き出して示す断面図である。 （ａ），（ｂ）は、それぞれ順に、従来の部分打ち抜き工程において使用される受け台及びパンチの構造、第１の実施形態の部分打ち抜き工程において使用される受け台及びパンチの構造を示す部分断面図である。 （ａ）〜（ｄ）は、それぞれ順に、従来の製造工程における半導体パッケージの部分断面図，リードベンド前の部分裏面図，リードベンド後の部分斜視図，リードベンド後の部分裏面図であり、（ｅ）〜（ｈ）は、それぞれ順に、第１の実施形態の製造工程における半導体パッケージの部分断面図，リードベンド前の部分裏面図，リードベンド後の部分斜視図，リードベンド後の部分裏面図である。 第１の実施形態における封止体のリード側方領域の先端領域下面の幅の適正範囲を説明するための部分断面図である。 第１の実施形態におけるパンチの樹脂側刃先角度に対する切断荷重の変化を示す図である。 （ａ），（ｂ）は、受け台の刃先の平面形状とリードフレームの形状との関係を説明するための封止体，ダイ及び受け台の部分断面図、及び受け台の平面図である。 （ａ），（ｂ）は、従来の部分打ち抜き工程で使用される受け台及びダイと封止体との位置関係を示す平面図、及びリード側方領域落下時の状態を示すXb-Xb線における断面図であり、（ｃ），（ｄ）は、第１の実施形態の部分打ち抜き工程で使用される受け台及びダイと封止体との位置関係を示す平面図、及びリード側方領域落下時の状態を示すXd-Xd線における断面図である。 （ａ），（ｂ）は、第２の実施形態におけるモールド金型の下型のダイキャビティ付近の構造のみを抜き出して示す斜視図、及び平面図である。 （ａ），（ｂ）は、第２の実施形態におけるモールド工程におけるモールド金型及びリードフレームの位置関係を示す部分断面図、及びモールド工程終了直後における封止体の構造を示す部分断面図である。 従来のオーバーハング構造を有する半導体パッケージを備えた光学デバイスの構造を示す断面図である。
符号の説明
１ 半導体デバイス
２ 半導体パッケージ
１１ 半導体チップ
１２ リード
１２ａ インナーリード
１２ｂ アウターリード
１３ 封止体
１３ａ 封止体上部
１３ｂ 封止体下部
１３ｃ リード側方領域
１５ 蓋部材
１７ 金属細線
２０ リードフレーム
２０ａ インナーリード
２０ｂ アウターリード
２０ｃ ダムバー
３０ 受け台
３１ パンチ
３２ ダイ
Ｆａ１ 傾斜面
Ｆａ２ 下面
Ｒａ 先端領域
５０ 下型
５１ ダムブロック
５１ａ 内側面
５１ｂ 外側面
５２ 上型

Claims (8)

  1. 半導体チップと外部機器との間で信号を授受するための複数のリードと、少なくとも上記複数のリードの各一部を封止する封止体とを有する半導体パッケージにおいて、
    上記封止体のうち上記各リード周囲の領域は、
    上記各リードの下面側に位置する封止体下部と、
    上記各リードの上面側に位置し、一部が上記封止体下部よりも外側にオーバーハングしている封止体上部と、
    上記封止体下部と封止体上部との間に設けられ、上記各リード間の隙間を埋めるリード側方領域とに区画され、
    上記各リードは、上記封止体の外側に突出したアウターリードと、上記封止体内に埋設されたインナーリードとを有し、
    上記リード側方領域の外側面は、上記封止体上部の外側面の最下部から下方に向かって内側に傾斜しており、
    上記リード側方領域のうち上記封止体下部から突出した部分の下面の幅は、上記封止体上部のオーバーハング量の１／５〜４／５の範囲にある，半導体パッケージ。
  2. 半導体チップと外部機器との間で信号を授受するための複数のリードと、少なくとも上記複数のリードの各一部を封止する封止体とを有する半導体パッケージにおいて、
    上記封止体のうち上記各リード周囲の領域は、
    上記各リードの下面側に位置する封止体下部と、
    上記各リードの上面側に位置し、一部が上記封止体下部よりも外側にオーバーハングしている封止体上部と、
    上記封止体下部と封止体上部との間に設けられ、上記各リード間の隙間を埋めるリード側方領域とに区画され、
    上記各リードは、上記封止体の外側に突出したアウターリードと、上記封止体内に埋設されたインナーリードとを有し、
    上記リード側方領域の外側面は、上記封止体上部の外側面の最下部から下方に向かって内側に傾斜しており、
    上記リード側方領域は、上記アウターリードの曲げられる領域には接触していない，半導体パッケージ。
  3. 半導体チップと、半導体チップと外部機器との間で信号を授受するための複数のリードと、上記半導体デバイスの一部と上記各リードとを電気的に接続する接続部材と、少なくとも上記複数のリードの各一部を封止する封止体とを有する半導体デバイスにおいて、
    上記封止体のうち上記各リード周囲の領域は、
    上記各リードの下面側に位置する封止体下部と、
    上記各リードの上面側に位置し、一部が上記封止体下部よりも外側にオーバーハングしている封止体上部と、
    上記封止体下部と封止体上部との間に設けられ、上記リード間の隙間を埋めるリード側方領域とに区画され、
    上記各リードは、上記封止体の外側に突出し先端部が曲げられたアウターリードと、上記封止体内に埋設されたインナーリードとを有し、
    上記リード側方領域の外側面は、上記封止体上部の外側面の最下部から下方に向かって内側に傾斜しており、
    上記リード側方領域のうち上記封止体下部から突出した部分の下面の幅は、上記封止体上部のオーバーハング量の１／５〜４／５の範囲にある，半導体パッケージ。
  4. 半導体チップと、半導体チップと外部機器との間で信号を授受するための複数のリードと、上記半導体デバイスの一部と上記各リードとを電気的に接続する接続部材と、少なくとも上記複数のリードの各一部を封止する封止体とを有する半導体デバイスにおいて、
    上記封止体のうち上記各リード周囲の領域は、
    上記各リードの下面側に位置する封止体下部と、
    上記各リードの上面側に位置し、一部が上記封止体下部よりも外側にオーバーハングしている封止体上部と、
    上記封止体下部と封止体上部との間に設けられ、上記リード間の隙間を埋めるリード側方領域とに区画され、
    上記各リードは、上記封止体の外側に突出し先端部が曲げられたアウターリードと、上記封止体内に埋設されたインナーリードとを有し、
    上記リード側方領域の外側面は、上記封止体上部の外側面の最下部から下方に向かって内側に傾斜しており、
    上記リード側方領域は、上記アウターリードの曲げられた領域には接触していない，半導体パッケージ。
  5. フレーム本体と、基端がフレーム本体に接続され先端が半導体チップ設置領域に対峙する複数のリードと、上記複数のリードを上記基端と先端との間の部位で互いに接続するダムバーとを有するリードフレームを準備する工程（ａ）と、
    モールド材料により、少なくとも上記複数のリードの先端と基端との間の各部分を上記ダムバーよりも先端側でモールドして、上記各リード周囲の領域が、上記各リードの下面側に位置する封止体下部と、上記各リードの上面側に位置して、一部が上記封止体下部よりも外側にオーバーハングしている封止体上部と、上各記リード間の隙間を埋めるリード側方領域とに区画される封止体を形成する工程（ｂ）と、
    上記封止体上部のオーバーハング量よりも小さい刃先幅を有する受け台と、上記リードの上記封止体よりも外側の部分を支持するダイと、上記ダムバー及び上記封止体の上記リード側方領域の上方に配置されるパンチとを用いて、上記ダムバーと上記リード側方領域とを打ち抜くことにより、上記リード側方領域のうち上記封止体下部から突出した部分の下面の幅を、上記封止体上部のオーバーハング量の１／５〜４／５の範囲にする工程（ｃ）と
    を含む半導体パッケージの製造方法。
  6. 請求項５記載の半導体パッケージの製造方法において、
    上記工程（ｃ）では、上記パンチとして、上記封止体の上記リード側方領域側の刃先角度が９５°〜１２０°の範囲にあるパンチを用いる，半導体パッケージの製造方法。
  7. 請求項５又は６記載の半導体パッケージの製造方法において、
    上記工程（ｃ）では、上記受け台として、刃先の平面形状が上記封止体の上記リード側方領域に接触しない部分では上記ダムバー側に突出した櫛歯状である受け台を用いる，半導体パッケージの製造方法。
  8. フレーム本体と、基端がフレーム本体に接続され先端が半導体チップ設置領域に対峙する複数のリードと、上記複数のリードを上記基端と先端との間の部位で互いに接続するダムバーとを有するリードフレームを準備する工程（ａ）と、
    上記ダムバーに接する外側面と上方に向かって外側に傾斜する内側面とを有する凸部が設けられた下型と、該下型との間で上記リードフレームを挟む上型とを用いて、モールド材料により、少なくとも上記複数のリードの先端と基端との間の各部分を上記ダムバーよりも先端側でモールドする工程（ｂ）と、
    上記リードの上記封止体よりも外側の部分を支持するダイと、上記ダムバー及び上記封止体の上記リード側方領域の上方に配置されるパンチとを用いて、上記ダムバーを打ち抜く工程（ｃ）とを含み、
    上記工程（ｂ）では、上記リード周囲の領域が、上記各リードの下面側に位置する封止体下部と、上記各リードの上面側に位置し、一部が上記封止体下部よりも外側にオーバーハングしている封止体上部と、上記封止体上部のオーバーハング部の下方において各リード間の隙間を埋めるとともに、外側面が上記封止体上部の外側面の下端部から下方に向かって内側に傾斜するリード側方領域とに区画される封止体を形成する，半導体パッケージの製造方法。
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JP4473674B2 (ja) * 2004-08-06 2010-06-02 パナソニック株式会社 半導体パッケージ及びその製造方法
JP2008124097A (ja) * 2006-11-09 2008-05-29 Shinko Electric Ind Co Ltd 半導体装置用パッケージ及びその作製方法
KR101705700B1 (ko) * 2010-07-01 2017-02-10 엘지이노텍 주식회사 발광 소자
CN102456806A (zh) * 2010-10-26 2012-05-16 展晶科技(深圳)有限公司 发光二极管封装结构
US8487426B2 (en) * 2011-03-15 2013-07-16 Advanced Semiconductor Engineering, Inc. Semiconductor package with embedded die and manufacturing methods thereof
JP5885690B2 (ja) 2012-04-27 2016-03-15 キヤノン株式会社 電子部品および電子機器
JP6296687B2 (ja) 2012-04-27 2018-03-20 キヤノン株式会社 電子部品、電子モジュールおよびこれらの製造方法。
JP2013243340A (ja) * 2012-04-27 2013-12-05 Canon Inc 電子部品、実装部材、電子機器およびこれらの製造方法
JP2014207261A (ja) * 2013-04-10 2014-10-30 株式会社デンソー 半導体装置及びその製造方法
JP2015038920A (ja) * 2013-08-19 2015-02-26 ソニー株式会社 撮像装置および電子機器
US20230298980A1 (en) * 2020-06-29 2023-09-21 Kyocera Corporation Electronic element housing package, electronic device, and electronic module
US12002780B2 (en) * 2020-11-12 2024-06-04 Taiwan Semiconductor Manufacturing Company Ltd. Package structure including a base and a lid disposed over the base and method of forming the package structure
JP2023132777A (ja) * 2022-03-11 2023-09-22 キオクシア株式会社 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06120375A (ja) 1992-10-06 1994-04-28 Sony Corp 半導体装置とその製造方法
JPH0722542A (ja) 1993-06-29 1995-01-24 Hitachi Ltd 半導体装置および半導体装置の実装構造
JPH07193095A (ja) 1993-12-27 1995-07-28 Hitachi Ltd リード間のはみ出しレジン除去方法
JP2002094035A (ja) 2000-09-14 2002-03-29 Shinko Electric Ind Co Ltd 光透過用キャップ及びその製造方法
JP2003017643A (ja) 2001-06-28 2003-01-17 Hitachi Ltd 半導体装置の製造方法および切断装置
JP2003197827A (ja) * 2001-12-25 2003-07-11 Toshiba Corp 半導体装置およびその製造方法
JP3888228B2 (ja) * 2002-05-17 2007-02-28 株式会社デンソー センサ装置
JP4473674B2 (ja) * 2004-08-06 2010-06-02 パナソニック株式会社 半導体パッケージ及びその製造方法

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