JP4464104B2

JP4464104B2 - マイクロ波集積回路

Info

Publication number: JP4464104B2
Application number: JP2003358940A
Authority: JP
Inventors: 吾朗吉田
Original assignee: Japan Radio Co Ltd
Current assignee: Japan Radio Co Ltd
Priority date: 2003-10-20
Filing date: 2003-10-20
Publication date: 2010-05-19
Anticipated expiration: 2023-10-20
Also published as: JP2005123498A

Description

本発明は、実装基板に対しフェースアップ実装されるコプレナ線路型のマイクロ波集積回路に関する。

従来のマイクロ波集積回路は、マイクロストリップ線路を用いた構成が主流であった。一方、近年、コプレナ線路を用いたマイクロ波集積回路が提案されている。コプレナ線路型のマイクロ波集積回路は、回路基板上面に高周波グランド（接地導体）を備えているため、接地をとるためのバイアホールが不要となり、基板の薄化の必要もない。また、回路面積が小さいため、集積度を高くすることが容易である。このため、コプレナ線路型マイクロ波集積回路は、マイクロ波およびミリ波無線装置などの低廉化のために、その利用が拡大している。特に、一の半導体基板の上に能動素子、受動素子が集積されたモノリシックマイクロ波集積回路（以下、「ＭＭＩＣ」という）に多用されている。

従来のコプレナ線路型ＭＭＩＣについて図１を用いて説明する。図１は、コプレナ線路型ＭＭＩＣ１０をフェースアップ実装した場合の一例を示す図である。ＭＭＩＣ１０およびアルミナ基板１２は、導電性接着剤、または、金錫のロウ付けにより、実装基板であるコバール製キャリア１４に取り付けられる。

ＭＭＩＣ１０の上面には、電界効果トランジスタ（以下、「ＦＥＴ」という）などの能動素子と、コプレナ線路２０や抵抗などの受動素子が設けられている。これら複数の能動素子および受動素子により所望の特性の回路が構成される。なお、図１においては、簡略化のためコプレナ線路２０のみを図示している。

コプレナ線路２０は、中心導体２４とその両側の表面接地導体２２とから構成される。また、両側の接地導体間は、エアブリッジ２６で接続され、等電位に保たれている。これは、両接地導体間で電位が等しくない場合に生じるスロット線路モードを防止するためである。

一方、アルミナ基板１２の上面には、マイクロストリップ線路４０の中心導体４２とグランドパッド４４とが形成されている。グランドパッド４４は、マイクロストリップ線路４０の中心導体４２の両側に設けられ、ビアホールによりキャリア１４（床接地導体に相当）と接続されている。

ＭＭＩＣ１０への高周波信号の入出力は、アルミナ基板１２上に形成されたマイクロストリップ線路４０とＭＭＩＣ１０のコプレナ線路２０とを接続することにより達成される。具体的には、両線路２０，４０の中心導体２４，４２間および表面接地導体２２−グランドパッド４４間をボンディングワイヤ５０で接続している。

特許第３０５１４３０号公報

この実装方法によれば、通常使用される数ｍｍ角のチップの場合、１０数ＧＨｚの周波数帯まで良好な接続ができる。したがって、ＭＭＩＣ１０の特性は劣化しない。しかし、準ミリ波からミリ波の周波数帯においては、コプレナ型ＭＭＩＣ１０にマイクロストリップアンテナの共振が生じる場合があり、回路動作が不安定となる。

このマイクロストリップアンテナの共振について説明する。コプレナ型ＭＭＩＣ１０において、表面接地導体２２は、エアブリッジ２６により接続されている。したがって、キャリア１４（床接地導体）と表面接地導体２２との間で平行平板モードが伝播可能となる。このとき、回路基板２８の一辺の長さａと共振周波数ｆｒとの間には、（１）式のような関係が成り立つ。

ここで、ｃは光速、εｒは回路基板の比誘電率である。ＧａＡｓ基板の場合は、εｒ＝１２．６となる。この（１）式を変形すると、（２）式のようになる。

（２）式から明らかなように、使用周波数ｆが、ｆｒとなった場合、マイクロストリップアンテナの共振が生じる。例えば、周波数３０ＧＨｚの場合は、回路基板２８の一辺の長さａが約１．４ｍｍを超えると共振現象が発生する可能性がある。このマイクロストリップアンテナの共振は、回路特性を著しく劣化する恐れがある。

この問題を低減させる方法として、図２に示すように表面接地導体２２の周囲とキャリア１４とをボンディングワイヤ５２で接続する方法がある。これにより、回路基板上の表面接地導体２２とキャリア１４の接地面との電位を揃えることができる。

しかし、この場合、ボンディングワイヤ５２が擬似的に電気壁（誘電体壁）となる。そのため、回路基板２８の底面、表面接地導体２２、および、ボンディングワイヤ５２で囲まれる領域で擬似的に誘電体挿荷導波管が形成される。

図２において、ボンディングワイヤ５２が回路基板２８の側面に沿って隙間無く設けられていると仮定した場合、回路基板２８の底面、表面接地導体２２、および、ボンディングワイヤ５２は、矩形の誘電体挿荷導波管として機能する（図３参照）。このとき、最低次のＴＥ０１モードの遮蔽周波数ｆｃは（３）式で与えられる。また、この（３）式から算出される遮蔽周波数ｆｃと一辺の長さａとの関係を図４に示す。

つまり、使用周波数帯が遮断周波数ｆｃより高い場合、回路基板２８内に導波管モードが伝播することとなる。このため、回路基板２８の他辺の長さｂが導波管モードの１／２波長に一致した場合、急峻な共振現象を生じる。これは、一般には、空洞共振器として知られている。

（２）式と（３）式から明らかなように、マイクロストリップアンテナの共振周波数ｆｒと導波管の遮断周波数ｆｃは同一の関係式で与えられる。つまり、図２に示すように多数のボンディングワイヤ５２で表面接地導体２２を接地しても本質的な問題を解決することはできない。もちろん、実際には、多少の共振周波数ｆｒの変化が生じるため、狭帯域の回路では共振周波数ｆｒを帯域外にずらすことができ、帯域内特性劣化を回避できる。しかし、回路基板の寸法が半波長程度となる周波数を含む帯域幅の回路では、共振現象という問題が避けられなかった。

特許文献１には、この問題を解決するために、表面接地導体２２とキャリア１４との間に、高周波用のＱダンプ回路を挿入接続したマイクロ波集積回路が開示されている。Ｑダンプ回路としては、表面接地導体から床グランドに抵抗器を接続したものなどが挙げられる。このマイクロ波集積回路では、Ｑダンプ回路がマイクロストリップモードの電界に対して、減衰回路あるいは吸収回路として動作する。そして、表面接地導体とキャリアとの間隙を伝播してきたマイクロストリップモードのマイクロ波は、このＱダンプ回路で終端されるので、表面接地導体での反射が抑制され、定在波抑制して共振現象を抑圧することができる。

しかしながら、この方法は、マイクロ波回路を形成後、抵抗器を新たに接続しなければならず、回路全体の製造工程が煩雑となる問題があった。

そこで、本発明は、より簡易に、広帯域で良好な周波数特性を得ることができるマイクロ波集積回路を提供することを目的とする。

本発明のマイクロ波集積回路は、少なくともコプレナ線路を含む１つ以上の受動素子が回路基板上に設けられたマイクロ波集積回路であって、床接地導体を備えた実装基板に対しフェースアップ実装されるマイクロ波集積回路において、回路基板の表面の一部に電波吸収体が設けられ、電波吸収体は、回路基板の上面であって、１以上の受動素子の下側に設けられ、電波吸収体は、回路基板の上面であって、コプレナ線路を構成する表面接地導体の下側に設けられる、ことを特徴とする。他の本発明のマイクロ波集積回路は、少なくともコプレナ線路を含む１つ以上の受動素子が回路基板上に設けられたマイクロ波集積回路であって、床接地導体を備えた実装基板に対しフェースアップ実装されるマイクロ波集積回路において、回路基板の表面の一部に電波吸収体が設けられ、電波吸収体は、回路基板の上面であって、１以上の受動素子の下側に設けられ、電波吸収体は、回路基板の上面であって、回路基板の上に設けられる容量の下側に設けられる、ことを特徴とする。他の本発明のマイクロ波集積回路は、少なくともコプレナ線路を含む１つ以上の受動素子が回路基板上に設けられたマイクロ波集積回路であって、床接地導体を備えた実装基板に対しフェースアップ実装されるマイクロ波集積回路において、回路基板の表面の一部に電波吸収体が設けられ、電波吸収体は、回路基板の上面であって、１以上の受動素子の下側に設けられ、電波吸収体は、上方から見た場合に、受動素子のエッジを跨がない位置および大きさである、ことを特徴とする。

好適な形態では、回路基板の底面の少なくとも一部に電波吸収体が設けられている。

本発明によれば、電波吸収体が、マイクロ波集積回路の回路基板内部に発生する平行平板モードや導波管モードの電界を減衰あるいは吸収する。したがって、共振現象が抑圧され、より簡易に、広帯域でも良好な周波数特性を有するマイクロ波集積回路を得ることができる。

以下、図面に基づいて本発明の実施の形態について説明する。

図５に、本発明の実施の形態であるＭＭＩＣ１０の上面図を、図６に図５におけるＡ−Ａ断面図を示す。なお、図１に示す従来のＭＭＩＣと同様の構成については同一符号を付し、説明を簡略化する。

ＭＭＩＣ１０は、回路基板２８の上面にコプレナ線路２０の他、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａ）容量３０、ＦＥＴ３２などが形成されている。

コプレナ線路２０は、回路素子であるＦＥＴ３２やＭＩＭ容量３０等に導通する中心導体２４と表面接地導体２２とから構成される。表面接地導体２２は、中心導体２４の両側に設けられている。また、ＭＩＭ容量３０は、金属−容量絶縁膜−金属構造の容量であり、回路基板の上面に設けられた下層配線３４、絶縁膜３２、上層配線３６により形成される。

回路基板は、例えばＧａＡｓ基板などを用いることができる。この際、回路基板を薄化する必要は無い。これは、コプレナ線路が回路基板の厚みに依存しないためである。したがって、回路基板は、市販のウェハ厚、例えば、６００μｍのままで使用できる。本実施の形態では、この回路基板２８の底面全面に、抵抗体６０を設けている。この抵抗体６０を設けることにより、高周波帯域における共振現象を抑圧することができる。この共振現象の抑圧について説明する。

上述したように、ＭＭＩＣ１０は、平行平板モードまたは導波管モードが伝播可能となり、回路基板２８の内部に電界が発生する。その際、使用周波数ｆと一辺の長さａとが所定の関係を満たす場合、共振現象が発生する。

例えば、導波管モードが伝播可能な場合、すなわち、表面接地導体２２の側周とキャリア（床接地導体）１４とをボンディングワイヤ５２により接続した場合について図７、図８を用いて説明する。図７は導波管ＴＥ０１モードにおける回路基板内の電界分布の概念図であり、図８は伝送特性を示す図である。

表面接地導体２２の側周とキャリアとをボンディングワイヤにより接続した場合、ボンディングワイヤやキャリアが、電気壁（擬似誘電体）となり、導波管モードが伝播可能となる（図７参照）。このとき、抵抗体６０が無いと、導波管モードの回路基板２８内部は、図７において破線で示すような全体的に高い電界分布６６が発生する。そして、使用周波数ｆと回路基板２８の一辺の長さとが所定の関係を満たすと共振現象が発生する。したがって、抵抗体６０を設けない場合、伝送特性６８は、図７（Ａ）に示すように、所定の周波数において、共振現象による急激なピーク（共振点）６８ａが生じることとなる。このようなピーク６８ａは、周波数特性を著しく劣化させる。

一方、回路基板２８の底面に抵抗体６０を設けると、この抵抗体６０は、電界を減衰あるいは吸収する効果を発揮する。すなわち、抵抗体６０は、電波吸収体として機能し、回路基板２８内に生じる電界を吸収する。そのため、図７において実線で示すように電界分布６４は全体的に減衰される。また、伝送特性６８は、図８（Ｂ）に示すように共振点を生じない、良好なものとなる。

もちろん、この抵抗体６０による電界吸収または減衰効果は、導波管モードに限るものではなく、平行平板モードによる電界にも有効である。したがって、回路基板２８の底面に電波吸収体として抵抗体を設けることにより、広帯域において共振現象を抑圧することができる。そして、広帯域において良好な周波数特性を得ることができる。

なお、本実施の形態では、抵抗体を用いているが、電波吸収するものであれば、抵抗体でなくてもよい。また、抵抗体は、底面全面に設けられることが望ましいが、底面の一部にのみ設けられるものであってもよい。

次に、このＭＭＩＣ１０の製造方法ついて説明する。図９に半導体プロセス工程のフロー図を示す。ここでは特にイオン注入型ＭＥＳＦＥＴ半導体プロセス工程による製造方法を示している。ＭＥＳＦＥＴ半導体プロセス工程は、基板（ウェハ）にイオンを打ち込み、その後の熱処理（活性化アニール）により半導体を形成するものである。

イオン注入工程では、まず、ｎ層イオン注入を行う（Ｓ１４）。これはＦＥＴの活性層を形成するためのイオン注入である。次に、Ｒ層イオン注入が行われる（Ｓ１６）。これは、高抵抗（〜８００Ω／シート）の抵抗素子を形成するイオン注入である。さらに、ｎ＋層イオン注入を行う（Ｓ１８）。これは、電極とオーミック接合部分および低抵抗（〜１８０Ω／シート）の抵抗体を形成するイオン注入である。

本実施の形態では、この後、さらに、基板（ウェハ）の裏面に高濃度のイオン注入を行う（Ｓ２０）。この裏面へのイオン注入は基板（ウェハ）全面に行う。したがって、素子形成のためのイオン注入と異なり、マスクやレジスト塗布工程を必要としない。したがって、短時間の工程で実施することができる。この裏面全面へのイオン注入を行うことにより、電波吸収体として機能する抵抗体が形成できる。

この後は、通常の半導体プロセス工程と同様に、熱処理に耐え得るアニールキャップ膜を基板表裏に成膜する（Ｓ２２）。そして、ゲート形成後、活性化アニールという熱処理を行い、ＦＥＴ能動層、高抵抗、低抵抗と同時に基板裏面全面に抵抗体を形成する（Ｓ２４〜Ｓ３６）。

この説明で明らかなように、回路基板２８の底面に抵抗体６０を有するＭＭＩＣは、通常の半導体プロセス工程に裏面イオン注入という簡単な工程を追加するだけで製造できる。この裏面イオン注入は、新たなマスクなどを必要としないため、きわめて簡易に行うことができる。つまり、抵抗体６０は簡易に形成することができる。言いかえれば、新たなマスク形成や回路製造後のボンディングなどをしなくても、簡易に共振現象を抑制できるマイクロ波集積回路を得ることができる。

以上、説明したように本実施の形態によれば、半導体プロセス工程に大きな変更を行わず、所望の抵抗体を形成することが可能であり、この抵抗体によりマイクロ波集積回路の上面の金属面（表面接地導体）と実装基板の床接地導体との間に生じる電界を減衰させ、これによって生じる共振現象を抑圧することが可能である。したがって、本発明は、コプレナ線路型のマイクロ波集積回路をパッケージその他に実装する場合に高集積度に伴う超小型の特徴を損なうことなく、広帯域で良好な周波数特性を有するマイクロ波機器を実現することができる。

なお、説明した実施の形態はＭＭＩＣであったが、１つ以上の受動素子が形成されたコプレナ線路型マイクロ波集積回路であればＭＭＩＣに限らない。また、容量は、ＭＩＭ構造のものに限らず、他の構造の容量でもよい。さらに、抵抗体の形成は、イオン注入型ＭＥＳＦＥＴプロセス工程を利用するものの他、ＨＥＭＴやＨＢＴのプロセスを利用してもよい。

次に他の実施の形態について図１０、図１１を用いて説明する。図１０は、他の実施の形態であるコプレナ線路型ＭＭＩＣ１０の上面図、図１１はそのＡ−Ａ断面図である。本実施の形態は、特に、回路基板２８を薄化する場合に有効なものである。

コプレナ線路型ＭＭＩＣにおいては、マイクロストリップ線路型ＭＭＩＣと異なり、回路基板厚により線路の特性インピーダンスに影響を与えることがない。そのため、基板の薄化工程を必要とせず、一般には市販ウェハ厚の６００μｍのまま使用されることが多い。しかし、接続基板（図１におけるアルミナ基板１２など）との高さのギャップを少なくするためや、チップパッケージの高さを少しでも薄くする要求から基板厚を薄くすることがある。この場合、半導体プロセスのプロセスアウト後にウェハ裏面研削を行い、基板厚を２００から３００μｍに薄く加工する。このようなウェハ裏面研削を行うと、ウェハ裏面に形成した抵抗体は消失してしまう。

そこで、このような場合には、回路基板２８の上面に抵抗体７０，７２を設ける。第１抵抗体７０は、回路基板２８の上面であって、表面接地導体２２の下側に形成される。このとき、分布定数線路に接する表面接地導体２２の端面（エッジ）にはコプレナ線路２０の電磁界の回りこみがある。したがって、第１抵抗体７０を端面まで形成することは好ましくない。端面から少なくとも１０μｍ内側の表面接地導体の下部に第１抵抗体を形成することが望ましい。

また、第２抵抗体７２は、回路基板２８の上面であって、ＭＩＭ容量３０を形成する下層配線３４の下側に形成される。また、第２抵抗体７２の場合も同様に電磁界の回りこみによる回路損失の防止のため、ＭＩＭ容量３０の下層配線３４の内面から少なくとも１０μｍ内側の下部に第２抵抗体７２を形成することが望ましい。すなわち、抵抗体は７０，７２は、上面から見た場合に、表面接地導体および容量のエッジを跨がないように、その内側に形成される。

このように、回路基板２８の上面であって表面接地導体２２およびＭＩＭ容量３０の下部に抵抗体７０，７２を形成すると、回路基板底面に抵抗体を設けた場合と同様の効果を得ることができる。すなわち、電波吸収体である抵抗体７０，７２が平行平板モードまたは導波管モードにより生じた電界を吸収または減衰させる。そして、これにより、共振現象を抑制し、良好な周波数特性を得ることができる。

特に、共振現象が問題となる１０ＧＨｚ帯以上のコプレナ線路型ＭＭＩＣにおいては、分布定数線路の表面接地導体２２とＭＩＭ容量３０とで、回路基板２８の表面積の大半を占める。したがって、表面接地導体２２やＭＩＭ容量３０の下に抵抗体７０，７２を形成した場合、裏面に抵抗体６０（図６参照）を形成した場合に近い電界吸収効果を発揮し、共振現象を低減する効果が得られる。

なお、本実施の形態では、表面接地導体２２およびＭＩＭ容量３０のいずれの下部にも抵抗体を形成したが、いずれか一方の下部にのみ抵抗体を形成してもよい。また、これら上面の抵抗体７０，７２と併せて、さらに、回路基板２８の底面にも抵抗体６０を設けてもよい。

次に、この回路基板２８の上面の抵抗体７０，７２の形成方法について図１２を用いて説明する。図１２は、本実施の形態におけるＭＭＩＣ１０の製造工程のフロー図である。

第１抵抗体７０および第２抵抗体７２は、通常工程のｎ＋層イオン注入（Ｓ１８）の際に、抵抗形成用のマスクを用いることにより形成できる。すなわち、ｎ＋層イオン注入は、電極とのオーミック接合部分、および、低抵抗（〜１８０Ω／シート）の抵抗体を形成するイオン注入である。このイオン注入の際に、抵抗体７０，７２を形成したい場所に開口を設けたマスク、すなわち、表面接地導体およびＭＩＭ容量の位置に開口を設けたマスクを用いる。

そして、このｎ＋層イオン注入におけるマスク以外は、全て、従来からのプロセスで製造することにより、第１抵抗体７０および第２抵抗体７２を形成できる。言い換えれば、従来からの半導体プロセス工程に大きな変更を与えることなく、共振現象を抑制できるマイクロ波集積回路を得ることができる。そして、これにより、簡易に良好な周波数特性のマイクロ波集積回路を得ることができる。

従来のＭＭＩＣをフェースアップ実装した場合の一例を示す図である。従来のＭＭＩＣをフェースアップ実装した場合の他の例を示す図である。図２のＡ−Ａ断面図である。遮蔽周波数ｆｃと一辺の長さａとの関係を示す図である。本発明の実施の形態であるＭＭＩＣの上面図である。図５のＡ−Ａ断面図である。導波管モードにおける回路基板内の電界分布の概念図である。伝送特性を示す図である。ＭＭＩＣの製造プロセスのフロー図である。他の実施の形態であるＭＭＩＣの上面図である。図１０のＡ−Ａ断面図である。他のＭＭＩＣの製造プロセスのフロー図である。

符号の説明

２０コプレナ線路、２２表面接地導体、２４中心導体、２６エアブリッジ、２８回路基板、３０ＭＩＭ容量、６０，７０，７２抵抗体。

Claims

少なくともコプレナ線路を含む１つ以上の受動素子が回路基板上に設けられたマイクロ波集積回路であって、床接地導体を備えた実装基板に対しフェースアップ実装されるマイクロ波集積回路において、
回路基板の表面の一部に電波吸収体が設けられ、
電波吸収体は、回路基板の上面であって、１以上の受動素子の下側に設けられ、
電波吸収体は、回路基板の上面であって、コプレナ線路を構成する表面接地導体の下側に設けられる、
ことを特徴とするマイクロ波集積回路。
少なくともコプレナ線路を含む１つ以上の受動素子が回路基板上に設けられたマイクロ波集積回路であって、床接地導体を備えた実装基板に対しフェースアップ実装されるマイクロ波集積回路において、
回路基板の表面の一部に電波吸収体が設けられ、
電波吸収体は、回路基板の上面であって、１以上の受動素子の下側に設けられ、
電波吸収体は、回路基板の上面であって、回路基板の上に設けられる容量の下側に設けられる、
ことを特徴とするマイクロ波集積回路。
少なくともコプレナ線路を含む１つ以上の受動素子が回路基板上に設けられたマイクロ波集積回路であって、床接地導体を備えた実装基板に対しフェースアップ実装されるマイクロ波集積回路において、
回路基板の表面の一部に電波吸収体が設けられ、
電波吸収体は、回路基板の上面であって、１以上の受動素子の下側に設けられ、
電波吸収体は、上方から見た場合に、受動素子のエッジを跨がない位置および大きさである、
ことを特徴とするマイクロ波集積回路。