JP4234243B2 - 入力バッファを備える半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明の半導体装置に関するものであり、より詳しくは、データ入力バッファに対する信号スキューを減らすための半導体装置に関するものである。
【０００２】
【従来の技術】
高速の同期動作（ｓｙｎｃｈｒｏｎｏｕｓ ｏｐｅｒａｔｉｏｎ）を具現する半導体装置、特に半導体メモリ装置において、セットアップ／ホールド時間（ｓｅｔｕｐ／ｈｏｌｄ ｔｉｍｅ）及び制御の重要性は、増加されつつある。それにもかかわらず、回路的な技術によってセットアップ／ホルド時間及び制御を満足させることは限界に達している。
【０００３】
【発明が解決しようとする課題】
従って、本発明の目的は、入力データのセットアップ／ホルド時間のマージンを向上させることができる半導体装置を提供することである。
【０００４】
【課題を解決するための手段】
上述のような目的を達成するための本発明の１特徴によると、複数の入出力パッドと、入出力パッドに各々対応し、クロック信号に同期された外部信号を各々受けるための複数の入力バッファを含み、入力バッファは、入出力パッドに配列間隙に関係なしに相互隣接して配列されて入力バッファに対するクロック信号のスキューが最小化される。
【０００５】
この望ましい実施形態において、入出力パッドの配列間隙によって配列される出力バッファをさらに含む。
【０００６】
この望ましい実施形態において、相互隣接して配列された入力バッファと対応する入出力パッドを電気的に連結するための複数の伝送ラインとをさらに含み、各伝送ラインは対応する入出力パッドを通して提供される外部データの遅延時間が一致するように同一の長さである。
【０００７】
このような装置によって、データ入力バッファを相互隣接して配列することによってバッファに対する信号のスキューが最小化できる。
【０００８】
【発明の実施の形態】
以下、本発明の実施形態による図１から図３までに基づいて、詳細に説明する。
【０００９】
図２を参照すると、本発明の新規した半導体メモリ装置において、入力バッファ３０−３８は、対応する入出力バッファパッド１０−１８の配列間隙に関係なしに相互隣接して配列される。従って、入力バッファ３０−３８に対する信号（例えば、制御信号及びクロック信号等）のスキュー（ｓｋｅｗ）が最小化される。その結果、入力データのセットアップ／ホールド時間のマージンが向上されるだけではなく、入力バッファ３０−３８の制御が容易である。
【００１０】
図１は、関連技術による半導体装置のデータ入出力バッファの配列を示すレイアウトである。図１を参照すると、半導体装置は、５つの入出力パッド１０、１２、１４、１６、１８と、５つのデータ出力バッファ２０・２２・２４・２６・２８と、そして５つのデータ入力バッファ３０・３２・３４・３６・３８とを含む。
【００１１】
高速同期型半導体メモリ装置において、データ入力バッファ及びデータ出力バッファは対応する入出力パッドを通してデータを入出力するため、図１に図示されたように、入出力バッファ２０−２８及び３０−３８は、パッド１０−１８の配列間隙によって配列される。
【００１２】
このような場合、第１入出力パッド１０に対応するデータ入出力バッファ３０と第５入出力パッド１８に対応するデータ入力バッファ３８に対するクロック／制御信号ＣＬＫ／ＣＴＬのスキューは、信号を伝送するための伝送ライン４０・４２の長さに比例的に増加される。それによって、バッファ２０から２８まで及び３０−３８のセットアップ／ホルド時間のマージンが減少し、バッファの制御も容易ではない。
【００１３】
前述された関連技術の問題点を改善するための本発明の望ましい実施形態による半導体装置のデータ入出力バッファの配列を示すレイアウトが図２に図示されている。図３は、本発明及び関連技術による入力バッファに対する信号のスキュー程度を示す断面図である。図２において、図１の構成要素と同一の機能を有する構成要素に対して同一の符号を併記する。
【００１４】
図２を参照すると、本発明の半導体装置は、入出力パッド１０−１８、入力及び出力バッファ２０−２８及び３０−３８を含む。データ出力バッファ２０−２８は、関連技術のように、入出力パッド１０−１８の配列間隙によって配列される。反面、本発明によるデータ入力バッファ３０−３８は、相互隣接して配列されている。
【００１５】
本発明による入力バッファ３０−３８の配列によると、信号ＣＬＫ及びＣＴＬを伝送するための伝送ライン４０’・４２’の長さが図１の関連技術による伝送ライン４０・４２の長さの割に相対的に短くなる。その結果、本発明の半導体装置でデータ入力バッファ３０−３８に対する信号ＣＬＫ及びＣＴＬのスキューが最小化されることができる。
【００１６】
そして相互隣接して配列された入力バッファ３０−３８と対応する入出力パッド１０−１８を電気的に連結するための伝送ライン４４、４６、４８、５０、そして５２は、対応する入出力パッド１０−１８を通して提供される外部データの遅延時間が一致されるように同一の長さを有する。例えば、伝送ライン４４−５２のうち、一番長い伝送ラインを基準として、余りの伝送ラインはそれと同一に設定される。結果的に、外部から印加される外部データ間スキューが除去できる。
【００１７】
図３に図示されたように、クロック信号ＣＬＫが各データ入力バッファに提供されるとき、入出力パッドの配列間隙によって配列される場合と、相互隣接して配列された場合において、後者が前者の割に相対的に小さいスキューが誘発されることが分かる。入力バッファを隣接に配列することによって、バッファの間の空間が減少したことに比例して伝送ラインの長さも減少する。結局、減少された伝送ラインの遅延時間ほど、入力バッファ３０−３８に対するセットアップ／ホルド時間のマージンを向上させることができ、データ入力バッファに対する制御も容易である。
【００１８】
以上のように、本発明による回路の構成及び動作を前述及び図面によって図示したが、これらは例を挙げて説明したに過ぎず、本発明の技術的な思想及び範囲を外れない範囲内で多様な変化及び変更が可能である。
【００１９】
【発明の効果】
データ入力バッファを相互隣接して配列することによってバッファに対する信号スキューが最小化できる。それによって、入力データのセットアップ／ホルドマージンが向上された。
【図面の簡単な説明】
【図１】 関連技術による半導体装置のデータ入出力バッファの配列を示すレイアウトである。
【図２】 本発明による半導体装置のデータ入出力バッファの配列を示すレイアウトである。
【図３】 本発明及び関連技術のよるデータ入力バッファの間、信号のスキューを示す図面である。
【符号の説明】
１０、１２、１４、１６、１８：入出力パッド
２０、２２、２４、２６、２８：データ出力バッファ
３０、３２、３４、３６、３８：データ入力バッファ
４０−５４：伝送ライン
【発明の属する技術分野】
本発明の半導体装置に関するものであり、より詳しくは、データ入力バッファに対する信号スキューを減らすための半導体装置に関するものである。
【０００２】
【従来の技術】
高速の同期動作（ｓｙｎｃｈｒｏｎｏｕｓ ｏｐｅｒａｔｉｏｎ）を具現する半導体装置、特に半導体メモリ装置において、セットアップ／ホールド時間（ｓｅｔｕｐ／ｈｏｌｄ ｔｉｍｅ）及び制御の重要性は、増加されつつある。それにもかかわらず、回路的な技術によってセットアップ／ホルド時間及び制御を満足させることは限界に達している。
【０００３】
【発明が解決しようとする課題】
従って、本発明の目的は、入力データのセットアップ／ホルド時間のマージンを向上させることができる半導体装置を提供することである。
【０００４】
【課題を解決するための手段】
上述のような目的を達成するための本発明の１特徴によると、複数の入出力パッドと、入出力パッドに各々対応し、クロック信号に同期された外部信号を各々受けるための複数の入力バッファを含み、入力バッファは、入出力パッドに配列間隙に関係なしに相互隣接して配列されて入力バッファに対するクロック信号のスキューが最小化される。
【０００５】
この望ましい実施形態において、入出力パッドの配列間隙によって配列される出力バッファをさらに含む。
【０００６】
この望ましい実施形態において、相互隣接して配列された入力バッファと対応する入出力パッドを電気的に連結するための複数の伝送ラインとをさらに含み、各伝送ラインは対応する入出力パッドを通して提供される外部データの遅延時間が一致するように同一の長さである。
【０００７】
このような装置によって、データ入力バッファを相互隣接して配列することによってバッファに対する信号のスキューが最小化できる。
【０００８】
【発明の実施の形態】
以下、本発明の実施形態による図１から図３までに基づいて、詳細に説明する。
【０００９】
図２を参照すると、本発明の新規した半導体メモリ装置において、入力バッファ３０−３８は、対応する入出力バッファパッド１０−１８の配列間隙に関係なしに相互隣接して配列される。従って、入力バッファ３０−３８に対する信号（例えば、制御信号及びクロック信号等）のスキュー（ｓｋｅｗ）が最小化される。その結果、入力データのセットアップ／ホールド時間のマージンが向上されるだけではなく、入力バッファ３０−３８の制御が容易である。
【００１０】
図１は、関連技術による半導体装置のデータ入出力バッファの配列を示すレイアウトである。図１を参照すると、半導体装置は、５つの入出力パッド１０、１２、１４、１６、１８と、５つのデータ出力バッファ２０・２２・２４・２６・２８と、そして５つのデータ入力バッファ３０・３２・３４・３６・３８とを含む。
【００１１】
高速同期型半導体メモリ装置において、データ入力バッファ及びデータ出力バッファは対応する入出力パッドを通してデータを入出力するため、図１に図示されたように、入出力バッファ２０−２８及び３０−３８は、パッド１０−１８の配列間隙によって配列される。
【００１２】
このような場合、第１入出力パッド１０に対応するデータ入出力バッファ３０と第５入出力パッド１８に対応するデータ入力バッファ３８に対するクロック／制御信号ＣＬＫ／ＣＴＬのスキューは、信号を伝送するための伝送ライン４０・４２の長さに比例的に増加される。それによって、バッファ２０から２８まで及び３０−３８のセットアップ／ホルド時間のマージンが減少し、バッファの制御も容易ではない。
【００１３】
前述された関連技術の問題点を改善するための本発明の望ましい実施形態による半導体装置のデータ入出力バッファの配列を示すレイアウトが図２に図示されている。図３は、本発明及び関連技術による入力バッファに対する信号のスキュー程度を示す断面図である。図２において、図１の構成要素と同一の機能を有する構成要素に対して同一の符号を併記する。
【００１４】
図２を参照すると、本発明の半導体装置は、入出力パッド１０−１８、入力及び出力バッファ２０−２８及び３０−３８を含む。データ出力バッファ２０−２８は、関連技術のように、入出力パッド１０−１８の配列間隙によって配列される。反面、本発明によるデータ入力バッファ３０−３８は、相互隣接して配列されている。
【００１５】
本発明による入力バッファ３０−３８の配列によると、信号ＣＬＫ及びＣＴＬを伝送するための伝送ライン４０’・４２’の長さが図１の関連技術による伝送ライン４０・４２の長さの割に相対的に短くなる。その結果、本発明の半導体装置でデータ入力バッファ３０−３８に対する信号ＣＬＫ及びＣＴＬのスキューが最小化されることができる。
【００１６】
そして相互隣接して配列された入力バッファ３０−３８と対応する入出力パッド１０−１８を電気的に連結するための伝送ライン４４、４６、４８、５０、そして５２は、対応する入出力パッド１０−１８を通して提供される外部データの遅延時間が一致されるように同一の長さを有する。例えば、伝送ライン４４−５２のうち、一番長い伝送ラインを基準として、余りの伝送ラインはそれと同一に設定される。結果的に、外部から印加される外部データ間スキューが除去できる。
【００１７】
図３に図示されたように、クロック信号ＣＬＫが各データ入力バッファに提供されるとき、入出力パッドの配列間隙によって配列される場合と、相互隣接して配列された場合において、後者が前者の割に相対的に小さいスキューが誘発されることが分かる。入力バッファを隣接に配列することによって、バッファの間の空間が減少したことに比例して伝送ラインの長さも減少する。結局、減少された伝送ラインの遅延時間ほど、入力バッファ３０−３８に対するセットアップ／ホルド時間のマージンを向上させることができ、データ入力バッファに対する制御も容易である。
【００１８】
以上のように、本発明による回路の構成及び動作を前述及び図面によって図示したが、これらは例を挙げて説明したに過ぎず、本発明の技術的な思想及び範囲を外れない範囲内で多様な変化及び変更が可能である。
【００１９】
【発明の効果】
データ入力バッファを相互隣接して配列することによってバッファに対する信号スキューが最小化できる。それによって、入力データのセットアップ／ホルドマージンが向上された。
【図面の簡単な説明】
【図１】 関連技術による半導体装置のデータ入出力バッファの配列を示すレイアウトである。
【図２】 本発明による半導体装置のデータ入出力バッファの配列を示すレイアウトである。
【図３】 本発明及び関連技術のよるデータ入力バッファの間、信号のスキューを示す図面である。
【符号の説明】
１０、１２、１４、１６、１８：入出力パッド
２０、２２、２４、２６、２８：データ出力バッファ
３０、３２、３４、３６、３８：データ入力バッファ
４０−５４：伝送ライン
Claims (1)
- 複数の入出力パッドと、
前記複数の入出力パッドにそれぞれ対応し、クロック信号に同期した外部データ信号を受信するための複数のデータ入力バッファと、
前記複数のデータ入力バッファと対応する前記複数の入出力パッドを電気的に連結するための複数の伝送ラインと、
前記複数の入出力パッドの配列間隔によって配列される複数のデータ出力バッファとを具備し、
前記複数の伝送ラインは、対応する前記複数の入出力パッドを通じて提供される前記外部データ信号の遅延時間が一致するように、それぞれ同一な長さを有し、
前記複数のデータ入力バッファは、前記複数の入出力パッドの配列間隙にかかわらず、集中配置されて相互に隣接して配列されて、
前記複数のデータ入力バッファのそれぞれに対する前記クロック信号のスキューが最小化されることを特徴とする同期式半導体メモリ装置。
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| JPH11274414A JPH11274414A (ja) | 1999-10-08 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP36662498A Expired - Fee Related JP4234243B2 (ja) | 1997-12-29 | 1998-12-24 | 入力バッファを備える半導体装置 |
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- 1997-12-29 KR KR1019970077272A patent/KR100296452B1/ko not_active IP Right Cessation
-
1998
- 1998-12-18 US US09/216,681 patent/US6393575B1/en not_active Expired - Lifetime
- 1998-12-24 JP JP36662498A patent/JP4234243B2/ja not_active Expired - Fee Related
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|---|---|
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| KR100296452B1 (ko) | 2001-10-24 |
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