JP3999512B2 - 集積回路のテスト方法と回路配置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、テストモードに転換することが可能な集積回路のテスト方法、および該テスト方法を実施するための回路配置に関する。
【0002】
【従来の技術】
集積回路の場合、回路のテストを行うため、製造工程後に電気測定を実施する。集積回路は高度の複雑性を有するため、回路全体の出力信号だけではなく、回路内に存在する個々の内部機能グループの信号も測定する必要がある。開発段階においては、この目的のために、追加的な内部コンタクト面、すなわち個々の回路ブロックに割り当てられたいわゆる測定パッドを組み込む。
【0003】
集積回路がまだケースに収納されていない場合には、機能のチェックをこの測定パッドで行うことができる。完成後の集積回路の場合には、機能の正常性をチェックするために、一部の測定パッドを外部ボンディングパッドに接続し、組み立て後であっても追加出力ピンでテスト対象信号を測定できるようにする。
【0004】
集積回路内部に追加的に測定パッドを設けたり、集積回路完成品上に追加的にピンを設けることは、いずれも追加的な面積を必要とし、微細化を行う時、全体に対する当該スペースの面積率は増加する。
【0005】
上述の方法の例としては、たとえばアトメル(ATMEL Germany) 社のU2548やU2521など、既知の集積回路がある。これらの場合、集積回路内に存在する測定パッドの一部を追加測定パッドに接続し、個々の回路機能の信号に関するテストを行えるようにしている。
【0006】
上述の従来技術による別の方法を、公報EP 0535776 B1から知ることができる。追加入力ピンへの利用可能な信号と内部ロジックを利用してテストモードを起動することにより、集積回路内にある個々の回路ユニットのテスト対象である選択された信号を該集積回路の追加入力ピンに送る。
【0007】
従来技術による既知の方法の短所は、機能チェックに要する面積が全回路面積の大きい割合を占めるということにあり、特に、小型で集積度の高い回路の場合には、この面積が回路内の測定パッドと信号の外部測定に必要な追加ピンとの間で分割されるために上記の割合が大きくなる。そして全チップ面積に占める割合が大きいことで、回路の全コストに占める割合が大きくなる。これは、特に大量生産される小型回路の場合、利益率に負の影響を及ぼす。
【0008】
【発明が解決しようとする課題】
本発明の目的は、既存のピンを用いることにより、集積回路の内部信号を外部機能チェックに利用できるようにする方法を提供することである。
【0009】
本発明の他の目的は、当該方法を実施するための容易かつ経済的に製造可能な回路配置を提供することである。
【0010】
【課題を解決するための手段】
本発明の第1の目的は、請求項1に記載した特徴によって解決される。
【0011】
回路配置は、請求項10および11の特徴によって説明される。また他の請求項において、好適な実施態様が説明されている。
【0012】
上記のように、本発明の本質は、通常の動作モードでは出力端子で測定不可能な集積回路内の回路ユニットからの信号を、テスト信号として、既存の信号出力端子へ送って機能チェックを行うことにある。
【0013】
これを行うためには、電源電圧をかけた状態で、所定の電位を集積回路の少なくとも1つの出力端子に印加することによって集積回路をテストモードに転換する。これにより、集積回路の回路ユニットから発生したテスト信号が当該信号出力端子へ送られる。
【0014】
確実にテストモードへ転換することを可能にするためには、信号出力端子に印加した電位が、集積回路の通常動作モードにおける信号出力端子での出力電圧とは異なっていることが必要とされる。特に、抵抗などの受動要素を用いて電位を信号出力端子に印加、設定することが好適である。
【0015】
上記の従来技術と比較すると、回路設計時に回路ユニットの各回路要素ごとに内部測定パッドを設ける必要がないために、チップ面積を小さくできることが長所である。さらに、集積回路をテストモードへ転換するため、あるいはテスト信号を測定するために、追加ピンを必要とせず、したがってボンディングパッドも必要としない。特に、「プルアップ式」抵抗付きの「オープンコレクター」として設計された信号出力端子を持つ集積回路の場合、当該集積回路をテストモードに転換させる電位は、抵抗を用いて非常に安価な方法で設定することが可能である。
【0016】
さらに、この新規の方法にとって、集積回路の信号入力端子に入力信号があるかどうかは重要でない。特に、発振器ステージなどを有するテスト対象集積回路内の回路要素から出る出力信号を、信号出力端子におけるテスト信号として利用することが可能である。さらに、集積回路の信号入力端子に入力信号がある場合、テスト信号を測定することにより、特に集積回路の信号処理回路要素などをチェックすることも可能である。
【0017】
本方法の発展形の1つとして、複数の電位を信号出力端子に印加することも可能である。各電位を異なるテスト信号に割り当てることにより、単一の信号出力端子において多数のテスト信号を次々と測定することができる。信号出力端子が1個しかない集積回路の場合でも、回路が余り複雑でない単一の信号出力端子において多数のテスト信号を次々と分析することが可能となる。
【0018】
また本方法の発展形の1つとして、集積回路をテストモードに転換する以前の時間窓中に、制御ユニットを用いて、信号出力端子における電位の値をテストすることにより基準値との整合を調べ、信号出力端子での電位が所定の基準値に対応している場合には、次の時間窓中に集積回路をテストモードに転換することが好適である。
【0019】
そうする際には、信号出力端子に設定された電位が時間に依存せず一定に保たれ、テスト信号が交流電圧となるのが好適である。直流電圧成分は、外部測定装置で容易に分離することができる。上述の従来技術と比較して、本発明の方法によると、一つの抵抗を用いるだけで特に簡便かつ安価に集積回路をテストモードに転換することが可能である。
【0020】
信号出力端子が複数ある場合には、本方法の発展形の1つとして、制御ユニットが、信号出力端子に設定された電位を調べ、テスト信号を別の信号出力端子に送ることが可能である。この利点としては、設定した直流電圧と重ならず、テスト信号の直流電圧オフセットを測定できる。
【0021】
本方法の別の発展形では、制御ユニットが、信号出力端子に設定された電位と回路ユニットの回路部品の信号についてのブール論理演算を行う。負の信号値によるAND論理演算によって、たとえば、信号出力端子の電位によって集積回路がテストモードに転換されてしまうのを防止することができる。この目的のためには、集積回路の出力ステージからの制御電圧による論理演算が行われるのが好適である。本発明の方法のこのような実施態様では、テストモードのテスト信号が、信号出力端子において、通常モードでの(すなわち、入力信号が存在する場合など)出力信号と重なってしまうのを非常に確実に防止することができる。
【0022】
本出願人の研究によると、信号出力端子に設定する電圧の関数として、様々なテスト信号を選択できるようにすれば有利である。この場合、たとえば、回路ユニット内に所定の電位があることを検知して制御ユニットが回路の特定部分を活性化、非活性化する。このようにして、入力信号がある場合のテスト信号、あるいは入力信号がない場合のテスト信号に対して、所定の信号形状を発生させることが可能である。
【0023】
本発明による方法のさらなる発展形においては、集積回路の信号出力端子での電位がウィンドウ・ディスクリミネータの一定インタバル内にある場合、集積回路がテストモードに転換される。これを行う際には、テスト信号の信号高、すなわちテスト信号の振幅と直流電圧オフセット、を信号増幅器で設定し、各テスト信号の直流電圧オフセットが信号出力端子に設定された電位に対応し、またテスト信号の最大振幅が各ウィンドウ・ディスクリミネータによって決められたインタバル内に来るようにするのが好適である。複数のウィンドウ・ディスクリミネータが使用されている場合、これによってディスクリミネータの隣接ウィンドウ間のクロストークが防止される。さらに信号出力端子での直流電圧もほとんど変化しない。
【0024】
本発明の方法を好適に実施するために、新規な回路配置を利用できる。本発明の第2の目的に従って制御装置と少なくとも1個のスイッチング素子を集積することの利点は、追加的に回路を複雑化することが少なく、全内部測定パッドを排除してもよいことである。さらに他の利点は、電源電圧が存在すれば、1個の抵抗を信号出力端子に外部接続するだけで集積回路をテストモードに転換できることである。
【0025】
【発明の実施の形態】
以下に、図面を参照して、本発明の実施態様を説明する。
【0026】
図1に示す集積回路ICは、信号出力端子において、たとえば外部抵抗などを用いて設定し得る外部印加電位が所定の参照値に対応した値である場合に、回路ユニットからの出力信号をテスト信号として集積回路の信号出力端子へ送る。
【0027】
集積回路ICは、このための入力ピンINと出力ピンOUTを有している。出力ピンOUTは、外部でノード100を介して参照電位RVに結合される。ノード100はスイッチT1によって抵抗W1に接続されるか、またはスイッチT2によって抵抗W2に接続される。さらに、集積回路は電源電圧VSが与えられる別のピンと、参照電位RVに結合されたピンとを有している。
【0028】
集積回路ICの内部には、2つの機能ユニットがある。第1の機能ユニットは、集積回路の通常動作に必要な回路機能を含み、電圧VDDとノード50の間に「プルアップ」として接続された負荷素子RLは除いて回路ユニットSCHで示される。一方、第2の機能ユニットは、制御ユニットSTと第1および第2の電圧制御スイッチング素子E1、E2からなるテストモード検出部を含む。
【0029】
スイッチング・ユニットSCHは、集積回路ICの信号入力端子INに結合された第1入力、信号MSが与えられる第2入力、制御ユニットSTに結合された第1出力ラインOS、テスト対象の信号SW1が与えられ、スイッチング素子E1に結合された第2出力ライン、およびテスト対象の信号SW2が与えられ、スイッチング素子E2に結合された第3出力ラインを有している。これら2つのスイッチング素子E1、E2の出力はノード50に結合されている。
【0030】
さらに、ノード50は集積回路ICの信号出力端子OUTに結合され、また配線5によって制御ユニットSTに接続されている。制御ユニットSTは、信号MSが得られ、スイッチング素子E1の制御入力と回路ユニットSCHの第2入力とに結合された第1出力と、スイッチング素子E2の制御入力に結合された第2出力とを有している。
【0031】
以下、回路の動作原理を説明する。集積回路の2種類の動作モードの差異が明らかになろう。
【0032】
第1の動作モードでは、抵抗W1が、スイッチT1によって信号出力端子OUTから分離されている。そのため、制御ユニットSTによって決められた値に対応した電位が集積回路ICの信号出力端子OUTにおいて得られないので、集積回路はテストモードに転換されない。
【0033】
入力ピンINに入力信号ESが与えられる場合、回路ユニットSCHの第1出力に誘導された信号OSが、制御ユニットSTに印加される。制御ユニットSTは、ラインOSの信号を変形せずノード50へ送り、出力信号として信号OSを集積回路ICの出力端子OUTへ送る。
【0034】
第2動作モードでは、抵抗W1を負荷素子RLに接続するスイッチT1によって、所定の電位が出力端子OUTに設定される。その結果、集積回路ICがテストモードに転換される。
【0035】
なお、信号出力端子が1つであり、この信号出力端子を介して、テストモード設定バイアスを入力すると共に、テスト信号を出力する場合を説明したが、信号出力端子が2つ以上ある場合には、これらの機能を分離してもよい。1つの信号出力端子でテストモード設定電位を入力し、他の1つの信号出力端子からテスト対象の信号を出力する。
【0036】
図2は、電位検出用の回路配置を示す。テストモードへ転換することにより、回路ユニットSCH内の所定回路ブロックが、制御ユニットSTからの信号MSによって選択され、信号SW1をスイッチング素子E1に出力する。
【0037】
さらに、スイッチング素子E1が信号MSによって閉じられ、信号SW1がテスト信号として信号出力端子OUTに印加される。信号SW1は、ノード50における直流電圧電位への影響を最小化するため、交流電圧信号である。
【0038】
抵抗W1がスイッチT1によって信号出力端子OUTから分離されている場合には、ノード50における電位が電圧VDDまで上昇し、集積回路ICは制御ユニットSTによって通常動作状態に戻される。すなわち、信号SW1がスイッチング素子E1によってノード50から分離され、既定回路ブロックの選択が信号MSによって解除される。
【0039】
図2に示す集積回路ICは、通常動作中に交流電圧信号を提供する。集積回路ICの外部配線は図1に示す実施態様と同一であるが、制御ユニットSTの好適な実施態様が図1の実施態様のさらなる展開として示されている。
【0040】
図示の実施態様において、集積回路のテストモードへの転換は、設定された電位と集積回路ICの出力ステージの制御信号とに関する論理演算の結果の機能である。入力端子INは集積回路IC内のスイッチング素子SCH1の第1入力に結合されている。
【0041】
さらに、スイッチング素子SCH1は、信号MSが与えられる第2入力と、信号OSが得られ、ノード10に結合される第1出力と、テスト対象の第1信号S1が得られ、第1増幅器LE1の非反転入力に接続される第2出力と、テスト対象の第2信号S2が得られ、第2増幅器LE2の非反転入力に結合される第3出力とを有している。
【0042】
さらに、たとえば インピーダンス増幅器などの信号出力ステージASの入力が、ノード10に固定結合され、ノード10は、いかなる時も、ANDロジックゲートL1、L2の第1負入力20、30に接続される。信号出力ステージASの出力はノード50に接続され、ノード50には、信号出力端子OUTのほか、電圧VDD下流にある負荷抵抗RLが接続され、また各場合において、電圧制御スイッチング素子E1ないし電圧制御スイッチング素子E2の出力が結合される。
【0043】
さらに、コンパレータI1の第1非反転入力とコンパレータI2の第1非反転入力がノード50に結合されている。低閾値電圧V1がコンパレータI1の反転入力に与えられ、これはコンパレータI2の反転入力に与えられる高閾値電圧V2とともに、ウィンドウ・ディスクリミネータ(窓識別器)を形成する。
【0044】
コンパレータI1の出力はANDロジックゲートL1の肯定入力に結合され、第2コンパレータI2の出力はANDロジックゲートL1の第2否定入力に結合されている。信号SE1が得られるロジックゲートL1の出力は、スイッチング素子E1の制御入力と回路ユニットSCH1の第2入力との両方に結合されている。
【0045】
さらに、ノード50はコンパレータI3の第1非反転入力とコンパレータI4の第1非反転入力とに接続されている。低閾値電圧V3がコンパレータI3の反転入力に与えられ、これはコンパレータI4の反転入力に与えられる高閾値電圧V4とともに、第2ウィンドウ・ディスクリミネータを形成する。
【0046】
コンパレータI3の出力はANDロジックゲートL2の肯定入力に結合され、コンパレータI4の出力はANDロジックゲートL2の第2否定入力に結合されている。信号SE2が得られるロジックゲートL2の出力は、スイッチング素子E2の制御入力に結合されている。
【0047】
さらに、参照電圧P1が増幅器LE1の反転入力に与えられる。信号SW1が得られる増幅器LE1の出力は、電圧制御スイッチング素子E1によってノード50へ結合されている。さらに、参照電圧P2が可変(regulated)増幅器LE2の反転入力に与えられる。信号SW2が得られる増幅器LE2の出力は、電圧制御スイッチング素子E2を介してノード50へ結合されている。
【0048】
外部配線に依存する集積回路の動作の原理を以下に説明する。動作モードは2種類ある。
【0049】
通常動作モードである第1動作モードでは、入力信号ESが信号入力端子INに与えられ、ここから回路ユニットSCH1によって、出力増幅器ASへの入力信号OSが導出される。ノード10に信号が与えられるので、ロジックゲートL1およびL2の第1入力に信号が与えられる。このため、2つのAND論理演算の結果は「偽」となる。
【0050】
従って、ノード50の電位は考慮されない。すなわち、抵抗W1によって電位が設定されても、集積回路ICがテストモードに転換されることはない。結果として、電圧制御スイッチング素子E1、E2は両方とも開放状態のまま留まる。増幅された信号OSが、信号出力端子OUTに与えられる。これは、通常動作中の集積回路の出力信号を表す。
【0051】
第2動作モードでは、ノード10に供給される信号OSがない。そのため、ノード50に設定された電位が2つのウィンドウ・ディスクリミネータのうち一方のインタバル内にある場合、集積回路ICは外部配線によってテストモードに転換される。
【0052】
別の表現によれば、テスト機能を有する集積回路の動作が2つの時間窓に分かれて行われる。第1の時間窓で論理演算が行われ、その結果に依存して第2の時間窓で集積回路はテストモードに転換される。
【0053】
図示した実施態様においては、第1のウィンドウ・ディスクリミネータで与えられる電圧インタバル内にある電位が、抵抗W1と負荷素子RLとを結合しているスイッチT1により、ノード50に設定される。信号はロジックゲートL1の3つの入力でのみ正しい極性を持つ。従って、ロジックゲートL1のAND論理演算の結果のみが「真」であり、出力信号SE1は「高」に切り替えられる。
【0054】
スイッチング素子E1が閉じると同時に、回路ユニットSCH1内の所定回路要素が信号SE1によって選択され、所定の信号形状が発生される。これは、信号S1の形で増幅器LE1に入力され、信号SW1としてノード50に印加される。こうして、テスト対象である信号SW1が信号出力端子OUTに与えられる。
【0055】
スイッチT1が開くと、ノード50の電位は第1ウィンドウ・ディスクリミネータの上限値より高い値まで上昇する。このため、ロジックゲートL1の論理演算結果が「偽」となり、ロジックゲートL1の出力信号SE1が「低」に切り替えられる。所定回路要素の選択が終了し、スイッチング素子E1が信号SW1をノード50から分離する。ノード50にさらなる信号が供給されない限り、ノード50は負荷素子RL(プルアップ)によって電圧VDDまで引き上げられる。
【0056】
抵抗W2がスイッチT2によって信号出力端子OUTに結合されると、第2ウィンドウ・ディスクリミネータのインタバル内に値を持つ電位がノード50に現れる。これにより、ロジックゲートL2の結果のみが「真」になり、スイッチング素子E2によってテスト信号SW2が信号出力端子OUTへ印加される。
【0057】
抵抗W2が分離されると、ロジックゲートL2がスイッチング素子E2によってテスト信号SW2を信号出力端子OUTから分離し、ノード50の電位は電圧VDDまで引き上げられる。
【0058】
2つのテスト信号SW1とSW2がノード50で有効な直流電圧値に及ぼす影響を最低限に抑えるため、あるいは信号SW1とSW2の有効な交流電圧振幅が過度に大きい場合に他のウィンドウ・ディスクリミネータとのカップリングが起こらないようにするために、信号S1、S2については、その直流電圧オフセットだけでなく最大振幅も増幅器LE1、LE2によって決定されるようになっている。
【0059】
可能な最大の振幅を達成するため、信号SW1とSW2の直流電圧オフセットの選択は、その値が各ウィンドウ・ディスクリミネータによって決められるインタバルの中心に来るように行うことが好適である。各スイッチング素子E1、E2が開いている場合、テスト信号はスイッチング素子E1、E2の各入力側にのみ与えられる。
【0060】
ロジックゲートL1とは対照的に、ロジックゲートL2の出力はスイッチング素子E1の制御入力にのみ結合されている。したがって、回路ユニットSCH1内の回路機能の起動、切断を行うための選択を信号SE2によって行うことはできない。
【0061】
最後に、この新規の方法では、テスト信号数が、テスト信号の振幅値と、信号出力端子での各電圧値間に要求されるインタバルによってのみ制限されることに注目すべきである。
【0062】
【発明の効果】
追加のパッドや端子を設けなくても、集積回路の内部回路をテストできる。
【図面の簡単な説明】
【図1】 本発明の実施例による方法を説明するための第1の回路装置の回路図である。
【図2】 本発明の実施例による方法を説明するための第2の回路装置の回路図である。
【符号の説明】
IC 集積回路
SCH 回路ユニット
ST 制御ユニット
IN 入力ピン
OUT 出力ピン
VS 電源電圧
RV 参照電位
VDD 電圧(電源電圧)
RL 負荷素子
E スイッチング素子
ES 入力信号
SW 信号(テスト対象)
S 信号(増幅前)
SE 信号(スイッチング素子制御用)
MS 信号(回路ユニット制御用)
OS 出力ライン
T スイッチ
W 抵抗
I コンパレータ
L ロジックゲート
LE 増幅器
AS 出力ステージ
P 参照電圧
V 閾値電圧
5 配線
10 ノード
20 負入力
30 負入力
50 ノード
100 ノード
Claims (15)
- 複数の信号出力端子(OUT)を有し、テストモードに転換することが可能で、かつ少なくとも1つの回路ユニット(SCH)を有することにより、前記テストモードにおいて、前記複数の信号出力端子(OUT)の少なくとも1つに該回路ユニット(SCH)から発生するテスト信号(SW1、SW2)を送ることができる集積回路(IC)をテストするための方法であって、
テストモードへの転換を行うために、前記複数の信号出力端子(OUT)の少なくとも1つに、該信号出力端子(OUT)に印加する電位を低下させるための負荷素子が接続されることを特徴とする集積回路のテスト方法。 - 受動要素を用いて電位を該信号出力端子(OUT)に発生させる請求項1に記載の集積回路のテスト方法。
- 該受動要素は抵抗である請求項2に記載の集積回路のテスト方法。
- テストモードにおいて該回路ユニットが複数のテスト信号(SW1、SW2)を発生し、該信号出力端子(OUT)に特定の電位を印加することにより、それぞれの場合にテスト信号(SW1、SW2)が前記複数の信号出力端子(OUT)の少なくとも1つに送られる請求項1〜3のいずれか1項に記載の集積回路のテスト方法。
- 第1の所定時間窓において該信号出力端子(OUT)の電位が所定参照値(P1、P2、P3、P4)と比較され、第2の時間窓において該集積回路(IC)がテストモードに転換される請求項4に記載の集積回路のテスト方法。
- 電位が前記複数の信号出力端子(OUT)の1つに印加され、テスト信号(SW1、SW2)が前記複数の信号出力端子(OUT)の他の1つから出力される請求項5に記載の集積回路のテスト方法。
- 電位が前記複数の信号出力端子(OUT)の1つに印加され、テスト信号(SW1、SW2)が同一の信号出力端子から出力される請求項5に記載の集積回路のテスト方法。
- テストモードへの転換が論理演算の結果の関数であり、該論理演算が、前記複数の信号出力端子(OUT)の1つに印加された電位と該回路ユニット(SCH)から発生された信号(OS)との間で行われる請求項5に記載の集積回路のテスト方法。
- テストモードへの転換にともなって該回路ユニット(SCH)内の回路ブロックが有効または無効にされる請求項2または8に記載の集積回路のテスト方法。
- 前記複数の信号出力端子(OUT)の1つに印加される電位がウィンドウ・ディスクリミネータの電位インタバル内にある請求項2または9に記載の集積回路のテスト方法。
- 該テスト信号(SW1、SW2)の信号電位がウィンドウ・ディスクリミネータによって決められる電位インタバル内にある請求項10に記載の集積回路のテスト方法。
- 複数の信号出力端子(OUT)と、
少なくとも1つのスイッチング素子(E1、E2)と、
少なくとも1つの回路ユニット(SCH)と、
前記複数の信号出力端子(OUT)の1つの電位をテストするために、該信号出力端子(OUT)に結合されるとともに、少なくとも1つのスイッチング素子(E1、E2)に結合される制御ユニット(ST)と、
前記回路ユニット(SCH)の出力に結合されるスイッチング素子(E1、E2)の入力と、
前記複数の信号出力端子(OUT)の少なくとも1つに結合されている前記スイッチング素子(E1、E2)の出力と
を有する集積回路(IC)を用い、請求項1〜11のいずれか1項に記載のテスト方法を実施するための回路配置であって、
テストモードへの転換を行うために、前記複数の信号出力端子(OUT)の少なくとも1つに、該信号出力端子(OUT)に印加する電位を低下させるための負荷素子が接続されることを特徴とする回路配置。 - さらに、テスト対象の信号を前記1つの信号出力端子(OUT)の電位に適合させるための制御ユニット(ST)が増幅器(LE1、LE2)を含み、
前記増幅器(LE1、LE2)の入力が前記回路ユニット(SCH1)の出力に結合され、
前記増幅器(LE1、LE2)の出力が前記スイッチング素子(E1、E2)の入力に結合され、
前記制御ユニット(ST)が、ウィンドウ・ディスクリミネータを構成する少なくとも2つのコンパレータ(I1、I2、およびI3、I4)を含み、
前記制御ユニット(ST)が、テスト信号(SW1、SW2)と、前記回路ユニット(SCH)の少なくとももう1つの信号(OS)とに対して論理演算を行うためのロジックゲート(L1、L2)を有し、
前記ウィンドウ・ディスクリミネータの入力が前記1つの信号出力端子(OUT)に結合され、
前記ウィンドウ・ディスクリミネータの出力が前記ロジックゲート(L1、L2)の入力に結合され、
前記ロジックゲート(L1、L2)の出力が前記スイッチング素子(E1、E2)の制御入力に結合され、
少なくとも1つの前記ロジックゲート(L1、L2)の出力が、前記回路ユニット(SCH1)にも結合されて、前記回路ユニット(SCH1)内の所定回路ブロックを選択できる請求項12に記載の回路配置。 - 電位が前記複数の信号出力端子(OUT)の1つに印加され、テスト信号(SW1、SW2)が前記複数の信号出力端子(OUT)の他の1つから出力される請求項12又は13に記載の回路配置。
- 電位が前記複数の信号出力端子(OUT)の1つに印加され、テスト信号(SW1、SW2)が同一の信号出力端子から出力される請求項12又は13に記載の回路配置。
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