JP3983939B2 - 絶対値検波回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は絶対値検波回路に係り、特に差動コンパレータと電流切替え回路とカレントミラー回路とを用いた絶対値検波回路、及び一般に入力電圧の変化を一定の電圧に変換する電圧変換回路に関するものである。
【０００２】
【従来の技術】
従来の検波回路には、入力電圧と基準バイアス電圧Ｖ_B とを比較する差動コンパレータと電流切替え回路と複数のカレントミラー回路とを用いて、前記入力電圧が基準電圧Ｖ_B に比べて正の側又は負の側のいずれであっても、出力電圧が前記Ｖ_B を基準とする一定の電圧にクランプされる絶対値検波回路と呼ばれるものがある。
【０００３】
図２に従来の絶対値検波回路の１例を示す。図２の絶対値検波回路はＮＰＮトランジスタＱ₁₁、Ｑ₁₂、Ｑ₁₅、Ｑ₁₆、Ｑ₁₇、Ｑ₁₈、Ｑ₂₀と、ＰＮＰトランジスタＱ₁₃、Ｑ₁₄、Ｑ₁₉、Ｑ₂₁、Ｑ₂₂と、電流源Ｉ₁₁〜Ｉ₁₄と抵抗Ｒ₁₁、Ｒ₁₂から構成される。
【０００４】
図２に示す従来の絶対値検波回路の動作は次の通りである。１対のＮＰＮトランジスタＱ₁₁、Ｑ₁₂、電流源Ｉ₁₁〜Ｉ₁₄、及び抵抗Ｒ₁₁からなる回路は、Ｑ₁₁のベースに入力電圧Ｖ_INを、Ｑ₁₂のベースに基準バイアス電圧Ｖ_B を接続することにより差動コンパレータとして動作する。
【０００５】
例えば、入力電圧Ｖ_INがＶ_B より小さい場合には、差動コンパレータの出力電流により、次段のＱ₁₄のベースからベース電流が引き出され、Ｑ₁₃のベースにベース電流が流入する。したがってＱ₁₃オフ状態となり、Ｑ₁₅、Ｑ₁₆からなる第１のカレントミラー回路の作用によりＱ₁₆もオフ状態となる。
【０００６】
Ｑ₁₄のコレクタ電流は、順方向のエミッタ接合からＱ₁₉に流入し、Ｑ₁₇、Ｑ₁₈からなる第２のカレントミラー回路によりＱ₁₈のコレクタ電流に折り返される。さらに、Ｑ₁₈のコレクタ電流はＱ₂₁、Ｑ₂₂からなる第３のカレントミラー回路によりＱ₂₂のコレクタ電流に折り返され、抵抗Ｒ₁₂との接続点から出力電圧Ｖ_OUT が出力される。
【０００７】
逆に入力電圧Ｖ_INがＶ_B より大きい場合には、差動コンパレータの出力電流により、次段のＱ₁₃のベースからベース電流が引き出され、Ｑ₁₄のベースにベース電流が流入する。したがってＱ₁₄はオフ状態となり、Ｑ₁₃のコレクタ電流がＱ₁₅、Ｑ₁₆からなる第１のカレントミラー回路の作用によりＱ₁₆のコレクタ電流に折り返される。
【０００８】
Ｑ₁₆のコレクタ電流は、順方向のＱ₂₀のエミッタ接合から引き出され、Ｑ₁₉側には電流が流れない。したがってＱ₁₇、Ｑ₁₈からなる第２のカレントミラー回路によりＱ₁₈のコレクタ電流もオフ状態となる。Ｑ₂₀のコレクタ電流はＱ₂₁、Ｑ₂₂からなる第３のカレントミラー回路によりＱ₂₂のコレクタ電流に折り返され、抵抗Ｒ₁₂との接続点から出力電圧Ｖ_OUT が出力される。
【０００９】
このようにして差動コンパレータの他、Ｑ₁₉及びＱ₂₀からなる電流切り替え回路と、Ｑ₁₅〜Ｑ₁₈、Ｑ₂₁、Ｑ₂₂からなる第１乃至第３のカレントミラー回路とを用いることにより、入力電圧Ｖ_INが基準電圧Ｖ_B に比べて正の側、及び負の側のいずれであっても、出力電圧Ｖ_OUT が前記Ｖ_B を基準とする一定の電圧にクランプされる絶対値検波回路を構成することができる。
【００１０】
しかし、図２に示す従来の絶対値検波回路は素子数が多く、また、３個のカレントミラー回路による複雑な電流経路の折り返しの回数が多いため、性能のばらつきが生じ易いという問題点があった。
【００１１】
【発明が解決しようとする課題】
上記したように従来の絶対値検波回路は素子数が多く、３個ののカレントミラー回路による複雑な電流経路の折り返しが行われるため、性能のばらつきが大きいという問題があった。
【００１２】
本発明は上記の問題点を解決すべくなされたもので、素子数が少なく電流切替え回路の構成が単純で、かつ性能ばらつきの原因となるカレントミラー回路の数が１個に限定された絶対値検波回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の絶対値検波回路は、エミッタとコレクタとが互いに並列に接続され、ベースに入力電圧が接続される第１のＮＰＮトランジスタ及びベースに基準バイアス電圧が接続される第２のＮＰＮトランジスタからなる第１の電流切替え回路と、ベースに前記基準バイアス電圧が接続される第３のＮＰＮトランジスタと、前記第１、第２のＮＰＮトランジスタの並列に接続されたエミッタに一方の端子が接続された第１の抵抗と、前記第３のＮＰＮトランジスタのエミッタに一方の端子が接続され、他方の端子が前記第１の抵抗の他方の端子に接続された第２の抵抗と、前記第１、第２の抵抗の他方の端子と接地との間に接続された第１の電流源からなり、前記入力電圧が前記基準バイアス電圧よりも高いときは前記第１のＮＰＮトランジスタがオン状態でかつ前記第２のＮＰＮトランジスタがオフ状態、前記入力電圧が前記基準バイアス電圧よりも低いときは前記第１のＮＰＮトランジスタがオフ状態でかつ前記第２のＮＰＮトランジスタがオン状態となる第１の差動コンパレータと、一端が前記第１、第２のＮＰＮトランジスタの並列に接続されたコレクタに接続され、他端が電源電圧に接続された第２の電流源と、前記第３のＮＰＮトランジスタのコレクタと前記電源電圧との間に接続された第３の抵抗と、エミッタとコレクタとが互いに並列に接続され、かつ並列に接続されたコレクタが前記第１、第２のトランジスタの並列に接続されたコレクタに接続され、ベースに前記基準バイアス電圧が接続される第４のＮＰＮトランジスタ及びベースに前記入力電圧が接続される第５のＮＰＮトランジスタからなる第２の電流切替え回路と、コレクタが前記第３のＮＰＮトランジスタのコレクタに接続され、ベースに前記入力電圧が接続される第６のＮＰＮトランジスタと、前記第４、第５のＮＰＮトランジスタの並列に接続されたエミッタに一方の端子が接続された第４の抵抗と、前記第６のＮＰＮトランジスタのエミッタに一方の端子が接続され、他方の端子が前記第４の抵抗の他方の端子に接続された第５の抵抗と、前記第４、第５の抵抗の他方の端子と前記接地との間に接続された第３の電流源からなり、前記基準バイアス電圧が前記入力電圧よりも高いときは前記第４のＮＰＮトランジスタがオン状態でかつ前記第５のＮＰＮトランジスタがオフ状態、前記基準バイアス電圧が前記入力電圧よりも低いときは前記第４のＮＰＮトランジスタがオフ状態でかつ前記第５のＮＰＮトランジスタがオン状態となる第２の差動コンパレータと、前記第２の電流源の一端に接続され、前記第１、第２の差動コンパレータ内の前記第１、第２及び第４、第５のＮＰＮトランジスタのうちオン状態になるＮＰＮトランジスタのオン電流の和と前記第２の電流源の電流との差を出力側に折り返すカレントミラー回路と、前記カレントミラー回路の出力側と前記基準バイアス電圧との間に接続された第６の抵抗とを具備し、前記カレントミラー回路の出力側と前記第６の抵抗との接続点から出力電圧が取り出されることを特徴とする。
【００１５】
本発明の絶対値検波回路は、エミッタとコレクタとが互いに並列に接続され、ベースに入力電圧が接続される第１のＮＰＮトランジスタ及びベースに基準バイアス電圧が接続される第２のＮＰＮトランジスタからなる第１の電流切替え回路と、ベースに前記基準バイアス電圧が接続される第３のＮＰＮトランジスタと、前記第１、第２のＮＰＮトランジスタの並列に接続されたエミッタに一方の端子が接続された第１の抵抗と、前記第３のＮＰＮトランジスタのエミッタに一方の端子が接続され、他方の端子が前記第１の抵抗の他方の端子に接続された第２の抵抗と、前記第１、第２の抵抗の他方の端子と接地との間に接続された第１の電流源からなる第１の差動コンパレータと、一端が前記第１、第２のＮＰＮトランジスタの並列に接続されたコレクタに接続され、他端が電源電圧に接続された第２の電流源と、前記第３のＮＰＮトランジスタのコレクタと前記電源電圧との間に接続された第３の抵抗と、エミッタとコレクタとが互いに並列に接続され、かつ並列に接続されたコレクタが前記第１、第２のトランジスタの並列に接続されたコレクタに接続され、ベースに前記基準バイアス電圧が接続される第４のＮＰＮトランジスタ及びベースに前記入力電圧が接続される第５のＮＰＮトランジスタからなる第２の電流切替え回路と、コレクタが前記第３のＮＰＮトランジスタのコレクタに接続され、ベースに前記入力電圧が接続される第６のＮＰＮトランジスタと、前記第４、第５のＮＰＮトランジスタの並列に接続されたエミッタに一方の端子が接続された第４の抵抗と、前記第６のＮＰＮトランジスタのエミッタに一方の端子が接続され、他方の端子が前記第４の抵抗の他方の端子に接続された第５の抵抗と、前記第４、第５の抵抗の他方の端子と前記接地との間に接続された第３の電流源からなる第２の差動コンパレータと、エミッタが前記電源電圧に接続され、ベース、コレクタが互いに接続され、コレクタが前記第２の電流源の一端に接続された第１のＰＮＰトランジスタと、エミッタが前記電源電圧に接続され、ベースが前記第１のＰＮＰトランジスタのベースに接続された第２のＰＮＰトランジスタからなるカレントミラー回路と、前記第２のＰＮＰトランジスタのコレクタと前記基準バイアス電圧との間に接続された第６の抵抗とを具備し、前記第２のＰＮＰトランジスタのコレクタと前記第６の抵抗との接続点から出力電圧が取り出されることを特徴とする。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。図１に本発明の第１の実施の形態に係る絶対値検波回路の構成を示す。この絶対値検波回路は、ＮＰＮトランジスタＱ₁ 〜Ｑ₆ と、ＰＮＰトランジスタＱ₇ 、Ｑ₈ と、電流源Ｉ₁ 〜Ｉ₃ と、抵抗Ｒ₁ 〜Ｒ₆ から構成される。ここでＲ₃ はサージ等による過電流を回避する保護抵抗である。
【００２３】
本発明の絶対値検波回路は、第１の電流切替え回路を含む第１の差動コンパレータと、第２の電流切替え回路を含む第２の差動コンパレータと、前記第１、第２の電流切替え回路の出力電流の和の一部を絶対値検波回路の出力側に折り返す１個のカレントミラー回路とを備えている。
【００２４】
前記第１の差動コンパレータは、ＮＰＮトランジスタＱ₁ 〜Ｑ₃ を備え、ＮＰＮトランジスタＱ₁ 、Ｑ₂ のエミッタとコレクタとが互いに並列に接続され、この並列に接続されたＱ₁ 、Ｑ₂ のエミッタが抵抗Ｒ₁ の一方の端子に接続され、Ｑ₃ のエミッタが抵抗Ｒ₂ の一方の端子に接続され、抵抗Ｒ₁ 、Ｒ₂ の他方の端子が電流源Ｉ₁ の一方の端子に並列に接続され、電流源Ｉ₁ の他方の端子が接地される。
【００２５】
また、前記並列に接続されたＱ₁ 、Ｑ₂ のコレクタは電流源Ｉ₂ を介して電源電圧Ｖ_ccに接続され、Ｑ₃ のコレクタは、前記保護抵抗Ｒ₃ を介して電源電圧Ｖ_ccに接続される。このようにして、前記第１の差動コンパレータにＮＰＮトランジスタＱ₁ 、Ｑ₂ からなる第１の電流切替え回路が形成される。
【００２６】
前記第２の差動コンパレータは、ＮＰＮトランジスタＱ₄ 〜Ｑ₆ を備え、ＮＰＮトランジスタＱ₄ 、Ｑ₅ のエミッタとコレクタとが互いに並列に接続され、この並列に接続されたＱ₄ 、Ｑ₅ のエミッタが抵抗Ｒ₄ の一方の端子に接続され、Ｑ₆ のエミッタが抵抗Ｒ₅ の一方の端子に接続され、抵抗Ｒ₄ 、Ｒ₅ の他方の端子が電流源Ｉ₃ の一方の端子に並列に接続され、電流源Ｉ₃ の他方の端子が接地される。
【００２７】
また、並列に接続されたＱ₄ 、Ｑ₅ のコレクタは、先に説明した第１の差動コンパレータと同様に、前記電流源Ｉ₂ を介して電源電圧Ｖ_ccに接続され、Ｑ₆ のコレクタは、前記保護抵抗Ｒ₃ を介して電源電圧Ｖ_ccに接続されることにより前記第２の差動コンパレータにＮＰＮトランジスタＱ₄ 、Ｑ₅ からなる第２の電流切替え回路が形成される。
【００２８】
前記１個のカレントミラー回路はＰＮＰトランジスタＱ₇ 、Ｑ₈ と抵抗Ｒ₆ からなり、Ｑ₇ 、Ｑ₈ のエミッタはＶ_cc電源に並列に接続され、Ｑ₇ 、Ｑ₈ のベースはＱ₇ のコレクタに並列に接続され、Ｑ₇ のコレクタは電流源Ｉ₂ の一方の端子に接続される。先に述べたように、前記電流源Ｉ₂ の一方の端子には前記第１、第２の電流切り替え回路が並列に接続されているので、前記電流源Ｉ₂ を流れる電流ｉ₀ と前記カレントミラー回路を流れる電流ｉ_Σ の和は、前記第１、第２の電流切り替え回路を流れる電流の和に等しい。
【００２９】
Ｑ₈ のコレクタは抵抗Ｒ₆ の一方の端子に接続され、Ｒ₆ の他方の端子は基準バイアス電圧Ｖ_B に接続され、Ｑ₈ のコレクタとＲ₆ との接続点から出力電圧Ｖ_OUT が取り出される。
【００３０】
この１個のカレントミラー回路により、前記第１の差動コンパレータに含まれるＱ₁ 、Ｑ₂ からなる第１の電流切替え回路のオン電流と第２の差動コンパレータに含まれるＱ₄ 、Ｑ₅ からなる第２の電流切替え回路のオン電流の和と、前記第２の電流源の電流ｉ₀ との差の電流ｉ_Σ を出力側に折り返し、ＰＮＰトランジスタＱ₈ のコレクタと抵抗Ｒ₆ の接続点から、Ｑ₈ とＲ₆ によりＶ_B を基準として電圧増幅された出力電圧Ｖ_OUT を得ることができる。
【００３１】
以上定性的に説明した本発明の第１の実施の形態に係る絶対値検波回路の回路動作は、次のように定量的に解析することができる。図１において、ＮＰＮトランジスタＱ₁ 〜Ｑ₆ のエミッタ抵抗Ｒ₁ 、Ｒ₂ 、Ｒ₄ 、Ｒ₅ が全てＲに等しいと仮定し、電流源Ｉ₁ 、Ｉ₂ 、Ｉ₃ に流れる電流をｉ₀ 、入力電圧をＶ_IN、基準バイアス電圧をＶ_B とする。
【００３２】
［１］Ｖ_IN＞Ｖ_B の場合
ＮＰＮトランジスタＱ₁ 〜Ｑ₆ のコレクタ電流をそれぞれｉ₁ 〜ｉ₆ とする。電流源Ｉ₁ により駆動されるＮＰＮトランジスタＱ₁ 〜Ｑ₃ 及び抵抗Ｒ₁ 、Ｒ₂ からなる正側入力の第１の差動コンパレータにおいて、ＮＰＮトランジスタＱ₂ がオフ状態と考えれば次の関係が成り立つ。
【００３３】
Ｖ_IN−｛Ｖ_T ln（ｉ₁ ／Ｉ_s ）＋ｉ₁ Ｒ｝
＝Ｖ_B −｛Ｖ_T ln（ｉ₃ ／Ｉ_s ）＋ｉ₃ Ｒ｝ …（１）
ここでＶ_T ＝ｋＴ／ｑ（ｋはボルツマン定数、Ｔは絶対温度、ｑは電子電荷）、Ｉ_s はエミッタ接合の逆方向飽和電流である。ｉ₃ ＝ｉ₀ −ｉ₁ の関係を用いて式（１）を変形すれば、
Ｖ_T ln（ｉ₃ ／ｉ₁ ）＝Ｖ_IN−Ｖ_B ＋Ｒ（ｉ₀ −２ｉ₁ ） …（２）
ここでＶ_T ln（ｉ₃ ／ｉ₁ ）＜＜Ｒｉ₁ であるから、
ｉ₁ ＝（Ｖ_IN−Ｖ_B ＋Ｒｉ₀ ）／２Ｒ …（３）
同様に電流源ｉ₃ によって駆動されるＮＰＮトランジスタＱ₄ 〜Ｑ₆ 及び抵抗Ｒ₄ 、Ｒ₅ からなる負側入力の第２の差動コンパレータの出力電流は、ＮＰＮトランジスタＱ₄ がオフ状態と考えれば、
ｉ₅ ＝ｉ₀ ／２ …（４）
したがって、ベース電流を無視すれば、ＰＮＰトランジスタＱ₇ 、Ｑ₈ で構成されるカレントミラー回路に供給される電流ｉ_Σ は次のようになる。
【００３４】
ｉ_Σ ＝ｉ₁ ＋ｉ₅ −ｉ₀
＝（Ｖ_IN−Ｖ_B ）／２Ｒ …（５）
［２］Ｖ_IN＜Ｖ_B の場合
［１］と同様に正側入力の第１の差動コンパレータの出力電流は、ＮＰＮトランジスタＱ₁ がオフ状態と考えれば、
ｉ₂ ＝ｉ₀ ／２ …（６）
同様に負側入力の第２の差動コンパレータ出力電流はＮＰＮトランジスタＱ₅ がオフ状態と考えれば、
Ｖ_IN−｛Ｖ_T ln（ｉ₆ ／Ｉ_s ）＋ｉ₆ Ｒ｝
＝Ｖ_B −｛Ｖ_T ln（ｉ₄ ／Ｉ_s ）＋ｉ₄ Ｒ｝ …（７）
ｉ₆ ＝ｉ₀ −ｉ₄ の関係を用いて式（７）を変形すれば、
Ｖ_T ln（ｉ₆ ／ｉ₄ ）＝Ｖ_B −Ｖ_IN＋Ｒ（２ｉ₄ −ｉ₀ ） …（８）
ここで、Ｖ_T ln（ｉ₄ ／ｉ₆ ）＜＜Ｒｉ₄ であるから、
Ｉ₄ ＝（Ｖ_B −Ｖ_IN＋Ｒｉ₀ ）／２Ｒ …（９）
したがって、ベース電流を無視すれば、ＰＮＰトランジスタＱ₇ 、Ｑ₈ で構成されるカレントミラー回路に供給される電流ｉ_Σ は次のようになる。
【００３５】
ｉ_Σ ＝ｉ₂ ＋ｉ₄ −ｉ₀
＝（Ｖ_B −Ｖ_IN）／２Ｒ …（１０）
ｉ_Σ に関する式（５）、及び式（１０）の結果から、任意の基準バイアス電圧Ｖ_B で決定される絶対値出力が得られることがわかる。また、出力段の負荷抵抗Ｒ₆ により、入出力の電圧利得を任意に設定することができる。
【００３６】
なお本発明は上記の実施の形態に限定されることはない。例えば上記第１の実施の形態のにおいて、ＮＰＮ及びＰＮＰトランジスタを組み合わせて絶対値検波回路を構成したが、これらのバイポーラトランジスタの導電型を反転しても同様な動作を実現することができる。また、必ずしもバイポーラトランジスタに限定されるものではなく、Ｎチャネル型、及びＰチャネル型のＭＯＳトランジスタを用いても同様な動作を実現することができる。その他本発明の要旨を逸脱しない範囲で種々変形して実施することができる。
【００３７】
【発明の効果】
上述したように本発明の絶対値検波回路によれば、素子数が少なく電流切替え回路の構成が単純で、かつ性能ばらつきの原因となるカレントミラー回路の数が１個に限定された絶対値検波回路を提供することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る絶対値検波回路の回路構成を示す図。
【図２】従来の絶対値検波回路の回路構成を示す図。
【符号の説明】
Ｑ₁ 〜Ｑ₆ …ＮＰＮトランジスタ
Ｑ₇ 、Ｑ₈ …ＰＮＰトランジスタ
Ｉ₁ 〜Ｉ₃ …電流源
Ｒ₁ 〜Ｒ₆ …抵抗
ｉ₀ 〜ｉ₆ …電流
Ｑ₁₁、Ｑ₁₂、Ｑ₁₅、Ｑ₁₆、Ｑ₁₇、Ｑ₁₈、Ｑ₂₀…ＮＰＮトランジスタ
Ｑ₁₃、Ｑ₁₄、Ｑ₁₉、Ｑ₂₁、Ｑ₂₂…ＰＮＰトランジスタ
Ｉ₁₁〜Ｉ₁₄…電流源
Ｒ₁₁、Ｒ₁₂…抵抗
Ｖ_cc…電源電圧
Ｖ_B …基準バイアス電圧
ＧＮＤ…接地
Ｖ_IN…入力電圧
Ｖ_OUT …出力電圧

Claims (2)

1. エミッタとコレクタとが互いに並列に接続され、ベースに入力電圧が接続される第１のＮＰＮトランジスタ及びベースに基準バイアス電圧が接続される第２のＮＰＮトランジスタからなる第１の電流切替え回路と、ベースに前記基準バイアス電圧が接続される第３のＮＰＮトランジスタと、前記第１、第２のＮＰＮトランジスタの並列に接続されたエミッタに一方の端子が接続された第１の抵抗と、前記第３のＮＰＮトランジスタのエミッタに一方の端子が接続され、他方の端子が前記第１の抵抗の他方の端子に接続された第２の抵抗と、前記第１、第２の抵抗の他方の端子と接地との間に接続された第１の電流源からなり、前記入力電圧が前記基準バイアス電圧よりも高いときは前記第１のＮＰＮトランジスタがオン状態でかつ前記第２のＮＰＮトランジスタがオフ状態、前記入力電圧が前記基準バイアス電圧よりも低いときは前記第１のＮＰＮトランジスタがオフ状態でかつ前記第２のＮＰＮトランジスタがオン状態となる第１の差動コンパレータと、
   一端が前記第１、第２のＮＰＮトランジスタの並列に接続されたコレクタに接続され、他端が電源電圧に接続された第２の電流源と、
   前記第３のＮＰＮトランジスタのコレクタと前記電源電圧との間に接続された第３の抵抗と、
   エミッタとコレクタとが互いに並列に接続され、かつ並列に接続されたコレクタが前記第１、第２のトランジスタの並列に接続されたコレクタに接続され、ベースに前記基準バイアス電圧が接続される第４のＮＰＮトランジスタ及びベースに前記入力電圧が接続される第５のＮＰＮトランジスタからなる第２の電流切替え回路と、コレクタが前記第３のＮＰＮトランジスタのコレクタに接続され、ベースに前記入力電圧が接続される第６のＮＰＮトランジスタと、前記第４、第５のＮＰＮトランジスタの並列に接続されたエミッタに一方の端子が接続された第４の抵抗と、前記第６のＮＰＮトランジスタのエミッタに一方の端子が接続され、他方の端子が前記第４の抵抗の他方の端子に接続された第５の抵抗と、前記第４、第５の抵抗の他方の端子と前記接地との間に接続された第３の電流源からなり、前記基準バイアス電圧が前記入力電圧よりも高いときは前記第４のＮＰＮトランジスタがオン状態でかつ前記第５のＮＰＮトランジスタがオフ状態、前記基準バイアス電圧が前記入力電圧よりも低いときは前記第４のＮＰＮトランジスタがオフ状態でかつ前記第５のＮＰＮトランジスタがオン状態となる第２の差動コンパレータと、
   前記第２の電流源の一端に接続され、前記第１、第２の差動コンパレータ内の前記第１、第２及び第４、第５のＮＰＮトランジスタのうちオン状態になるＮＰＮトランジスタのオン電流の和と前記第２の電流源の電流との差を出力側に折り返すカレントミラー回路と、
   前記カレントミラー回路の出力側と前記基準バイアス電圧との間に接続された第６の抵抗とを具備し、
   前記カレントミラー回路の出力側と前記第６の抵抗との接続点から出力電圧が取り出されることを特徴とする絶対値検波回路。
2. エミッタとコレクタとが互いに並列に接続され、ベースに入力電圧が接続される第１のＮＰＮトランジスタ及びベースに基準バイアス電圧が接続される第２のＮＰＮトランジスタからなる第１の電流切替え回路と、ベースに前記基準バイアス電圧が接続される第３のＮＰＮトランジスタと、前記第１、第２のＮＰＮトランジスタの並列に接続されたエミッタに一方の端子が接続された第１の抵抗と、前記第３のＮＰＮトランジスタのエミッタに一方の端子が接続され、他方の端子が前記第１の抵抗の他方の端子に接続された第２の抵抗と、前記第１、第２の抵抗の他方の端子と接地との間に接続された第１の電流源からなる第１の差動コンパレータと、
   一端が前記第１、第２のＮＰＮトランジスタの並列に接続されたコレクタに接続され、他端が電源電圧に接続された第２の電流源と、
   前記第３のＮＰＮトランジスタのコレクタと前記電源電圧との間に接続された第３の抵抗と、
   エミッタとコレクタとが互いに並列に接続され、かつ並列に接続されたコレクタが前記第１、第２のトランジスタの並列に接続されたコレクタに接続され、ベースに前記基準バイアス電圧が接続される第４のＮＰＮトランジスタ及びベースに前記入力電圧が接続される第５のＮＰＮトランジスタからなる第２の電流切替え回路と、コレクタが前記第３のＮＰＮトランジスタのコレクタに接続され、ベースに前記入力電圧が接続される第６のＮＰＮトランジスタと、前記第４、第５のＮＰＮトランジスタの並列に接続されたエミッタに一方の端子が接続された第４の抵抗と、前記第６のＮＰＮトランジスタのエミッタに一方の端子が接続され、他方の端子が前記第４の抵抗の他方の端子に接続された第５の抵抗と、前記第４、第５の抵抗の他方の端子と前記接地との間に接続された第３の電流源からなる第２の差動コンパレータと、
   エミッタが前記電源電圧に接続され、ベース、コレクタが互いに接続され、コレクタが前記第２の電流源の一端に接続された第１のＰＮＰトランジスタと、エミッタが前記電源電圧に接続され、ベースが前記第１のＰＮＰトランジスタのベースに接続された第２のＰＮＰトランジスタからなるカレントミラー回路と、
   前記第２のＰＮＰトランジスタのコレクタと前記基準バイアス電圧との間に接続された第６の抵抗とを具備し、
   前記第２のＰＮＰトランジスタのコレクタと前記第６の抵抗との接続点から出力電圧が取り出されることを特徴とする絶対値検波回路。

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