JP2001016040A - 絶対値検波回路 - Google Patents
絶対値検波回路Info
- Publication number
- JP2001016040A JP2001016040A JP11181689A JP18168999A JP2001016040A JP 2001016040 A JP2001016040 A JP 2001016040A JP 11181689 A JP11181689 A JP 11181689A JP 18168999 A JP18168999 A JP 18168999A JP 2001016040 A JP2001016040 A JP 2001016040A
- Authority
- JP
- Japan
- Prior art keywords
- current
- terminal
- resistor
- npn
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】
【課題】性能ばらつきの原因となるカレントミラー回路
の数が少なく、また電流切替え回路の構成が単純で素子
数が少ない絶対値検波回路を提供する。 【解決手段】本発明の絶対値検波回路は、それぞれ電流
切り替え回路を備えた第１、第２の差動コンパレータ
と、この電流切り替え回路に流れる電流の和の一部を出
力側に折り返す１個のカレントミラー回路から構成され
る。前記電流切り替え回路はエミッタとコレクタとを互
いに並列に接続した２個のトランジスタからなり、入力
電圧と基準バイアス電圧とを２個のトランジスタのベー
スにそれぞれ接続し、両者を比較することにより電流が
切り替えられる。このようにすれば、差動コンパレータ
のほかに電流切り替え用トランジスタと複数のカレント
ミラー回路を備え、複雑な電流の折り返しが必要な従来
の絶対値検波回路に比べて、素子数が少なく性能ばらつ
きの小さい絶対値検波回路を提供することができる。
の数が少なく、また電流切替え回路の構成が単純で素子
数が少ない絶対値検波回路を提供する。 【解決手段】本発明の絶対値検波回路は、それぞれ電流
切り替え回路を備えた第１、第２の差動コンパレータ
と、この電流切り替え回路に流れる電流の和の一部を出
力側に折り返す１個のカレントミラー回路から構成され
る。前記電流切り替え回路はエミッタとコレクタとを互
いに並列に接続した２個のトランジスタからなり、入力
電圧と基準バイアス電圧とを２個のトランジスタのベー
スにそれぞれ接続し、両者を比較することにより電流が
切り替えられる。このようにすれば、差動コンパレータ
のほかに電流切り替え用トランジスタと複数のカレント
ミラー回路を備え、複雑な電流の折り返しが必要な従来
の絶対値検波回路に比べて、素子数が少なく性能ばらつ
きの小さい絶対値検波回路を提供することができる。
Description
【０００１】
【発明の属する技術分野】本発明は絶対値検波回路に係
り、特に差動コンパレータと電流切替え回路とカレント
ミラー回路とを用いた絶対値検波回路、及び一般に入力
電圧の変化を一定の電圧に変換する電圧変換回路に関す
るものである。
り、特に差動コンパレータと電流切替え回路とカレント
ミラー回路とを用いた絶対値検波回路、及び一般に入力
電圧の変化を一定の電圧に変換する電圧変換回路に関す
るものである。
【０００２】
【従来の技術】従来の検波回路には、入力電圧と基準バ
イアス電圧ＶB とを比較する差動コンパレータと電流切
替え回路と複数のカレントミラー回路とを用いて、前記
入力電圧が基準電圧ＶB に比べて正の側又は負の側のい
ずれであっても、出力電圧が前記ＶB を基準とする一定
の電圧にクランプされる絶対値検波回路と呼ばれるもの
がある。
イアス電圧ＶB とを比較する差動コンパレータと電流切
替え回路と複数のカレントミラー回路とを用いて、前記
入力電圧が基準電圧ＶB に比べて正の側又は負の側のい
ずれであっても、出力電圧が前記ＶB を基準とする一定
の電圧にクランプされる絶対値検波回路と呼ばれるもの
がある。
【０００３】図２に従来の絶対値検波回路の１例を示
す。図２の絶対値検波回路はＮＰＮトランジスタＱ11、
Ｑ12、Ｑ15、Ｑ16、Ｑ17、Ｑ18、Ｑ20と、ＰＮＰトラン
ジスタＱ13、Ｑ14、Ｑ19、Ｑ21、Ｑ22と、電流源Ｉ11〜
Ｉ14と抵抗Ｒ11、Ｒ12から構成される。
す。図２の絶対値検波回路はＮＰＮトランジスタＱ11、
Ｑ12、Ｑ15、Ｑ16、Ｑ17、Ｑ18、Ｑ20と、ＰＮＰトラン
ジスタＱ13、Ｑ14、Ｑ19、Ｑ21、Ｑ22と、電流源Ｉ11〜
Ｉ14と抵抗Ｒ11、Ｒ12から構成される。
【０００４】図２に示す従来の絶対値検波回路の動作は
次の通りである。１対のＮＰＮトランジスタＱ11、
Ｑ12、電流源Ｉ11〜Ｉ14、及び抵抗Ｒ11からなる回路
は、Ｑ11のベースに入力電圧ＶINを、Ｑ12のベースに基
準バイアス電圧ＶB を接続することにより差動コンパレ
ータとして動作する。
次の通りである。１対のＮＰＮトランジスタＱ11、
Ｑ12、電流源Ｉ11〜Ｉ14、及び抵抗Ｒ11からなる回路
は、Ｑ11のベースに入力電圧ＶINを、Ｑ12のベースに基
準バイアス電圧ＶB を接続することにより差動コンパレ
ータとして動作する。
【０００５】例えば、入力電圧ＶINがＶB より小さい場
合には、差動コンパレータの出力電流により、次段のＱ
14のベースからベース電流が引き出され、Ｑ13のベース
にベース電流が流入する。したがってＱ13オフ状態とな
り、Ｑ15、Ｑ16からなる第１のカレントミラー回路の作
用によりＱ16もオフ状態となる。
合には、差動コンパレータの出力電流により、次段のＱ
14のベースからベース電流が引き出され、Ｑ13のベース
にベース電流が流入する。したがってＱ13オフ状態とな
り、Ｑ15、Ｑ16からなる第１のカレントミラー回路の作
用によりＱ16もオフ状態となる。
【０００６】Ｑ14のコレクタ電流は、順方向のエミッタ
接合からＱ19に流入し、Ｑ17、Ｑ18からなる第２のカレ
ントミラー回路によりＱ18のコレクタ電流に折り返され
る。さらに、Ｑ18のコレクタ電流はＱ21、Ｑ22からなる
第３のカレントミラー回路によりＱ22のコレクタ電流に
折り返され、抵抗Ｒ12との接続点から出力電圧ＶOUTが
出力される。
接合からＱ19に流入し、Ｑ17、Ｑ18からなる第２のカレ
ントミラー回路によりＱ18のコレクタ電流に折り返され
る。さらに、Ｑ18のコレクタ電流はＱ21、Ｑ22からなる
第３のカレントミラー回路によりＱ22のコレクタ電流に
折り返され、抵抗Ｒ12との接続点から出力電圧ＶOUTが
出力される。
【０００７】逆に入力電圧ＶINがＶB より大きい場合に
は、差動コンパレータの出力電流により、次段のＱ13の
ベースからベース電流が引き出され、Ｑ14のベースにベ
ース電流が流入する。したがってＱ14はオフ状態とな
り、Ｑ13のコレクタ電流がＱ15、Ｑ16からなる第１のカ
レントミラー回路の作用によりＱ16のコレクタ電流に折
り返される。
は、差動コンパレータの出力電流により、次段のＱ13の
ベースからベース電流が引き出され、Ｑ14のベースにベ
ース電流が流入する。したがってＱ14はオフ状態とな
り、Ｑ13のコレクタ電流がＱ15、Ｑ16からなる第１のカ
レントミラー回路の作用によりＱ16のコレクタ電流に折
り返される。
【０００８】Ｑ16のコレクタ電流は、順方向のＱ20のエ
ミッタ接合から引き出され、Ｑ19側には電流が流れな
い。したがってＱ17、Ｑ18からなる第２のカレントミラ
ー回路によりＱ18のコレクタ電流もオフ状態となる。Ｑ
20のコレクタ電流はＱ21、Ｑ22からなる第３のカレント
ミラー回路によりＱ22のコレクタ電流に折り返され、抵
抗Ｒ12との接続点から出力電圧ＶOUT が出力される。
ミッタ接合から引き出され、Ｑ19側には電流が流れな
い。したがってＱ17、Ｑ18からなる第２のカレントミラ
ー回路によりＱ18のコレクタ電流もオフ状態となる。Ｑ
20のコレクタ電流はＱ21、Ｑ22からなる第３のカレント
ミラー回路によりＱ22のコレクタ電流に折り返され、抵
抗Ｒ12との接続点から出力電圧ＶOUT が出力される。
【０００９】このようにして差動コンパレータの他、Ｑ
19及びＱ20からなる電流切り替え回路と、Ｑ15〜Ｑ18、
Ｑ21、Ｑ22からなる第１乃至第３のカレントミラー回路
とを用いることにより、入力電圧ＶINが基準電圧ＶB に
比べて正の側、及び負の側のいずれであっても、出力電
圧ＶOUT が前記ＶB を基準とする一定の電圧にクランプ
される絶対値検波回路を構成することができる。
19及びＱ20からなる電流切り替え回路と、Ｑ15〜Ｑ18、
Ｑ21、Ｑ22からなる第１乃至第３のカレントミラー回路
とを用いることにより、入力電圧ＶINが基準電圧ＶB に
比べて正の側、及び負の側のいずれであっても、出力電
圧ＶOUT が前記ＶB を基準とする一定の電圧にクランプ
される絶対値検波回路を構成することができる。
【００１０】しかし、図２に示す従来の絶対値検波回路
は素子数が多く、また、３個のカレントミラー回路によ
る複雑な電流経路の折り返しの回数が多いため、性能の
ばらつきが生じ易いという問題点があった。
は素子数が多く、また、３個のカレントミラー回路によ
る複雑な電流経路の折り返しの回数が多いため、性能の
ばらつきが生じ易いという問題点があった。
【００１１】
【発明が解決しようとする課題】上記したように従来の
絶対値検波回路は素子数が多く、３個ののカレントミラ
ー回路による複雑な電流経路の折り返しが行われるた
め、性能のばらつきが大きいという問題があった。
絶対値検波回路は素子数が多く、３個ののカレントミラ
ー回路による複雑な電流経路の折り返しが行われるた
め、性能のばらつきが大きいという問題があった。
【００１２】本発明は上記の問題点を解決すべくなされ
たもので、素子数が少なく電流切替え回路の構成が単純
で、かつ性能ばらつきの原因となるカレントミラー回路
の数が１個に限定された絶対値検波回路を提供すること
を目的とする。
たもので、素子数が少なく電流切替え回路の構成が単純
で、かつ性能ばらつきの原因となるカレントミラー回路
の数が１個に限定された絶対値検波回路を提供すること
を目的とする。
【００１３】
【課題を解決するための手段】本発明の絶対値検波回路
は、入力電圧と基準バイアス電圧とを比較して並列回路
を流れる電流のオン状態とオフ状態とを互いに切り換え
る電流切替え回路をそれぞれ備えた第１、第２の差動コ
ンパレータと、前記第１、第２の差動コンパレータに含
まれる前記電流切り替え回路の電流の和の一部を出力側
に折り返す１個のカレントミラー回路とを具備すること
を特徴とする。
は、入力電圧と基準バイアス電圧とを比較して並列回路
を流れる電流のオン状態とオフ状態とを互いに切り換え
る電流切替え回路をそれぞれ備えた第１、第２の差動コ
ンパレータと、前記第１、第２の差動コンパレータに含
まれる前記電流切り替え回路の電流の和の一部を出力側
に折り返す１個のカレントミラー回路とを具備すること
を特徴とする。
【００１４】好ましくは前記第１、第２の差動コンパレ
ータは、それぞれ第１、第２、及び第３のＮＰＮトラン
ジスタを備え、前記第１、第２のＮＰＮトランジスタの
エミッタとコレクタとが互いに接続され、前記第１、第
２のＮＰＮトランジスタのエミッタは第１の抵抗の一方
の端子に並列に接続され、前記第３のＮＰＮトランジス
タのエミッタは第２の抵抗の一方の端子に接続され、前
記第１、第２の抵抗の他方の端子は第１の電流源の一方
の端子に並列に接続され、前記第１の電流源の他方の端
子は接地される。
ータは、それぞれ第１、第２、及び第３のＮＰＮトラン
ジスタを備え、前記第１、第２のＮＰＮトランジスタの
エミッタとコレクタとが互いに接続され、前記第１、第
２のＮＰＮトランジスタのエミッタは第１の抵抗の一方
の端子に並列に接続され、前記第３のＮＰＮトランジス
タのエミッタは第２の抵抗の一方の端子に接続され、前
記第１、第２の抵抗の他方の端子は第１の電流源の一方
の端子に並列に接続され、前記第１の電流源の他方の端
子は接地される。
【００１５】前記第１、第２のＮＰＮトランジスタのコ
レクタは第２の電流源の一方の端子に並列に接続され、
前記第２の電流源の他方の端子は電源電圧に接続され、
前記第３のＮＰＮトランジスタのコレクタは第３の抵抗
を介して前記電源電圧に接続され、かつ、前記第１、第
２のＮＰＮトランジスタのベースにそれぞれ前記入力電
圧と前記基準バイアス電圧を接続し、前記第３のＮＰＮ
トランジスタのベースに前記基準バイアス電圧を接続す
ることにより、前記第１、第２の差動コンパレータに、
それぞれ前記第１、第２のＮＰＮトランジスタからなる
前記電流切替え回路が構成される。
レクタは第２の電流源の一方の端子に並列に接続され、
前記第２の電流源の他方の端子は電源電圧に接続され、
前記第３のＮＰＮトランジスタのコレクタは第３の抵抗
を介して前記電源電圧に接続され、かつ、前記第１、第
２のＮＰＮトランジスタのベースにそれぞれ前記入力電
圧と前記基準バイアス電圧を接続し、前記第３のＮＰＮ
トランジスタのベースに前記基準バイアス電圧を接続す
ることにより、前記第１、第２の差動コンパレータに、
それぞれ前記第１、第２のＮＰＮトランジスタからなる
前記電流切替え回路が構成される。
【００１６】前記電流切替え回路は、前記入力電圧が前
記基準バイアス電圧の正の側にあれば前記第１、第２の
ＮＰＮトランジスタがそれぞれオン状態及びオフ状態と
なり、前記入力電圧が前記基準バイアス電圧の負の側に
あれば前記第１、第２のＮＰＮトランジスタがそれぞれ
オフ状態及びオン状態となるものであって、前記１個の
カレントミラー回路は、前記第１、第２の差動コンパレ
ータにそれぞれ含まれる前記電流切替え回路のオン電流
の和と前記第２の電流源の電流との差を出力側に折り返
すものであることを特徴とする。
記基準バイアス電圧の正の側にあれば前記第１、第２の
ＮＰＮトランジスタがそれぞれオン状態及びオフ状態と
なり、前記入力電圧が前記基準バイアス電圧の負の側に
あれば前記第１、第２のＮＰＮトランジスタがそれぞれ
オフ状態及びオン状態となるものであって、前記１個の
カレントミラー回路は、前記第１、第２の差動コンパレ
ータにそれぞれ含まれる前記電流切替え回路のオン電流
の和と前記第２の電流源の電流との差を出力側に折り返
すものであることを特徴とする。
【００１７】好ましくは前記第１の差動コンパレータ
は、第１、第２、及び第３のＮＰＮトランジスタと第
１、第２、及び第３の抵抗と第１、第２の電流源からな
り、前記第１のＮＰＮトランジスタのベースには前記入
力電圧が接続され、前記第２、第３のＮＰＮトランジス
タのベースには前記基準バイアス電圧が接続され、前記
第１、第２のＮＰＮトランジスタのエミッタは前記第１
の抵抗の一方の端子に並列に接続され、前記第３のＮＰ
Ｎトランジスタのエミッタは前記第２の抵抗の一方の端
子に接続され、前記第１、第２の抵抗の他方の端子は前
記第１の電流源の一方の端子に並列に接続され、前記第
１の電流源の他方の端子は接地される。
は、第１、第２、及び第３のＮＰＮトランジスタと第
１、第２、及び第３の抵抗と第１、第２の電流源からな
り、前記第１のＮＰＮトランジスタのベースには前記入
力電圧が接続され、前記第２、第３のＮＰＮトランジス
タのベースには前記基準バイアス電圧が接続され、前記
第１、第２のＮＰＮトランジスタのエミッタは前記第１
の抵抗の一方の端子に並列に接続され、前記第３のＮＰ
Ｎトランジスタのエミッタは前記第２の抵抗の一方の端
子に接続され、前記第１、第２の抵抗の他方の端子は前
記第１の電流源の一方の端子に並列に接続され、前記第
１の電流源の他方の端子は接地される。
【００１８】、前記第１、第２のＮＰＮトランジスタの
コレクタは前記第２の電流源の一方の端子に並列に接続
され、前記第２の電流源の他方の端子は前記電源電圧に
接続され、前記第３のＮＰＮトランジスタのコレクタは
前記第３の抵抗の一方の端子に接続され、前記第３の抵
抗の他方の端子は前記電源電圧に接続されることにより
前記第１の差動コンパレータに前記第１、第２のＮＰＮ
トランジスタからなる前記電流切替え回路が形成され
る。
コレクタは前記第２の電流源の一方の端子に並列に接続
され、前記第２の電流源の他方の端子は前記電源電圧に
接続され、前記第３のＮＰＮトランジスタのコレクタは
前記第３の抵抗の一方の端子に接続され、前記第３の抵
抗の他方の端子は前記電源電圧に接続されることにより
前記第１の差動コンパレータに前記第１、第２のＮＰＮ
トランジスタからなる前記電流切替え回路が形成され
る。
【００１９】前記第２の差動コンパレータは、第４、第
５及び第６のＮＰＮトランジスタと前記第３の抵抗と第
４、第５の抵抗と前記第２の電流源と第３の電流源とか
らなり、前記第５、第６のＮＰＮトランジスタのベース
には前記入力電圧が接続され、前記第４のＮＰＮトラン
ジスタのベースには前記基準バイアス電圧が接続され、
前記第４、第５のＮＰＮトランジスタのエミッタは前記
第４の抵抗の一方の端子に並列に接続され、前記第６の
ＮＰＮトランジスタのエミッタは前記第５の抵抗の一方
の端子に接続され、前記第４、第５の抵抗の他方の端子
は前記第３の電流源の一方の端子に並列に接続され、前
記第３の電流源の他方の端子は接地される。
５及び第６のＮＰＮトランジスタと前記第３の抵抗と第
４、第５の抵抗と前記第２の電流源と第３の電流源とか
らなり、前記第５、第６のＮＰＮトランジスタのベース
には前記入力電圧が接続され、前記第４のＮＰＮトラン
ジスタのベースには前記基準バイアス電圧が接続され、
前記第４、第５のＮＰＮトランジスタのエミッタは前記
第４の抵抗の一方の端子に並列に接続され、前記第６の
ＮＰＮトランジスタのエミッタは前記第５の抵抗の一方
の端子に接続され、前記第４、第５の抵抗の他方の端子
は前記第３の電流源の一方の端子に並列に接続され、前
記第３の電流源の他方の端子は接地される。
【００２０】前記第４、第５のＮＰＮトランジスタのコ
レクタは前記第２の電流源の一方の端子に並列に接続さ
れ、前記第６のＮＰＮトランジスタのコレクタは前記第
３の抵抗の一方の端子に接続されることにより前記第２
の差動コンパレータに前記第４、第５のＮＰＮトランジ
スタからなる前記電流切替え回路が形成される。
レクタは前記第２の電流源の一方の端子に並列に接続さ
れ、前記第６のＮＰＮトランジスタのコレクタは前記第
３の抵抗の一方の端子に接続されることにより前記第２
の差動コンパレータに前記第４、第５のＮＰＮトランジ
スタからなる前記電流切替え回路が形成される。
【００２１】また、前記１個のカレントミラー回路は第
７、第８のＰＮＰトランジスタと第６の抵抗からなり、
前記第７、第８のＰＮＰトランジスタのエミッタは前記
電源電圧に並列に接続され、前記第７、第８のトランジ
スタのベースは前記第７のトランジスタのコレクタに並
列に接続され、前記第７のＰＮＰトランジスタのコレク
タは前記第２の電流源の一方の端子に接続され、前記第
８のＰＮＰトランジスタのコレクタは前記第６の抵抗の
一方の端子に接続され、前記第６の抵抗の他方の端子は
前記基準バイアス電圧に接続され、前記第８のＰＮＰト
ランジスタのコレクタから出力電圧が取り出されること
を特徴とする。
７、第８のＰＮＰトランジスタと第６の抵抗からなり、
前記第７、第８のＰＮＰトランジスタのエミッタは前記
電源電圧に並列に接続され、前記第７、第８のトランジ
スタのベースは前記第７のトランジスタのコレクタに並
列に接続され、前記第７のＰＮＰトランジスタのコレク
タは前記第２の電流源の一方の端子に接続され、前記第
８のＰＮＰトランジスタのコレクタは前記第６の抵抗の
一方の端子に接続され、前記第６の抵抗の他方の端子は
前記基準バイアス電圧に接続され、前記第８のＰＮＰト
ランジスタのコレクタから出力電圧が取り出されること
を特徴とする。
【００２２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１に本発明の第１の実施
の形態に係る絶対値検波回路の構成を示す。この絶対値
検波回路は、ＮＰＮトランジスタＱ1 〜Ｑ6 と、ＰＮＰ
トランジスタＱ7 、Ｑ8 と、電流源Ｉ 1 〜Ｉ3 と、抵抗
Ｒ1 〜Ｒ6 から構成される。ここでＲ3 はサージ等によ
る過電流を回避する保護抵抗である。
施の形態を詳細に説明する。図１に本発明の第１の実施
の形態に係る絶対値検波回路の構成を示す。この絶対値
検波回路は、ＮＰＮトランジスタＱ1 〜Ｑ6 と、ＰＮＰ
トランジスタＱ7 、Ｑ8 と、電流源Ｉ 1 〜Ｉ3 と、抵抗
Ｒ1 〜Ｒ6 から構成される。ここでＲ3 はサージ等によ
る過電流を回避する保護抵抗である。
【００２３】本発明の絶対値検波回路は、第１の電流切
替え回路を含む第１の差動コンパレータと、第２の電流
切替え回路を含む第２の差動コンパレータと、前記第
１、第２の電流切替え回路の出力電流の和の一部を絶対
値検波回路の出力側に折り返す１個のカレントミラー回
路とを備えている。
替え回路を含む第１の差動コンパレータと、第２の電流
切替え回路を含む第２の差動コンパレータと、前記第
１、第２の電流切替え回路の出力電流の和の一部を絶対
値検波回路の出力側に折り返す１個のカレントミラー回
路とを備えている。
【００２４】前記第１の差動コンパレータは、ＮＰＮト
ランジスタＱ1 〜Ｑ3 を備え、ＮＰＮトランジスタ
Ｑ1 、Ｑ2 のエミッタとコレクタとが互いに並列に接続
され、この並列に接続されたＱ1 、Ｑ2 のエミッタが抵
抗Ｒ1 の一方の端子に接続され、Ｑ3 のエミッタが抵抗
Ｒ2 の一方の端子に接続され、抵抗Ｒ1 、Ｒ2 の他方の
端子が電流源Ｉ1 の一方の端子に並列に接続され、電流
源Ｉ1 の他方の端子が接地される。
ランジスタＱ1 〜Ｑ3 を備え、ＮＰＮトランジスタ
Ｑ1 、Ｑ2 のエミッタとコレクタとが互いに並列に接続
され、この並列に接続されたＱ1 、Ｑ2 のエミッタが抵
抗Ｒ1 の一方の端子に接続され、Ｑ3 のエミッタが抵抗
Ｒ2 の一方の端子に接続され、抵抗Ｒ1 、Ｒ2 の他方の
端子が電流源Ｉ1 の一方の端子に並列に接続され、電流
源Ｉ1 の他方の端子が接地される。
【００２５】また、前記並列に接続されたＱ1 、Ｑ2 の
コレクタは電流源Ｉ2 を介して電源電圧Ｖccに接続さ
れ、Ｑ3 のコレクタは、前記保護抵抗Ｒ3 を介して電源
電圧Ｖ ccに接続される。このようにして、前記第１の差
動コンパレータにＮＰＮトランジスタＱ1 、Ｑ2 からな
る第１の電流切替え回路が形成される。
コレクタは電流源Ｉ2 を介して電源電圧Ｖccに接続さ
れ、Ｑ3 のコレクタは、前記保護抵抗Ｒ3 を介して電源
電圧Ｖ ccに接続される。このようにして、前記第１の差
動コンパレータにＮＰＮトランジスタＱ1 、Ｑ2 からな
る第１の電流切替え回路が形成される。
【００２６】前記第２の差動コンパレータは、ＮＰＮト
ランジスタＱ4 〜Ｑ6 を備え、ＮＰＮトランジスタ
Ｑ4 、Ｑ5 のエミッタとコレクタとが互いに並列に接続
され、この並列に接続されたＱ4 、Ｑ5 のエミッタが抵
抗Ｒ4 の一方の端子に接続され、Ｑ6 のエミッタが抵抗
Ｒ5 の一方の端子に接続され、抵抗Ｒ4 、Ｒ5 の他方の
端子が電流源Ｉ3 の一方の端子に並列に接続され、電流
源Ｉ3 の他方の端子が接地される。
ランジスタＱ4 〜Ｑ6 を備え、ＮＰＮトランジスタ
Ｑ4 、Ｑ5 のエミッタとコレクタとが互いに並列に接続
され、この並列に接続されたＱ4 、Ｑ5 のエミッタが抵
抗Ｒ4 の一方の端子に接続され、Ｑ6 のエミッタが抵抗
Ｒ5 の一方の端子に接続され、抵抗Ｒ4 、Ｒ5 の他方の
端子が電流源Ｉ3 の一方の端子に並列に接続され、電流
源Ｉ3 の他方の端子が接地される。
【００２７】また、並列に接続されたＱ4 、Ｑ5 のコレ
クタは、先に説明した第１の差動コンパレータと同様
に、前記電流源Ｉ2 を介して電源電圧Ｖccに接続され、
Ｑ6 のコレクタは、前記保護抵抗Ｒ3 を介して電源電圧
Ｖccに接続されることにより前記第２の差動コンパレー
タにＮＰＮトランジスタＱ4 、Ｑ5 からなる第２の電流
切替え回路が形成される。
クタは、先に説明した第１の差動コンパレータと同様
に、前記電流源Ｉ2 を介して電源電圧Ｖccに接続され、
Ｑ6 のコレクタは、前記保護抵抗Ｒ3 を介して電源電圧
Ｖccに接続されることにより前記第２の差動コンパレー
タにＮＰＮトランジスタＱ4 、Ｑ5 からなる第２の電流
切替え回路が形成される。
【００２８】前記１個のカレントミラー回路はＰＮＰト
ランジスタＱ7 、Ｑ8 と抵抗Ｒ6 からなり、Ｑ7 、Ｑ8
のエミッタはＶcc電源に並列に接続され、Ｑ7 、Ｑ8 の
ベースはＱ7 のコレクタに並列に接続され、Ｑ7 のコレ
クタは電流源Ｉ2 の一方の端子に接続される。先に述べ
たように、前記電流源Ｉ2 の一方の端子には前記第１、
第２の電流切り替え回路が並列に接続されているので、
前記電流源Ｉ2 を流れる電流ｉ0 と前記カレントミラー
回路を流れる電流ｉΣ の和は、前記第１、第２の電流
切り替え回路を流れる電流の和に等しい。
ランジスタＱ7 、Ｑ8 と抵抗Ｒ6 からなり、Ｑ7 、Ｑ8
のエミッタはＶcc電源に並列に接続され、Ｑ7 、Ｑ8 の
ベースはＱ7 のコレクタに並列に接続され、Ｑ7 のコレ
クタは電流源Ｉ2 の一方の端子に接続される。先に述べ
たように、前記電流源Ｉ2 の一方の端子には前記第１、
第２の電流切り替え回路が並列に接続されているので、
前記電流源Ｉ2 を流れる電流ｉ0 と前記カレントミラー
回路を流れる電流ｉΣ の和は、前記第１、第２の電流
切り替え回路を流れる電流の和に等しい。
【００２９】Ｑ8 のコレクタは抵抗Ｒ6 の一方の端子に
接続され、Ｒ6 の他方の端子は基準バイアス電圧ＶB に
接続され、Ｑ8 のコレクタとＲ6 との接続点から出力電
圧Ｖ OUT が取り出される。
接続され、Ｒ6 の他方の端子は基準バイアス電圧ＶB に
接続され、Ｑ8 のコレクタとＲ6 との接続点から出力電
圧Ｖ OUT が取り出される。
【００３０】この１個のカレントミラー回路により、前
記第１の差動コンパレータに含まれるＱ1 、Ｑ2 からな
る第１の電流切替え回路のオン電流と第２の差動コンパ
レータに含まれるＱ4 、Ｑ5 からなる第２の電流切替え
回路のオン電流の和と、前記第２の電流源の電流ｉ0 と
の差の電流ｉΣ を出力側に折り返し、ＰＮＰトランジ
スタＱ8 のコレクタと抵抗Ｒ6 の接続点から、Ｑ8 とＲ
6 によりＶB を基準として電圧増幅された出力電圧Ｖ
OUT を得ることができる。
記第１の差動コンパレータに含まれるＱ1 、Ｑ2 からな
る第１の電流切替え回路のオン電流と第２の差動コンパ
レータに含まれるＱ4 、Ｑ5 からなる第２の電流切替え
回路のオン電流の和と、前記第２の電流源の電流ｉ0 と
の差の電流ｉΣ を出力側に折り返し、ＰＮＰトランジ
スタＱ8 のコレクタと抵抗Ｒ6 の接続点から、Ｑ8 とＲ
6 によりＶB を基準として電圧増幅された出力電圧Ｖ
OUT を得ることができる。
【００３１】以上定性的に説明した本発明の第１の実施
の形態に係る絶対値検波回路の回路動作は、次のように
定量的に解析することができる。図１において、ＮＰＮ
トランジスタＱ1 〜Ｑ6 のエミッタ抵抗Ｒ1 、Ｒ2 、Ｒ
4 、Ｒ5 が全てＲに等しいと仮定し、電流源Ｉ1 、
Ｉ2 、Ｉ3 に流れる電流をｉ0 、入力電圧をＶIN、基準
バイアス電圧をＶB とする。
の形態に係る絶対値検波回路の回路動作は、次のように
定量的に解析することができる。図１において、ＮＰＮ
トランジスタＱ1 〜Ｑ6 のエミッタ抵抗Ｒ1 、Ｒ2 、Ｒ
4 、Ｒ5 が全てＲに等しいと仮定し、電流源Ｉ1 、
Ｉ2 、Ｉ3 に流れる電流をｉ0 、入力電圧をＶIN、基準
バイアス電圧をＶB とする。
【００３２】［１］ＶIN＞ＶB の場合 ＮＰＮトランジスタＱ1 〜Ｑ6 のコレクタ電流をそれぞ
れｉ1 〜ｉ6 とする。電流源Ｉ1 により駆動されるＮＰ
ＮトランジスタＱ1 〜Ｑ3 及び抵抗Ｒ1 、Ｒ2からなる
正側入力の第１の差動コンパレータにおいて、ＮＰＮト
ランジスタＱ2がオフ状態と考えれば次の関係が成り立
つ。
れｉ1 〜ｉ6 とする。電流源Ｉ1 により駆動されるＮＰ
ＮトランジスタＱ1 〜Ｑ3 及び抵抗Ｒ1 、Ｒ2からなる
正側入力の第１の差動コンパレータにおいて、ＮＰＮト
ランジスタＱ2がオフ状態と考えれば次の関係が成り立
つ。
【００３３】 ＶIN−｛ＶT ln（ｉ1 ／Ｉs ）＋ｉ1 Ｒ｝ ＝ＶB −｛ＶT ln（ｉ3 ／Ｉs ）＋ｉ3 Ｒ｝ …（１） ここでＶT ＝ｋＴ／ｑ（ｋはボルツマン定数、Ｔは絶対
温度、ｑは電子電荷）、Ｉs はエミッタ接合の逆方向飽
和電流である。ｉ3 ＝ｉ0 −ｉ1 の関係を用いて式
（１）を変形すれば、 ＶT ln（ｉ3 ／ｉ1 ）＝ＶIN−ＶB ＋Ｒ（ｉ0 −２ｉ1 ） …（２） ここでＶT ln（ｉ3 ／ｉ1 ）＜＜Ｒｉ1 であるから、 ｉ1 ＝（ＶIN−ＶB ＋Ｒｉ0 ）／２Ｒ …（３） 同様に電流源ｉ3 によって駆動されるＮＰＮトランジス
タＱ4 〜Ｑ6 及び抵抗Ｒ4 、Ｒ5 からなる負側入力の第
２の差動コンパレータの出力電流は、ＮＰＮトランジス
タＱ4 がオフ状態と考えれば、 ｉ5 ＝ｉ0 ／２ …（４） したがって、ベース電流を無視すれば、ＰＮＰトランジ
スタＱ7 、Ｑ8 で構成されるカレントミラー回路に供給
される電流ｉΣ は次のようになる。
温度、ｑは電子電荷）、Ｉs はエミッタ接合の逆方向飽
和電流である。ｉ3 ＝ｉ0 −ｉ1 の関係を用いて式
（１）を変形すれば、 ＶT ln（ｉ3 ／ｉ1 ）＝ＶIN−ＶB ＋Ｒ（ｉ0 −２ｉ1 ） …（２） ここでＶT ln（ｉ3 ／ｉ1 ）＜＜Ｒｉ1 であるから、 ｉ1 ＝（ＶIN−ＶB ＋Ｒｉ0 ）／２Ｒ …（３） 同様に電流源ｉ3 によって駆動されるＮＰＮトランジス
タＱ4 〜Ｑ6 及び抵抗Ｒ4 、Ｒ5 からなる負側入力の第
２の差動コンパレータの出力電流は、ＮＰＮトランジス
タＱ4 がオフ状態と考えれば、 ｉ5 ＝ｉ0 ／２ …（４） したがって、ベース電流を無視すれば、ＰＮＰトランジ
スタＱ7 、Ｑ8 で構成されるカレントミラー回路に供給
される電流ｉΣ は次のようになる。
【００３４】 ｉΣ ＝ｉ1 ＋ｉ5 −ｉ0 ＝（ＶIN−ＶB ）／２Ｒ …（５） ［２］ＶIN＜ＶB の場合 ［１］と同様に正側入力の第１の差動コンパレータの出
力電流は、ＮＰＮトランジスタＱ1 がオフ状態と考えれ
ば、 ｉ2 ＝ｉ0 ／２ …（６） 同様に負側入力の第２の差動コンパレータ出力電流はＮ
ＰＮトランジスタＱ5がオフ状態と考えれば、 ＶIN−｛ＶT ln（ｉ6 ／Ｉs ）＋ｉ6 Ｒ｝ ＝ＶB −｛ＶT ln（ｉ4 ／Ｉs ）＋ｉ4 Ｒ｝ …（７） ｉ6 ＝ｉ0 −ｉ4 の関係を用いて式（７）を変形すれ
ば、 ＶT ln（ｉ6 ／ｉ4 ）＝ＶB −ＶIN＋Ｒ（２ｉ4 −ｉ0 ） …（８） ここで、ＶT ln（ｉ4 ／ｉ6 ）＜＜Ｒｉ4 であるから、 Ｉ4 ＝（ＶB −ＶIN＋Ｒｉ0 ）／２Ｒ …（９） したがって、ベース電流を無視すれば、ＰＮＰトランジ
スタＱ7 、Ｑ8 で構成されるカレントミラー回路に供
給される電流ｉΣ は次のようになる。
力電流は、ＮＰＮトランジスタＱ1 がオフ状態と考えれ
ば、 ｉ2 ＝ｉ0 ／２ …（６） 同様に負側入力の第２の差動コンパレータ出力電流はＮ
ＰＮトランジスタＱ5がオフ状態と考えれば、 ＶIN−｛ＶT ln（ｉ6 ／Ｉs ）＋ｉ6 Ｒ｝ ＝ＶB −｛ＶT ln（ｉ4 ／Ｉs ）＋ｉ4 Ｒ｝ …（７） ｉ6 ＝ｉ0 −ｉ4 の関係を用いて式（７）を変形すれ
ば、 ＶT ln（ｉ6 ／ｉ4 ）＝ＶB −ＶIN＋Ｒ（２ｉ4 −ｉ0 ） …（８） ここで、ＶT ln（ｉ4 ／ｉ6 ）＜＜Ｒｉ4 であるから、 Ｉ4 ＝（ＶB −ＶIN＋Ｒｉ0 ）／２Ｒ …（９） したがって、ベース電流を無視すれば、ＰＮＰトランジ
スタＱ7 、Ｑ8 で構成されるカレントミラー回路に供
給される電流ｉΣ は次のようになる。
【００３５】 ｉΣ ＝ｉ2 ＋ｉ4 −ｉ0 ＝（ＶB −ＶIN）／２Ｒ …（１０） ｉΣ に関する式（５）、及び式（１０）の結果から、
任意の基準バイアス電圧ＶB で決定される絶対値出力が
得られることがわかる。また、出力段の負荷抵抗Ｒ6 に
より、入出力の電圧利得を任意に設定することができ
る。
任意の基準バイアス電圧ＶB で決定される絶対値出力が
得られることがわかる。また、出力段の負荷抵抗Ｒ6 に
より、入出力の電圧利得を任意に設定することができ
る。
【００３６】なお本発明は上記の実施の形態に限定され
ることはない。例えば上記第１の実施の形態のにおい
て、ＮＰＮ及びＰＮＰトランジスタを組み合わせて絶対
値検波回路を構成したが、これらのバイポーラトランジ
スタの導電型を反転しても同様な動作を実現することが
できる。また、必ずしもバイポーラトランジスタに限定
されるものではなく、Ｎチャネル型、及びＰチャネル型
のＭＯＳトランジスタを用いても同様な動作を実現する
ことができる。その他本発明の要旨を逸脱しない範囲で
種々変形して実施することができる。
ることはない。例えば上記第１の実施の形態のにおい
て、ＮＰＮ及びＰＮＰトランジスタを組み合わせて絶対
値検波回路を構成したが、これらのバイポーラトランジ
スタの導電型を反転しても同様な動作を実現することが
できる。また、必ずしもバイポーラトランジスタに限定
されるものではなく、Ｎチャネル型、及びＰチャネル型
のＭＯＳトランジスタを用いても同様な動作を実現する
ことができる。その他本発明の要旨を逸脱しない範囲で
種々変形して実施することができる。
【００３７】
【発明の効果】上述したように本発明の絶対値検波回路
によれば、素子数が少なく電流切替え回路の構成が単純
で、かつ性能ばらつきの原因となるカレントミラー回路
の数が１個に限定された絶対値検波回路を提供すること
が可能になる。
によれば、素子数が少なく電流切替え回路の構成が単純
で、かつ性能ばらつきの原因となるカレントミラー回路
の数が１個に限定された絶対値検波回路を提供すること
が可能になる。
【図１】本発明の第１の実施の形態に係る絶対値検波回
路の回路構成を示す図。
路の回路構成を示す図。
【図２】従来の絶対値検波回路の回路構成を示す図。
Ｑ1 〜Ｑ6 …ＮＰＮトランジスタ Ｑ7 、Ｑ8 …ＰＮＰトランジスタ Ｉ1 〜Ｉ3 …電流源 Ｒ1 〜Ｒ6 …抵抗 ｉ0 〜ｉ6 …電流 Ｑ11、Ｑ12、Ｑ15、Ｑ16、Ｑ17、Ｑ18、Ｑ20…ＮＰＮト
ランジスタ Ｑ13、Ｑ14、Ｑ19、Ｑ21、Ｑ22…ＰＮＰトランジスタ Ｉ11〜Ｉ14…電流源 Ｒ11、Ｒ12…抵抗 Ｖcc…電源電圧 ＶB …基準バイアス電圧 ＧＮＤ…接地 ＶIN…入力電圧 ＶOUT …出力電圧
ランジスタ Ｑ13、Ｑ14、Ｑ19、Ｑ21、Ｑ22…ＰＮＰトランジスタ Ｉ11〜Ｉ14…電流源 Ｒ11、Ｒ12…抵抗 Ｖcc…電源電圧 ＶB …基準バイアス電圧 ＧＮＤ…接地 ＶIN…入力電圧 ＶOUT …出力電圧
Claims (3)
- 【請求項１】 入力電圧と基準バイアス電圧とを比較し
て並列回路を流れる電流のオン状態とオフ状態とを互い
に切り換える電流切替え回路をそれぞれ備えた第１、第
２の差動コンパレータと、 前記第１、第２の差動コンパレータに含まれる前記電流
切り替え回路の電流の和の一部を出力側に折り返す１個
のカレントミラー回路と、 を具備することを特徴とする絶対値検波回路。 - 【請求項２】 前記第１、第２の差動コンパレータは、
それぞれ第１、第２及び第３のＮＰＮトランジスタを備
え、前記第１、第２のＮＰＮトランジスタのエミッタと
コレクタとが互いに接続され、 前記第１、第２のＮＰＮトランジスタのエミッタは第１
の抵抗の一方の端子に並列に接続され、 前記第３のＮＰＮトランジスタのエミッタは第２の抵抗
の一方の端子に接続され、 前記第１、第２の抵抗の他方の端子は第１の電流源の一
方の端子に並列に接続され、 前記第１の電流源の他方の端子は接地され、 前記第１、第２のＮＰＮトランジスタのコレクタは第２
の電流源の一方の端子に並列に接続され、 前記第２の電流源の他方の端子は電源電圧に接続され、 前記第３のＮＰＮトランジスタのコレクタは第３の抵抗
を介して前記電源電圧に接続され、 かつ、前記第１、第２のＮＰＮトランジスタのベースに
それぞれ前記入力電圧と前記基準バイアス電圧を接続
し、前記第３のＮＰＮトランジスタのベースに前記基準
バイアス電圧を接続することにより、前記第１、第２の
差動コンパレータに、それぞれ前記第１、第２のＮＰＮ
トランジスタからなる前記電流切替え回路が構成され、 前記電流切替え回路は、前記入力電圧が前記基準バイア
ス電圧の正の側にあれば前記第１、第２のＮＰＮトラン
ジスタがそれぞれオン状態及びオフ状態となり、前記入
力電圧が前記基準バイアス電圧の負の側にあれば前記第
１、第２のＮＰＮトランジスタがそれぞれオフ状態及び
オン状態となるものであって、 前記１個のカレントミラー回路は、前記第１、第２の差
動コンパレータにそれぞれ含まれる前記電流切替え回路
のオン電流の和と前記第２の電流源の電流との差を出力
側に折り返すものであることを特徴とする請求項１記載
の絶対値検波回路。 - 【請求項３】 前記第１の差動コンパレータは、第１、
第２及び第３のＮＰＮトランジスタと第１、第２及び第
３の抵抗と第１、第２の電流源からなり、 前記第１のＮＰＮトランジスタのベースには前記入力電
圧が接続され、前記第２、第３のＮＰＮトランジスタの
ベースには前記基準バイアス電圧が接続され、 前記第１、第２のＮＰＮトランジスタのエミッタは前記
第１の抵抗の一方の端子に並列に接続され、 前記第３のＮＰＮトランジスタのエミッタは前記第２の
抵抗の一方の端子に接続され、 前記第１、第２の抵抗の他方の端子は前記第１の電流源
の一方の端子に並列に接続され、 前記第１の電流源の他方の端子は接地され、 前記第１、第２のＮＰＮトランジスタのコレクタは前記
第２の電流源の一方の端子に並列に接続され、 前記第２の電流源の他方の端子は前記電源電圧に接続さ
れ、 前記第３のＮＰＮトランジスタのコレクタは前記第３の
抵抗の一方の端子に接続され、 前記第３の抵抗の他方の端子は前記電源電圧に接続され
ることにより前記第１の差動コンパレータに前記第１、
第２のＮＰＮトランジスタからなる前記電流切替え回路
が形成され、 前記第２の差動コンパレータは、第４、第５及び第６の
ＮＰＮトランジスタと前記第３の抵抗と第４、第５の抵
抗と前記第２の電流源と第３の電流源とからなり、 前記第５、第６のＮＰＮトランジスタのベースには前記
入力電圧が接続され、 前記第４のＮＰＮトランジスタのベースには前記基準バ
イアス電圧が接続され、 前記第４、第５のＮＰＮトランジスタのエミッタは前記
第４の抵抗の一方の端子に並列に接続され、 前記第６のＮＰＮトランジスタのエミッタは前記第５の
抵抗の一方の端子に接続され、 前記第４、第５の抵抗の他方の端子は前記第３の電流源
の一方の端子に並列に接続され、 前記第３の電流源の他方の端子は接地され、 前記第４、第５のＮＰＮトランジスタのコレクタは前記
第２の電流源の一方の端子に並列に接続され、 前記第６のＮＰＮトランジスタのコレクタは前記第３の
抵抗の一方の端子に接続されることにより前記第２の差
動コンパレータに前記第４、第５のＮＰＮトランジスタ
からなる前記電流切替え回路が形成され、 前記１個のカレントミラー回路は第７、第８のＰＮＰト
ランジスタと第６の抵抗からなり、 前記第７、第８のＰＮＰトランジスタのエミッタは前記
電源電圧に並列に接続され、 前記第７、第８のトランジスタのベースは前記第７のト
ランジスタのコレクタに並列に接続され、 前記第７のＰＮＰトランジスタのコレクタは前記第２の
電流源の一方の端子に接続され、 前記第８のＰＮＰトランジスタのコレクタは前記第６の
抵抗の一方の端子に接続され、 前記第６の抵抗の他方の端子は前記基準バイアス電圧に
接続され、 前記第８のＰＮＰトランジスタのコレクタから出力電圧
が取り出されることを特徴とする請求項１記載の絶対値
検波回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18168999A JP3983939B2 (ja) | 1999-06-28 | 1999-06-28 | 絶対値検波回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18168999A JP3983939B2 (ja) | 1999-06-28 | 1999-06-28 | 絶対値検波回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001016040A true JP2001016040A (ja) | 2001-01-19 |
| JP3983939B2 JP3983939B2 (ja) | 2007-09-26 |
Family
ID=16105161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18168999A Expired - Lifetime JP3983939B2 (ja) | 1999-06-28 | 1999-06-28 | 絶対値検波回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3983939B2 (ja) |
-
1999
- 1999-06-28 JP JP18168999A patent/JP3983939B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3983939B2 (ja) | 2007-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03226003A (ja) | 電子コンパレータ回路 | |
| US4647841A (en) | Low voltage, high precision current source | |
| JP2004355612A (ja) | 低バンド・ギャップ参照電圧回路 | |
| CN111856124A (zh) | 过压检测电路、过流检测电路以及保护检测电路 | |
| JP2953383B2 (ja) | 電圧電流変換回路 | |
| JPH10123182A (ja) | ウィンドウコンパレータ回路 | |
| JP3532782B2 (ja) | 信号入力回路及びこれを用いた可変利得増幅器 | |
| CA2371066A1 (en) | Overvoltage protection | |
| JPH09105763A (ja) | コンパレータ回路 | |
| JP2751747B2 (ja) | カレントミラー回路 | |
| JP2001016040A (ja) | 絶対値検波回路 | |
| JPS6154286B2 (ja) | ||
| JPH05218799A (ja) | インピーダンス乗算器 | |
| JPH02191012A (ja) | 電圧発生回路 | |
| JP2956609B2 (ja) | バイポーラ・マルチプライヤ | |
| JP2002108467A (ja) | 定電圧出力回路 | |
| JP2705168B2 (ja) | 電圧フォロワ回路 | |
| JPH1093362A (ja) | Ｏｔａおよびそれに用いる可変電流分配出力回路 | |
| JPH03112214A (ja) | 電圧比較回路 | |
| JPS5941321B2 (ja) | 電圧比較回路 | |
| JP3484922B2 (ja) | アーリー効果補正回路 | |
| JP2596151B2 (ja) | 電圧比較器 | |
| JPH06236219A (ja) | 定電流回路 | |
| JP2996551B2 (ja) | カレントミラー回路装置 | |
| JP3547895B2 (ja) | 定電流発生回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050720 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060117 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060303 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060829 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061030 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070703 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070705 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100713 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |