JP3974834B2 - 電子部品の装着方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電子部品例えばメモリチップなどのICチップを絶縁性封止樹脂のフィレットを介して対象物例えば基板に加熱加圧して装着する電子部品の装着方法に関する。
【0002】
【従来の技術】
従来、半導体メモリチップなどを構成するICチップと基板とを実装するとき、絶縁性樹脂より構成されるフィレットをICチップと同一の四角形にして予め基板に配置して、圧接時に、フィレットを構成する絶縁性樹脂がICチップと基板との間に位置して両者の接合部分を封止するようにしている。
【0003】
【発明が解決しようとする課題】
ところで、図12〜図17に示すように、上記ICチップ15と基板21とを位置決めしたのち加熱加圧して実装するとき、図12及び図14に示すように、絶縁性樹脂より構成されるフィレット220をICチップ15と同一形状にして予め基板21に配置していると、圧接時に、フィレット220を構成する絶縁性樹脂が図16に示すようにICチップ15の長辺側で大きく外向きに流れ出し、長辺沿いに配置されている電極を汚すことになり、導通不良を発生させる要因となる。また、短辺側でも外向きに流れ出し、短辺沿いに配置されている電極も汚すことになり、導通不良を発生させる要因となる。
【0004】
すなわち、上記封止樹脂220は、一般に、ICチップ15の端面に沿って流動しやすいため、ICチップ15の4つの隅部のそれぞれの封止樹脂が流動し、ICチップの各端面の中央部分に引き寄せられ、ICチップ15の隅部の封止樹脂が無くなる。この結果、▲1▼図20〜図22に示すように、ICチップ15の隅部では強度不足により、クラック(割れ)(図21参照)や欠け(図22参照)が発生しやすくなる。また、▲2▼図23(A)及び(B)に示すように、信頼性試験の温度サイクルにおいて、ICチップ15の隅部に応力集中が発生し、封止樹脂の剥離や接合部のオープン(言い替えれば接合不良)及びICチップ15の割れを引き起こす。さらに、▲3▼図24(A)〜(C)に示すように、封止樹脂220のフィレット拡がりにより、フィレット周辺の基板21に配置されたランド21qが汚染される可能性がある。具体的には、受動部品150の半田接合時に絶縁性の上記封止樹脂220が邪魔をして、半田と基板21のランド21qとの間での接合不良を引き起こしてしまう。
【0005】
従って、本発明の目的は、上記問題を解決することにあって、電子部品の隅部の樹脂が流動して電子部品端面の中央部分に引き寄せられても、電子部品の隅部の樹脂が無くなることがなく、電子部品の隅部での強度不足が解消されてクラック(割れ)や欠けの発生を防止することができ、信頼性試験の温度サイクルでの電子部品の隅部への応力集中が抑制されて、封止樹脂の剥離や接合部のオープン(言い替えれば接合不良)及び電子部品の割れが防止でき、かつ、封止樹脂のフィレット拡がりが抑制されて、フィレット周辺の基板に配置されたランドの汚染を防止することができる電子部品の装着方法を提供することにある。
【0006】
【課題を解決するための手段】
上記目的を達成するために、本発明は以下のように構成する。
【0007】
本発明の第1態様によれば、長方形状の電子部品と対象物との間に介在させて上記電子部品と上記対象物とを電気的接合させる絶縁性封止樹脂のフィレットであって、上記電子部品と若干大きな寸法の外形の長方形を基本形状とし、かつ、上記長方形の対向する一対の短辺のそれぞれにおいては、中心向きに湾曲して切り欠かれた短辺側の凹部を有するとともに、上記長方形の対向する一対の長辺のそれぞれにおいては、中心向きに湾曲して切り欠かれた長辺側の凹部を有し、上記長方形の隅部は上記電子部品の隅部よりも外側にはみ出すように形成されて上記長方形の隅部に上記長方形の上記長辺の中央部分及び上記短辺の中央部分より多く封止樹脂が配置されている形状であることを特徴とする絶縁性封止樹脂のフィレットを上記電子部品と対象物との間に介在させて加熱加圧して、上記電子部品と上記対象物とを電気的接合させながら、上記フィレットの上記隅部から各辺の中央部分に向けて上記フィレットの封止樹脂が流動して上記中央部分に引き寄せられることにより、上記隅部及び中央部分において上記電子部品の周辺に大略均一に上記封止樹脂が配置された状態で上記電子部品と対象物との接合部分を封止しつつ装着することを特徴とする電子部品の装着方法を提供する。
【0010】
本発明の第2態様によれば、長方形状の電子部品と対象物との間に介在させて上記電子部品と上記対象物とを電気的接合させる絶縁性封止樹脂のフィレットであって、上記電子部品と若干大きな寸法の外形の長方形を基本形状とし、かつ、上記長方形の対向する一対の短辺のそれぞれにおいては、中心向きに湾曲して切り欠かれた短辺側の凹部を有するとともに、上記長方形の対向する一対の長辺のそれぞれにおいては、中心向きに湾曲して切り欠かれた長辺側の凹部を有し、上記長辺側の凹部の形状が上記短辺側の凹部の形状より面積が大であるとともに、上記長方形の隅部は上記電子部品の隅部よりも外側にはみ出すように形成されて上記長方形の隅部に上記長方形の上記長辺の中央部分及び上記短辺の中央部分より多く封止樹脂が配置されている形状であることを特徴とする絶縁性封止樹脂のフィレットを上記電子部品と対象物との間に介在させて加熱加圧して、上記電子部品と上記対象物とを電気的接合させながら、上記フィレットの上記隅部から各辺の中央部分に向けて上記フィレットの封止樹脂が流動して上記中央部分に引き寄せられることにより、上記隅部及び中央部分において上記電子部品の周辺に大略均一に上記封止樹脂が配置された状態で上記電子部品と対象物との接合部分を封止しつつ装着することを特徴とする電子部品の装着方法を提供する。
【0011】
本発明の第3態様によれば、長方形状の電子部品と対象物との間に介在させて上記電子部品と上記対象物とを電気的接合させる絶縁性封止樹脂のフィレットであって、上記電子部品と若干大きな寸法の外形の長方形を基本形状とし、かつ、上記長方形の対向する一対の短辺のそれぞれにおいては、中心向きに湾曲して切り欠かれた短辺側の凹部を有するとともに、上記長方形の対向する一対の長辺のそれぞれにおいては、中心向きに湾曲して切り欠かれた長辺側の凹部を有し、上記凹部の形状が上記長方形の中心に対して対称形であるとともに、上記長方形の隅部は上記電子部品の隅部よりも外側にはみ出すように形成されて上記長方形の隅部に上記長方形の上記長辺の中央部分及び上記短辺の中央部分より多く封止樹脂が配置されている形状であることを特徴とする絶縁性封止樹脂のフィレットを上記電子部品と対象物との間に介在させて加熱加圧して、上記電子部品と上記対象物とを電気的接合させながら、上記フィレットの上記隅部から各辺の中央部分に向けて上記フィレットの封止樹脂が流動して上記中央部分に引き寄せられることにより、上記隅部及び中央部分において上記電子部品の周辺に大略均一に上記封止樹脂が配置された状態で上記電子部品と対象物との接合部分を封止しつつ装着することを特徴とする電子部品の装着方法を提供する。
【0013】
【発明の実施の形態】
以下に、本発明にかかる実施の形態を図面に基づいて詳細に説明する。
【0014】
本発明の一実施形態にかかるICチップの装着方法は、図1〜図10に示すように、加熱圧着ツール47により、対象物の一例としての基板21の一方の面と四角形状の電子部品の一例としてのICチップ(ベアチップ)15との間に、絶縁性封止樹脂のフィレットの一例としてのシート状の絶縁性熱硬化性樹脂フィレット200Aを介在させつつ基板21の一方の面にICチップ15を加熱しつつ加圧してICチップ15の電極15pと基板21の電極21pとの電極接合を行うとともに、基板21とICチップ15との間に熱硬化性樹脂フィレット200Aの絶縁性封止樹脂を充填して、ICチップ15の電極15pと基板21の電極21pとの電極接合部分を封止することにより、ICチップ15が基板21に圧接固定されかつ接合部分が上記封止樹脂で封止されたICチップ装着体を得るようにしている。
【0015】
上記絶縁性熱硬化性樹脂フィレット200Aは、図11に示すように、その面積は上記ICチップ15と大略同等であり、ICチップ15と同一の外形の四角形(図では一例として長方形)を基本形状とし、かつ、四角形の対向する一対の短辺のそれぞれにおいては、中心向きに湾曲して切り欠かれた短辺側の凹部200dを有するような、短辺側の中央部分が凹んだ形状とする。また、上記四角形の対向する一対の長辺のそれぞれにおいては、中心向きに湾曲して切り欠かれた長辺側の凹部200cを有して、長辺側の中央部分も凹んだ形状とする。短辺側の凹部200d同士は同一形状であり、長辺側の凹部200c同士も同一形状とするのが好ましい。よって、上記絶縁性熱硬化性樹脂フィレット200Aの形状は、短辺の中央で短辺と直交する線により対称となり、または、長辺の中央で長辺と直交する線により対称となるのが好ましい。言い換えれば、上記凹んだ形状である凹部同士が上記四角形の中心に対して対称形となっている。よって、このような形状のフィレット200Aにおいては、加熱加圧時に、ICチップ15の四角形の各隅部に対応するフィレット200Aの隅部(エッジ部)200eでは封止樹脂量が多く、各短辺では上記隅部近傍から中央に向うに従い封止樹脂量が少なくなり、各長辺では上記隅部近傍から中央に向うに従い封止樹脂量が少なくなるようになっている。
【0016】
上記形状のシート状の絶縁性熱硬化性樹脂フィレット200Aを使用してICチップの装着方法を実施するとき、まず、図1及び図2に示すように、絶縁性熱硬化性樹脂フィレット200Aを基板21側又はICチップ15に配置する。
【0017】
次いで、図3及び図4に示すように、ICチップ15を吸着保持した加熱圧着ツール47により、基板21の一方の面とICチップ15との間に、上記絶縁性熱硬化性樹脂フィレット200Aを介在させつつ基板21の一方の面にICチップ15を加熱しつつ加圧してICチップ15の電極15pと基板21の電極21pとの電極接合を行う。このとき、同時的に、基板21とICチップ15との間に熱硬化性樹脂フィレット200Aの絶縁性封止樹脂を充填して、ICチップ15の電極15pと基板21の電極21pとの電極接合部分を封止することにより、ICチップ15が基板21に圧接固定されかつ接合部分が上記封止樹脂で封止されたICチップ装着体を得る。上記ICチップ15を封止樹脂である上記絶縁性熱硬化性樹脂フィレット200Aを介して基板21に加熱加圧するとき、上記絶縁性熱硬化性樹脂フィレット200Aである封止樹脂は、ICチップ15の各辺の端面に沿って流動しやすい。このため、上記したように、ICチップ15の隅部に他の部分より多く封止樹脂が配置されているようなフィレットの形状とすることにより、ICチップ15の隅部に他の部分より封止樹脂を多く供給した状態とし、図5、図6、図7に順に示すように、ICチップ15の隅部から他の部分例えば各辺の中央部分に向けて(言い替えれば、封止樹脂の多い部分から少ない部分に)封止樹脂が矢印のように流動して当該中央部分に引き寄せられても、ICチップ15の隅部には十分な封止樹脂が残っていることになる。よって、ICチップ15の隅部及び中央部分などICチップ15の周辺に大略均一に封止樹脂が配置されて封止されたIC装着体を得ることができる。なお、加熱加圧前の初期の封止樹脂フィレット200Aの体積は、封止樹脂硬化後の封止樹脂の体積と同一である。
【0018】
上記実施形態によれば、上記フィレット200Aは、少なくとも、上記ICチップ15と大略同一形状である四角形の長辺側の中央部分で内向きにくぼんだ形状を上記加熱加圧前に有しており、上記加熱加圧時に、上記ICチップ15の四角形の長辺側での、上記フィレット200Aを構成する上記封止樹脂の外向きの流れ出しを、上記くぼんだ形状が無い場合よりも小さくするようにしている。
【0019】
この結果、ICチップ15の隅部の封止樹脂が流動してICチップ端面の中央部分に引き寄せられても、ICチップ15の隅部の封止樹脂が無くなることがなく、ICチップ15の隅部での強度不足が解消されてクラック(割れ)や欠けの発生を防止することができる。また、信頼性試験の温度サイクルでのICチップ15の隅部への応力集中が抑制されて、封止樹脂の剥離や接合部のオープン(言い替えれば接合不良)及びICチップ15の割れを防止することができる。さらに、封止樹脂のフィレット拡がりが抑制されて、フィレット周辺の基板21に配置されたランド21qの汚染を防止することができる。すなわち、長辺の外側の近傍の基板21に配置されているランド21qを汚さないようにすることができる。従って、長辺側において、図9に示すように、受動部品150の半田接合時に、絶縁性の上記封止樹脂200Aが邪魔をすることなく、受動部品150の半田と基板21のランド21qとの間での接合不良を無くすことができる。
【0020】
さらに、好ましくは、フィレットを、ICチップ15の短辺側で内向きに大きくくぼませた形状とすることにより、圧接時に、ICチップ15の短辺側での外向きの流れ出しも小さくして、短辺よりも外側に大きくフィレットが流れ出さないようにして、短辺側でも基板21を汚さないようにすることができる。従って、短辺側において、受動部品150の半田接合時に、絶縁性の上記封止樹脂200Aが邪魔をすることなく、受動部品150の半田と基板21のランド21qとの間での接合不良を無くすことができる。
【0021】
また、各辺の凹部においてフィレット中心側にくぼませる量は、短辺側の凹部200dよりも、長辺側の凹部200cが大きく切り欠かれているようにすることが好ましい。上記長辺側の凹部200cの形状が上記短辺側の凹部200dの形状より、面積が大であるようにすることが好ましい。その理由は、短辺側よりも長辺側のほうが、ICチップ15の端面に沿って流動する封止樹脂量が多くなるためである。よって、短辺側の凹部200dよりも長辺側の凹部200cが大きく切り欠かれているようにすることにより、短辺側でICチップ15の端面に沿って流動する封止樹脂量と、長辺側でICチップ15の端面に沿って流動する封止樹脂量とを大略均一にすることができ、ICチップ15の周辺に大略均一に封止樹脂が配置されたフィレットをより確実に形成することができる。
【0022】
上記フィレット200Aの形状の一例としては、上記各凹部200c,200dを楕円とする場合に、図11(A)に示すようにフィレット200Aの横の長さをX、縦の長さをY、図11(B)に示すようにICチップ15の横の長さをX’、縦の長さをY’、初期のフィレット200Aのシートの厚みをtA、圧着後の封止樹脂の厚みをtB、axは短辺側の凹部の端辺沿いの長さ、bxは短辺側の凹部の端辺からの深さ、ayは長辺側の凹部の端辺沿いの長さ、byは長辺側の凹部の端辺からの深さとすると、次の式が成立するような、フィレット200Aの形状とするのが好ましい。
【0023】
【数1】
((X×Y×tA)−π×ax×bx−π×ay×by)=(X’×Y’×tB)
【0024】
【実施例】
実施例1として、上記フィレット200Aを、縦(図11(A)のX)17.0mm、横(図11(A)のY)8.5mm、長辺側の隅部(図11(A)のe1)1.5mm、長辺側の凹部の端辺からの深さ(図11(A)のby)が1.65mmの形状とする。
【0025】
実施例2として、上記フィレット200Aを、縦(図11(A)のX)17.0mm、横(図11(A)のY)8.5mm、長辺側の隅部(図11(A)のe1)1.5mm、長辺側の凹部の端辺からの深さ(図11(A)のby)が2.15mm、短辺側の隅部(図11(A)のe2)1.0mm、短辺側の凹部の端辺からの深さ(図11(A)のbx)が1.0mmの形状とする。
【0026】
なお、本発明は上記実施形態に限定されるものではなく、その他種々の態様で実施できる。
【0027】
例えば、以下に、本発明にかかる上記実施形態にかかるICチップ装着方法を、特に薄型化が望まれているカード型記録媒体の一例としての小型メモリカードに適用する例について、図面に基づいて詳細に説明する。なお、図面において、理解しやすくするため、ICチップ又はメモリチップと各基板との接合部分を断面にて示しているが、実際には、接合部分は全て封止樹脂で封止することが望ましい。
【0028】
まず、その小型メモリカードの具体的な基本的な構成を図25〜図27に示す。なお、この小型メモリカードは、上記ICチップの装着方法により上記ICチップ例えばメモリチップ15が上記基板例えばメモリ用基板21に装着されて構成されるモジュールが筐体130内に収納されたモジュール部品の一例である。
【0029】
図において、110は基板、113は基板110の裏面(図25では上側の面、図26では下側の面)に実装されるASIC(Application Specific Integrated Circuit)のコントローラLSIチップ(ASIC用ICチップ)、114は基板110の裏面に実装されるマイクロプロセッサ用ICチップ、115は基板110の表面(図25では下側の面、図26では上側の面)に実装されるCSP(Chip Size Package)であるフラッシュメモリチップ、116は基板110の電極、118は基板110の表面に実装されるチップコンデンサ、119は基板110の表面に実装されるチップ抵抗、130は基板110の表面を覆う上ケース、131は上ケース130に固着されて基板110の裏面を覆う下ケース、131aは下ケース131の電極用開口、132はライトプロテクト用切換えスイッチである。なお、上記上ケース130と上記下ケース131とにより、筐体の一例を構成している。
【0030】
このような小型メモリカードの規格の例としては、図27に示すように、上ケース130に下ケース131が固着された状態の製品としての小型メモリカードでは、幅24mm×高さ32mm×厚さ2.1mmとなることが要求される。なお、図25では、上ケース130の厚さは1.4mm、下ケース131の厚さは0.7mmとなっている。また、フラッシュメモリのICチップは、一例として、厚さ80μmで短辺7.8mm×長辺16mmの長方形薄板状に構成されている。
【0031】
このような規格に従った小型メモリカードにおいて、メモリの容量を増加させる場合にICチップを高い信頼性で装着するときに本発明の上記実施形態を適用することが好ましく、これについて、以下に詳細に説明する。ただし、この規格は、理解しやすくするための一例として述べるものであって、本発明はこれに限定されるものではない。
【0032】
本発明の上記実施形態にかかるICチップ装着方法が適用できるカード型記録媒体の一例としての小型メモリカードは、図28〜図30に示すように、ベース基板モジュール210と、ベース基板モジュール210上に実装された第1メモリモジュール221と、第1メモリモジュール221上に実装された第2メモリモジュール222とを備えて、図26の上記コントローラLSIチップ113とマイクロプロセッサ用ICチップ114とフラッシュメモリチップ115とが実装された基板110を構成し、上ケース30と下ケース31内に、各ケース30,31との間にはそれぞれ所定の隙間を空けて収納されるようにしている。
【0033】
ベース基板モジュール210は、長方形板状のベース基板10の下面に、マイクロプロセッサ用ICチップ14とASIC用ICチップ13とを所定間隔あけて実装されて構成されている。マイクロプロセッサ用ICチップ14の各電極と各基板の各電極、及び、ASIC用ICチップ13の各電極と各基板の各電極とは、本発明の上記実施形態にかかるICチップの装着方法を使用して、バンプなどを介して直接的に接合すなわちフリップチップ実装されたのち、接合部分が絶縁性の封止樹脂で封止されている。ベース基板10の上面には、その一端部に、チップコンデンサ18及びチップ抵抗19をベース基板10の長手方向沿いの長辺とは直交する短辺沿いに実装している。ベース基板10の長手方向沿いの長辺の近傍には、ベース基板10の回路パターンと電気的に接続され、かつ、他のメモリ用基板21,22と接続するための電極として機能するように、貫通孔10aが多数形成されており、各貫通孔10a内にはクリーム半田12が配置されている。長手方向の両端の貫通孔10aは小型メモリカードの製造の際に位置決め孔10zとして使用されることもある。なお、16は小型メモリカードのカード電極、18はチップコンデンサ、19はチップ抵抗である。
【0034】
第1メモリモジュール221は、ベース基板10よりも小さい長方形の第1メモリ用基板21の表裏両面(上下両面)に、合計4個のフラッシュEEPROMなどの不揮発性メモリチップなどのメモリチップ15を実装して構成されている。本発明の上記実施形態にかかるICチップの装着方法を使用して、各メモリチップ15の各電極と第1メモリ用基板21の各電極とはバンプなどを介して直接的に接合すなわちフリップチップ実装されたのち、接合部分が絶縁性の封止樹脂で封止されている。第1メモリ用基板21の長手方向沿いの長辺の近傍には、第1メモリ用基板21の回路パターンと電気的に接続され、かつ、ベース基板10及び第2メモリ用基板22と接続するための電極として機能するように、貫通孔21aが多数形成されており、各貫通孔21a内にはクリーム半田12が配置されている。長手方向の両端の貫通孔21aは小型メモリカードの製造の際に位置決め孔21zとして使用されることもある。
【0035】
第2メモリモジュール222は、第1メモリモジュール221と同一構造であって、ベース基板10よりも小さい長方形の第2メモリ用基板22の表裏両面(上下両面)に、合計4個のフラッシュメモリなどのメモリチップ15を実装して構成されている。本発明の上記実施形態にかかるICチップの装着方法を使用して、各メモリチップ15の各電極と第2メモリ用基板22の各電極とはバンプなどを介して直接的に接合すなわちフリップチップ実装されたのち、接合部分が絶縁性の封止樹脂で封止されている。第2メモリ用基板22の長手方向沿いの長辺の近傍には、第2メモリ用基板22の回路パターンと電気的に接続され、かつ、ベース基板10及び第1メモリ用基板21と接続するための電極として機能するように、貫通孔22aが多数形成されており、各貫通孔22a内にはクリーム半田12が配置されている。長手方向の両端の貫通孔22aは小型メモリカードの製造の際に位置決め孔22zとして使用されることもある。
【0036】
ベース基板10の各貫通孔10a、第1メモリ用基板21の各貫通孔21a、及び、第2メモリ用基板22の各貫通孔22aを、上記ベース基板10のメモリ用基板実装面に直交する方向に基板間を電気的に接続する導体の一例としての導電性ワイヤ11がそれぞれ貫通して、各貫通孔内のクリーム半田12に接触して、ベース基板10の各貫通孔10a内のクリーム半田12と、第1メモリ用基板21の各貫通孔21a内のクリーム半田12と、第2メモリ用基板22の各貫通孔22a内のクリーム半田12とを導電性ワイヤ11により電気的に接続する。具体的な例として、各貫通孔は、各基板の回路に接続されかつ直径0.50μmで内周面が金メッキされたスルーホールとし、導電性ワイヤ11としては、直径0.20μmの銅ワイヤとする。各貫通孔については、ベース基板10の各貫通孔10aのみをベース基板10の回路に接続されかつ直径0.50μmで内周面が金メッキされたスルーホールとし、第1メモリ用基板21の各貫通孔21a及び第2メモリ用基板22の各貫通孔22aはそれぞれ各メモリ用基板基板の回路にそれぞれ接続されかつ直径0.50μmで内周面が金メッキされたスルーホールを半分カットした大略半円形状(図28参照)とすることもできる。
【0037】
このように、ベース基板10と第1メモリ用基板21と第2メモリ用基板22とを導電性ワイヤ11により接続することができるため、ベース基板10の上に、それぞれ両面にメモリチップ15を実装可能な2層のメモリ用基板21,22を狭い間隔で小スペース内に配置することができるとともに、各基板間の電極を導電性ワイヤ11により接続することにより、電極間での接続強度を向上させることができる。このような構成することにより、ベース基板10のいずれか一方の面にメモリを実装する場合と比較して、メモリの実装可能な面積は、第1メモリ用基板21の表裏両面、第2メモリ用基板22の表裏両面の4倍に増加し、最大で4倍までメモリ容量を増加させることができる。よって、例えば、1個のメモリチップ15が32MBのとき、2個のメモリチップ15しか実装できないときは2×32MB=64MBであったのが、最大で8×32MB=256MBとすることができる。また、1個のメモリチップ15が64MBのときには、最大で8×64MB=512MBとすることができる。さらに、1個のメモリチップ15が128MBのときには、最大で8×128MB=約1GBとすることができる。
【0038】
また、各メモリ用基板21,22の表裏両面に2個ずつ全く同一位置に同一サイズ及び厚みのメモリチップ15を実装することができるため、各メモリ用基板21,22に熱的又は機械的応力が作用したとき、例えば、封止樹脂の硬化収縮などにより各基板が片側に反ることが防止できる。また、上記各メモリ用基板21,22には、上記複数のメモリチップ15が上記メモリ用基板21,22の長手方向の中心に対して対称に配置することができて、各メモリ用基板21,22全体として、応力の偏った分布を防止することができる。
【0039】
また、メモリチップ15が実装されたメモリモジュール221,222をベース基板10とは別部品として別個に構成することができ、バーンイン時にメモリチップ15が不良と判断された場合には、そのメモリモジュールのみを廃棄すればよく、ICチップ13,14が実装されたベース基板10まで廃棄する必要がなくなる。
【0040】
また、各メモリチップ15を各基板に対してアウターリード無しに直接実装すなわちフリップチップ実装するため、言いかえれば、各メモリチップ15の各電極と各基板の各電極とをバンプなどを介して直接的に接合するため、各メモリチップ15の外側にアウターリードを引き出して各基板に接合するスペースや手間を省くことができて、小スペース化、工程の短縮化を図ることができる。
【0041】
なお、図25〜図27の小型メモリカードの規格に対応するようにするため、一例として、図29に示すように、ベース基板10の厚さは0.2mm、第1メモリ用基板21の厚さは0.15mm、第2メモリ用基板22の厚さは0.15mm、第2メモリ用基板22の下面に実装されたメモリチップ15と第1メモリ用基板21の上面に実装されたメモリチップ15との隙間は0.41mm、第1メモリ用基板21の下面に実装されたメモリチップ15とベース基板10の上面との隙間は0.41mmである。また、第2メモリ用基板22の上面に実装されたメモリチップ15の上面とベース基板10の下面との距離は1.12mm、ベース基板10の下面とベース基板10の下面に実装されたマイクロプロセッサ用ICチップ14とASIC用ICチップ13の上面との距離は0.35mm、よって、第2メモリ用基板22の上面に実装されたメモリチップ15の上面とベース基板10の下面に実装されたマイクロプロセッサ用ICチップ14とASIC用ICチップ13の上面との距離は1.47mmとなるようにしている。
【0042】
なお、各基板、すなわち、ベース基板10、第1メモリ用基板21、第2メモリ用基板22は単層基板、多層基板いずれの形態でもよい。
【0043】
以下に、上記小型メモリカードの製造方法について説明する。
【0044】
図31(A)に示すように、ベース基板10の下面側には、本発明の上記実施形態にかかるICチップの装着方法を使用して、マイコン用ICチップであるマイクロプロセッサ用ICチップ14とコントローラ用ICチップであるASIC用ICチップ13の2つのICチップがベアチップ実装されて、ベース基板モジュール210を1個形成する。なお、このとき、具体的には図示しないが、ベース基板10の下面には小型メモリカードのカード電極16を形成しておくとともに、ベース基板10の上面にはチップコンデンサ18、チップ抵抗19も実装しておく。
【0045】
また、図31(B),図31(C)に示すように、本発明の上記実施形態にかかるICチップの装着方法を使用して、2枚のメモリ用基板21,22の上下両面のそれぞれにフラッシュメモリなどのメモリチップ15を2個ずつフリップチップ実装して、第1及び第2メモリモジュール221,222を2個形成する。
【0046】
これらの図31(A),図31(B),図31(C)に示すそれぞれの工程は、同時に行っても良いし、任意の順に行うようにしてもよい。また、多数の小型メモリカードを製造する場合には、図31(A),図31(B),図31(C)に示す工程をそれぞれ多数回行って、予め多数の第1及び第2メモリモジュール221,222及びベース基板モジュール210を製造しておいてもよい。
【0047】
次に、図32(A)及び(B)にそれぞれ示すように、第1及び第2メモリ基板21,22の各貫通孔21a,22a内にクリーム半田12をディスペンサ51によりそれぞれ供給する。同様に、図32(C)に示すように、ベース基板10の各貫通孔10a内にもクリーム半田12をディスペンサ51により供給する。なお、各基板10,21,22において、長手方向両端の同一箇所にある貫通孔を位置決め孔10z,21z,22zとして使用するため、基板接続用の電極としての機能を果たさないようにしており、クリーム半田12は挿入しないようにする。また、上記位置決め孔10z,21z,22zの代わりに、各基板に位置決め用マークを設けたり、又は、各基板の回路パターンの一部を位置決め用マークとして使用することにより、基板同士の位置決めに利用するようにしてもよい。
【0048】
次いで、図32(D)に示すように、第1メモリモジュール221と第2メモリモジュール222とを仮固定する。すなわち、第1メモリ用基板21の上に第2メモリ用基板22を載置して、各端部の位置決め孔21z,22z同士が互いに同一に位置するように位置決め調整したのち、絶縁性の仮固定用接着剤52により、第1メモリ用基板21の上面に実装した2個のメモリチップ15,15の上面と、第2メモリ用基板22の下面に実装した2個のメモリチップ15,15の下面とを接着して、第1メモリモジュール221と第2メモリモジュール222とを仮固定する。このとき、第1メモリ用基板21と第2メモリ用基板22とは大略平行になるようにする。これは、小型メモリカード全体の寸法を規格内の寸法にするためである。
【0049】
次いで、図33(A)に示すように、仮固定された第1メモリモジュール221と第2メモリモジュール222をベース基板モジュール210に仮固定する。すなわち、第1メモリモジュール221の下面に実装された2個のメモリチップ15とベース基板モジュール210の上面とを絶縁性の仮固定用接着剤52により接着して、ベース基板モジュール210の上に、仮固定された第1メモリモジュール221と第2メモリモジュール222を仮固定する。このとき、第1メモリ用基板21と第2メモリ用基板22とベース基板10とは互いに大略平行になるようにする。これは、小型メモリカード全体の寸法を規格内の寸法にするためである。
【0050】
次いで、図33(B)に示すように、モジュール間の電極同士を導電性ワイヤ11で個別に接続する。すなわち、ベース基板モジュール210の各位置決め孔10zと第1メモリモジュール221の各位置決め孔21zと第2メモリモジュール222の各位置決め孔22zとを一致させるように位置決めした状態で、ベース基板モジュール210の各貫通孔10a内のクリーム半田12の電極と第1メモリモジュール221の各貫通孔21a内のクリーム半田12の電極と第2メモリモジュール222の各貫通孔22a内のクリーム半田12の電極とを、導電性ワイヤ11で個別に接続する。
【0051】
その後、リフロー炉内に入れることにより、又は、ホットエアなどの熱風を吹き付けることにより、各クリーム半田12を溶融して各クリーム半田12と導電性ワイヤ11とを完全に固着させることにより、確実に電気的に接続する。
【0052】
次いで、ベース基板モジュール210のベース基板10と第1メモリモジュール221の第1メモリ用基板21との間、第1メモリモジュール221の第1メモリ用基板21と第2メモリモジュール222の第2メモリ用基板22との間、第2メモリ用基板22の上面の2個のメモリチップ15間を、それぞれ、絶縁性の封止樹脂200Aで封止する。これにより、各メモリチップ15の厚さが0.1mm程度と薄くかつ2個のメモリチップ15,15間の間隔が狭くても、上記実施形態に記載したように、ICチップの周辺に大略均一に封止樹脂が配置されるなどの上記作用効果を確実に奏することができるフィレット200Aを形成することができる。
【0053】
次いで、これを上下ケース30,31内に収納して上記小型メモリカードを得る。
【0054】
上記小型メモリカードの製造方法によれば、図28の小型メモリカードにおいてをベース基板モジュール210に実装する前に、予め第1メモリモジュール221と第2メモリモジュール222とを実装してバーンイン試験などによりメモリモジュール全体としての機能を検査することができ、不良の場合には、メモリモジュールのみを廃棄すればよく、メモリモジュールに比較して高価なベース基板モジュール210を廃棄する必要がなくなり、コストダウンを図ることができる。
【0055】
なお、図33(B)に示すように上記ベース基板モジュール210の各貫通孔10a内のクリーム半田12の電極と第1メモリモジュール221の各貫通孔21a内のクリーム半田12の電極と第2メモリモジュール222の各貫通孔22a内のクリーム半田12の電極とを、多数の導電性ワイヤ11で個別に接続する代わりに、図33(C)に示すように、モジュール間の電極同士を、導体の別の例としての連続した1本又は数本の導電性ワイヤ53で接続するようにしてもよい。
【0056】
すなわち、ベース基板モジュール210と第1メモリモジュール221と第2メモリモジュール222とが上下に重なるように位置する3個のクリーム半田12の電極、すなわち、導電性ワイヤ53を、第2メモリモジュール222の各貫通孔22a内のクリーム半田12の電極と、第1メモリモジュール221の各貫通孔21a内のクリーム半田12の電極と、ベース基板モジュール210の各貫通孔10a内のクリーム半田12の電極とを貫通させる。次いで、U字状に折り曲げたのち、導電性ワイヤ53を、隣接するベース基板モジュール210の各貫通孔10a内のクリーム半田12の電極と、第1メモリモジュール221の各貫通孔21a内のクリーム半田12の電極と、第2メモリモジュール222の各貫通孔22a内のクリーム半田12の電極とを貫通させる。次いで、再び、U字状に折り曲げたのち、例えば、隣接する第2メモリモジュール222の各貫通孔22a内のクリーム半田12の電極と、第1メモリモジュール221の各貫通孔21a内のクリーム半田12の電極と、ベース基板モジュール210の各貫通孔10a内のクリーム半田12の電極とを貫通させる。このようにして、接続すべき全てのクリーム半田12の電極を接続する。
【0057】
次いで、リフロー炉内に上記モジュールを搬入してリフロー工程を行うことにより、または、ホットエアなどの熱風を吹き付けることにより、各クリーム半田12を溶融して各クリーム半田12と導電性ワイヤ53とを導通状態のまま完全に固着させることにより、確実に電気的に接続する。
【0058】
次いで、上記導電性ワイヤ53の上記U字状に折り曲げた部分を切断して除去することにより、ベース基板10と第1及び第2メモリ用基板21,22の上下に重なるように位置する3個のクリーム半田12の電極を互に個別的に導通させ、かつ、3個の接続部毎に独立的に導通させる導通用柱部材として機能させることができる。
【0059】
このような構成によれば、多数の導電性ワイヤ11を予め用意する必要がなく、用意すべき部品点数を削減することができるとともに、多数の導電性ワイヤ11を一本ずつ接続するよりも連続した導電性ワイヤ53を半田12に貫通させる方が接続しやすく、作業の軽減を図ることができる。
【0060】
上記構成において、ベース基板10と第1メモリ用基板21と第2メモリ用基板22とを同時に位置決めして仮固定するようにしてもよい。また、仮固定は、接着剤の代わりに両面粘着テープを使用することもできる。さらには、接着剤を使用せずに、他の部材又は半田の粘着力を利用して上記三枚の基板を位置決め保持するようにしてもよい。
【0061】
図34は、本発明の上記実施形態にかかるICチップ装着方法が適用できる別の小型メモリカードの完成状態での一部断面側面図である。図34では、導電性ワイヤ53の代わりに、銅などの導電性ボール71を使用するものである。すなわち、ベース基板10の各貫通孔10a内のクリーム半田12と第1メモリ用基板21の各貫通孔10a内のクリーム半田12との間に導電性ボール71を介在させて、ベース基板10と第1メモリ用基板21との間を大略平行に保持するとともに、第1メモリ用基板21の各貫通孔21a内のクリーム半田12と第2メモリ用基板22の各貫通孔22a内のクリーム半田12との間に導電性ボール71を介在させて第1メモリ用基板21と第2メモリ用基板22との間を大略平行に保持するようにしている。この場合、導電性ボール71の直径よりも各貫通孔10a,21a,22aのクリーム半田12の外径を大きくして、導電性ボール71が各クリーム半田12の電極上に若干入り込みつつ安定して保持されるようにするのが好ましい。
【0062】
導電性ボール71の一例としては、直径0.3μmの銅ボールを使用することができる。導電性ボール71の材料としては、銅以外に、スズ−亜鉛系、スズ−銀系、スズ−銅系も使用することができる。
【0063】
上記構成によれば、先の例の小型メモリカードと同様な作用効果を奏することができる上に、ベース基板10と第1メモリ用基板21、及び、第1メモリ用基板21と第2メモリ用基板22との間に導電性ボール71を介在させることにより、各基板の間隔を容易に均等にすることができて、各基板を大略平行に配置することができる。また、導電性ボール71を銅などの半田よりも融点が高い材料より構成すれば、後工程でリフローやエアブローにより半田を溶融するときでも導電性ボール71が溶融せず、基板間隔を導電性ボール71により確実に確保することができ、高い精度で基板間の平行度を保持することができる。よって、また、基板間が導電性ボール71で支持されるため、機械的な応力が作用しても導電性ボール71は容易に変形しない。従って、熱的な応力及び機械的な応力に抗して、基板間の平行度を確実に保持することができるとともに、隣接する導電性ボール71との接触も防止することができてショートを防止できる。さらに、導電性ボール71の直径を小さくすることにより、より狭いピッチでの配置が可能となり、配線の自由度が増し、各メモリチップ15への個別配線が可能となり、メモリチップ15とICチップ13,14間での処理速度の向上を図ることができる。
【0064】
なお、本発明は、さらに、上記実施形態に限定されるものではなく、その他種々の態様で実施できる。
【0065】
例えば、上記フィレットの形状は先に述べた形状に限られるものではなく、凹部や隅部の形状は他の任意の形状でもよい。
【0066】
また、本発明の別の実施形態として、フィレット200Aを使用してノンスタッドバンプ(NSD)工法によりベアチップであるICチップを回路基板にフリップチッブ実装するようにしてもよい。具体的には、この本発明の別の実施形態にかかる回路基板へのICチップ実装方法を図35(A)〜図41を用いて説明する。
【0067】
図35(A)のICチップ15においてICチップ15のAlパッド電極15pにワイヤボンディング装置により図38(A)〜図38(F)のごとき動作によりバンプ(突起電極)15bを形成する。すなわち、図38(A)でホルダ93から突出したワイヤ95の下端にボール96を形成し、図38(B)でワイヤ95を保持するホルダ93を下降させ、ボール93をICチップ15の電極15pに接合して大略バンプ3の形状を形成し、図38(C)でワイヤ95を下方に送りつつホルダ93の上昇を開始し、図38(D)に示すような大略矩形のループ99にホルダ93を移動させて図38(E)に示すようにバンプ3の上部に湾曲部98を形成し、引きちぎることにより図38(F)に示すようなバンプ3を形成する。あるいは、図38(B)でワイヤ95をホルダ93でクランプして、ホルダ93を上昇させて上方に引き上げることにより、金ワイヤ95を引きちぎり、図38(G)のようなバンプ3の形状を形成するようにしてもよい。このように、ICチップ15の各電極15pにバンプ3を形成した状態を図35(B)に示す。
【0068】
次に、図35(C)に示す回路基板21の電極21p上に、図35(D)に示すように、ICチップ15の大きさより若干大きな寸法にてカットされた熱硬化性樹脂シート状の絶縁性熱硬化性樹脂フィレット200Aを配置し、例えば80〜120℃に熱せられた貼付けツール7により、例えば5〜10kgf/cm2程度の圧力で熱硬化性樹脂フィレット200Aを基板21の電極21p上に貼り付ける。この後、熱硬化性樹脂フィレット200Aのツール7側に取り外し可能に配置されたセパレータ6aを剥がすことにより、基板21の準備工程が完了する。このセパレータ6aは、ツール7に熱硬化性樹脂フィレット200Aが貼り付くのを防止するためのものである。
【0069】
ここで、熱硬化性樹脂フィレット200Aは、シリカなどの無機系フィラーを入れたもの(例えば、エポキシ樹脂、フェノール樹脂、ポリイミドなど)、無機系フィラーを全く入れないもの(例えば、エポキシ樹脂、フェノール樹脂、ポリイミドなど)が好ましいとともに、後工程のリフロー工程での高温に耐えうる程度の耐熱性(例えば、240℃に10秒間耐えうる程度の耐熱性)を有することが好ましい。
【0070】
次に、図35(E)及び図36(F)に示すように、熱せられた接合ツール47により、上記前工程でバンプ3が電極15p上に形成されたICチップ15を、上記前工程で準備された基板21のICチップ15の電極15pに対応する電極21p上に位置合わせしたのち押圧する。このとき、バンプ3は、その頭部3aが、基板21の電極21p上で図39(A)から図39(B)に示すように変形されながら押しつけられていく、このときICチップ15を介してバンプ3側に印加する荷重は、バンプ3の径により異なるが、折れ曲がって重なり合うようになっているバンプ3の頭部3aが、必ず図39(C)のように変形する程度の荷重を加えることが必要である。この荷重は最低でも20(gf)を必要とする。荷重の上限は、ICチップ15、バンプ3、回路基板21などが損傷しない程度とする。場合によって、その最大荷重は100(gf)を越えることもある。なお、200m及び200sは熱硬化性樹脂フィレット200Aが接合ツール47の熱により溶融した溶融中の熱硬化性樹脂及び溶融後に熱硬化された樹脂である。
【0071】
なお、セラミックヒータ又はパルスヒータなどの内蔵するヒータ8a(図41参照)により熱せられた接合ツール47により、上記前工程でバンプ3が電極15p上に形成されたICチップ15を、上記前工程で準備された基板21のICチップ15の電極15pに対応する電極21p上に図35(E)及び図36(F)に示すように位置合わせする位置合わせ工程と、位置合わせしたのち図36(G)に示すように押圧接合する工程とを1つの位置合わせ兼押圧接合装置、例えば、図36(F)の位置合わせ兼押圧接合装置で行うようにしてもよい。しかしながら、別々の装置、例えば、多数の基板を連続生産する場合において位置合わせ作業と押圧接合作業とを同時的に行うことにより生産性を向上させるため、位置合わせ工程は図40(B)の位置合わせ装置で行い、押圧接合工程は図41の接合装置で行うようにしてもよい。なお、図40(C)では、生産性を向上させるため、2つの接合装置を示して、1枚の回路基板21の2個所を同時に押圧接合できるようにしている。
【0072】
このとき、回路基板21は、ガラス布積層エポキシ基板(ガラエポ基板)やガラス布積層ポリイミド樹脂基板などが用いられる。これらの基板21は、熱履歴や、裁断、加工により反りやうねりを生じており、必ずしも完全な平面ではない。そこで、図40(A)及び図40(B)に示すように、例えば約5μm以下に調整されるように平行度がそれぞれ管理された接合ツール47とステージ49とにより、接合ツール47側からステージ49側に向けて熱と荷重をICチップ15を通じて回路基板21に局所的に印加することにより、その印加された部分の回路基板21の反りが矯正せしめられる。また、ICチップ15は、アクティブ面の中心を凹として反っているが、これを接合時に20gf以上の強い加重で加圧することで、基板21とICチップ15の両方の反りやうねりを矯正することができる。このICチップ15の反りは、ICチップ15を形成するとき、Siに薄膜を形成する際に生じる内部応力により発生するものである。
【0073】
こうして回路基板21の反りが矯正された状態で、例えば140〜230℃の熱がICチップ15と回路基板21の間の熱硬化性樹脂フィレット200Aに例えば数秒〜20秒程度印加され、この熱硬化性樹脂フィレット200Aが硬化される。このとき、最初は熱硬化性樹脂フィレット200Aを構成する熱硬化性樹脂が流れてICチップ15のエッヂまで封止する。また、樹脂であるため、加熱されたとき、当初は自然に軟化するためこのようにエッヂまで流れるような流動性が生じる。熱硬化性樹脂の体積はICチップ15と回路基板21との間の空間の体積より大きくすることにより、この空間からはみ出すように流れ出て、封止効果を奏することができる。この後、加熱されたツール47が上昇することにより、加熱源がなくなるためICチップ15と熱硬化性樹脂フィレット200Aの温度が急激に低下して、熱硬化性樹脂フィレット200Aは流動性を失い、図36(G)及び図39(C)に示すように、ICチップ15は硬化した熱硬化性樹脂200sにより回路基板21上に固定される。また、回路基板21側をステージ49により加熱しておくと、接合ツール47の温度をより低く設定することができる。
【0074】
なお、図35(A)から図36(G)までは、熱硬化性樹脂フィレット200A又は熱硬化性接着剤6bを回路基板21側に形成することについて説明したが、これに限定されるものではなく、図37(I)に示すように、ICチップ15側に形成するようにしてもよい。この場合、特に、熱硬化性樹脂フィレット200Aの場合に、熱硬化性樹脂フィレット200Aの回路基板側に取り外し可能に配置されたセパレータ6aとともにゴムなどの弾性体117にICチップ15を押し付けて、バンプ3の形状に沿って熱硬化性樹脂フィレット200AがICチップ15に貼り付けられるようにしてもよい。
【0075】
なお、上記実施形態において、回路基板21としては、多層セラミック基板、ガラス布積層エポキシ基板(ガラエポ基板)、アラミド不織布基板、ガラス布積層ポリイミド樹脂基板、FPC(フレキシブル・プリンテッド・サーキット)などが用いられる。これらの基板21は、熱履歴や、裁断、加工により反りやうねりを生じており、必ずしも完全な平面ではない。そこで、熱と荷重とをICチップ15を通じて回路基板21に局所的に印加することにより、その印加された部分の回路基板21の反りが矯正される。
【0076】
また、上記各実施形態では、フィレット200Aとして、シート状の部材で説明したが、半液体状又は液体状の封止樹脂をメモリ用基板21上に塗布などにより供給するようにしてもよい。また、フィレット200Aもメモリ用基板21上に予め載置するものに限らず、メモリチップ15側に配置するようにしてもよい。
【0077】
なお、上記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。
【0078】
【発明の効果】
本発明によれば、上記フィレットは、上記電子部品と若干大きな寸法の外形の長方形を基本形状とし、かつ、上記長方形の対向する一対の短辺及び長辺のそれぞれにおいては、中心向きに湾曲して切り欠かれた凹部を有するとともに、上記長方形の隅部は上記電子部品の隅部よりも外側にはみ出すように形成されて上記長方形の隅部に上記長方形の上記長辺の中央部分及び上記短辺の中央部分より多く封止樹脂が配置されており、上記加熱加圧時に、上記電子部品の長方形の上記辺側での、上記フィレットを構成する上記封止樹脂の外向きの流れ出しを、上記凹んだ形状が無い場合よりも小さくするようにしている。
【0079】
この結果、長方形の電子部品の隅部の封止樹脂が流動して電子部品端面の中央部分に引き寄せられても、電子部品の隅部の封止樹脂が無くなることがなく、電子部品の隅部での強度不足が解消されてクラック(割れ)や欠けの発生を防止することができる。また、信頼性試験の温度サイクルでの電子部品の隅部への応力集中が抑制されて、封止樹脂の剥離や接合部のオープン(言い替えれば接合不良)及び電子部品の割れを防止することができる。さらに、封止樹脂のフィレット拡がりが抑制されて、フィレット周辺の対象物に配置されたランドの汚染を防止することができる。すなわち、上記辺の外側の近傍の対象物に配置されているランドを汚さないようにすることができる。従って、上記辺側において、受動部品の半田接合時に、絶縁性の上記封止樹脂が邪魔をすることなく、受動部品の半田と対象物のランドとの間での接合不良を無くすことができる。
【0080】
さらに、好ましくは、フィレットを、電子部品の短辺側で内向きに大きくくぼませた形状とすることにより、圧接時に、電子部品の短辺側での外向きの流れ出しも小さくして、短辺よりも外側に大きくフィレットが流れ出さないようにして、短辺側でも対象物を汚さないようにすることができる。従って、短辺側において、受動部品の半田接合時に、絶縁性の上記封止樹脂が邪魔をすることなく、受動部品の半田と対象物のランドとの間での接合不良を無くすことができる。
【0081】
また、上記長辺側の凹部の形状が上記短辺側の凹部の形状より面積が大であるようにすることが好ましい。その理由は、短辺側よりも長辺側のほうが、電子部品の端面に沿って流動する封止樹脂量が多くなるためである。よって、短辺側の凹部の形状よりも長辺側の凹部の形状が面積的に大きく切り欠かれているようにすることにより、短辺側で電子部品の端面に沿って流動する封止樹脂量と、長辺側で電子部品の端面に沿って流動する封止樹脂量とを大略均一にすることができ、電子部品の周辺に大略均一に封止樹脂が配置されたフィレットをより確実に形成することができる。
【図面の簡単な説明】
【図1】 本発明の一実施形態にかかるICチップの装着方法において、加熱圧着ツールにより、基板の一方の面とICチップとの間に絶縁性熱硬化性樹脂フィレットを介在させつつ基板の一方の面にICチップを加熱しつつ圧接固定を開始する状態の基板側の平面図である。
【図2】 図1の工程において、絶縁性熱硬化性樹脂フィレットを介在させつつ基板の一方の面にICチップを加熱しつつ圧接固定を開始する状態の側面図である。
【図3】 図1の工程に続く工程において、加熱圧着ツールにより、基板の一方の面とICチップとの間に絶縁性熱硬化性樹脂フィレットを介在させつつ基板の一方の面にICチップを加熱しつつ圧接固定する状態の透視平面図である。
【図4】 図3の工程において、加熱圧着ツールにより絶縁性熱硬化性樹脂フィレットを介在させつつ基板の一方の面にICチップを加熱しつつ圧接固定する状態の側面図である。
【図5】 図3の工程に続く工程において、加熱圧着ツールにより、基板の一方の面とICチップとの間に絶縁性熱硬化性樹脂フィレットを介在させつつ基板の一方の面にICチップを加熱しつつさらに圧接固定する状態の透視平面図である。
【図6】 図5の工程に続く工程において、加熱圧着ツールにより、基板の一方の面とICチップとの間に絶縁性熱硬化性樹脂フィレットを介在させつつ基板の一方の面にICチップを加熱しつつさらに圧接固定する状態の透視平面図である。
【図7】 図6の工程に続く工程において、加熱圧着ツールにより、基板の一方の面とICチップとの間に絶縁性熱硬化性樹脂フィレットを介在させつつ基板の一方の面にICチップを加熱しつつさらに圧接固定する状態の透視平面図である。
【図8】 図7の工程において、加熱圧着ツールにより、基板の一方の面とICチップとの間に絶縁性熱硬化性樹脂フィレットを介在させつつ基板の一方の面にICチップを加熱しつつさらに圧接固定する状態の側面図である。
【図9】 図7のIX−IX線断面図である。
【図10】 図7のX−X線断面図である。
【図11】 (A),(B)はそれぞれ上記ICチップの装着方法において使用するフィレットの平面図、及び、上記ICチップの装着方法において使用するICチップの平面図である。
【図12】 従来のICチップの装着方法において、加熱圧着ツールにより、基板の一方の面とICチップとの間に四角形の絶縁性熱硬化性樹脂フィレットを介在させつつ基板の一方の面にICチップを加熱しつつ圧接固定を開始する状態の基板側の平面図である。
【図13】 図12の工程において、絶縁性熱硬化性樹脂フィレットを介在させつつ基板の一方の面にICチップを加熱しつつ圧接固定を開始する状態の側面図である。
【図14】 図12の工程に続く工程において、加熱圧着ツールにより、基板の一方の面とICチップとの間に絶縁性熱硬化性樹脂フィレットを介在させつつ基板の一方の面にICチップを加熱しつつ圧接固定する状態の透視平面図である。
【図15】 図14の工程において、加熱圧着ツールにより絶縁性熱硬化性樹脂フィレットを介在させつつ基板の一方の面にICチップを加熱しつつ圧接固定する状態の側面図である。
【図16】 図14の工程に続く工程において、加熱圧着ツールにより、基板の一方の面とICチップとの間に絶縁性熱硬化性樹脂フィレットを介在させつつ基板の一方の面にICチップを加熱しつつさらに圧接固定する状態の透視平面図である。
【図17】 図16の工程において、加熱圧着ツールにより、基板の一方の面とICチップとの間に絶縁性熱硬化性樹脂フィレットを介在させつつ基板の一方の面にICチップを加熱しつつさらに圧接固定する状態の側面図である。
【図18】 図16のXVIII−XVIII線断面図である。
【図19】 図16のXIX−XIX線断面図である。
【図20】 図17の工程において、加熱圧着ツールにより、基板の一方の面とICチップとの間に絶縁性熱硬化性樹脂フィレットを介在させつつ基板の一方の面にICチップを加熱しつつさらに圧接固定する、別の状態の透視平面図である。
【図21】 図20の工程において矢印XX部分におけるクラック発生状態を示す説明図である。
【図22】 図20の工程において矢印XX部分における欠け発生状態を示す説明図である。
【図23】 (A),(B)はそれぞれ、信頼性試験の温度サイクルにおいて、ICチップの隅部に応力集中が発生し、封止樹脂の剥離や接合部のオープン(言い替えれば接合不良)及びICチップの割れを引き起こす状態を説明する説明図である。
【図24】 (A),(B),(C)はそれぞれ、封止樹脂のフィレット拡がりにより、フィレット周辺の基板に配置されたランドが汚染される状態を示す説明図である。
【図25】 本発明の各実施形態にかかるICチップ装着方法が適用できる小型メモリカードの基本となる小型メモリカードの分解斜視図である。
【図26】 図25の小型メモリカードの一部断面側面図である。
【図27】 図25の小型メモリカードの底面図である。
【図28】 本発明の上記実施形態にかかるICチップ装着方法が適用できる小型メモリカードのケースを除いた状態での概略斜視図である。なお、一部の導体を取り除いて、電極などを理解しやすくしている。
【図29】 図28の小型メモリカードの側面図である。
【図30】 図28の小型メモリカードの完成状態での一部断面側面図である。ただし、理解しやすくするため、メモリチップと基板との接続部分及びケースを断面で示す。
【図31】 (A),(B),(C)はそれぞれ図28の小型メモリカードの製造方法において、ベース基板モジュール、第1メモリモジュール、及び、第2メモリモジュールを製造する工程の一部断面の説明図である。
【図32】 (A),(B),(C),(D)はそれぞれ図28の小型メモリカードの製造方法において、ベース基板モジュール、第1メモリモジュール、及び、第2メモリモジュールにクリーム半田を塗布する工程の一部断面の説明図、第1メモリモジュールと第2メモリモジュールとを仮固定する工程の一部断面の説明図である。
【図33】 (A),(B),(C)はそれぞれ図28の小型メモリカードの製造方法において、仮固定された第1メモリモジュールと第2メモリモジュールをベース基板モジュールに仮固定する工程、さらに、モジュール間の電極同士を導電性ワイヤで個別に接続する工程、モジュール間の電極同士を導体の別の例としての連続した導電性ワイヤで接続する工程の一部断面の説明図である。
【図34】 本発明の上記実施形態にかかるICチップ装着方法が適用できる別の例の小型メモリカードの完成状態での一部断面側面図である。ただし、理解しやすくするため、メモリチップと基板との接続部分及びケースを断面で示す。
【図35】 (A)、(B)、(C)、(D)、(E)はそれぞれ本発明のさらに別の実施形態にかかる回路基板への電子部品例えばICチップの実装方法を示す説明図である。
【図36】 (F)、(G)はそれぞれ図35の実施形態にかかる回路基板への電子部品例えばICチップの実装方法を示す説明図である。
【図37】 (I)は図35〜図36の実施形態にかかる回路基板への電子部品例えばICチップの実装方法を示す説明図である。
【図38】 (A)、(B)、(C)、(D)、(E)、(F)、(G)はそれぞれ図35〜図37の実施形態における実装方法において、ICチップのワイヤボンダーを用いたバンプ形成工程を示す説明図である。
【図39】 (A)、(B)、(C)はそれぞれ図35〜図37の実施形態にかかる実装方法において、回路基板とICチップの接合工程を示す説明図である。
【図40】 (A)、(B)はそれぞれ図35〜図37の実施形態である実装方法において回路基板とICチップの接合工程を示す説明図である。
【図41】 図35〜図37の実施形態である実装方法において回路基板とICチップの接合工程を示す説明図である。
【符号の説明】
3…バンプ、10…ベース基板、10a…貫通孔、10z…位置決め孔、11…導電性ワイヤ、12…クリーム半田、13…ASIC用ICチップ、14…マイクロプロセッサ用ICチップ、15…ICチップ、15p…電極、16…カード電極、18…チップコンデンサ、19…チップ抵抗、21…基板、21a…貫通孔、21p…電極、21q…ランド、21z…位置決め孔、22…第2メモリ用基板、22a…貫通孔、22z…位置決め孔、24…第4メモリ用基板、30A…上ケース、31A…下ケース、110…基板、113…ASIC用ICチップ、114…マイクロプロセッサ用ICチップ、115…メモリチップ、116…電極、118…チップコンデンサ、119…チップ抵抗、130…上ケース、131…下ケース、131a…電極用開口、132…ライトプロテクト用切換えスイッチ、150…受動部品、200A…シート状の絶縁性熱硬化性樹脂フィレット、200c…長辺側の凹部、200d…短辺側の凹部、200e…隅部、210…ベース基板モジュール、221…第1メモリモジュール、222…第2メモリモジュール。
Claims (3)
- 長方形状の電子部品と対象物との間に介在させて上記電子部品と上記対象物とを電気的接合させる絶縁性封止樹脂のフィレットであって、上記電子部品と若干大きな寸法の外形の長方形を基本形状とし、かつ、上記長方形の対向する一対の短辺のそれぞれにおいては、中心向きに湾曲して切り欠かれた短辺側の凹部を有するとともに、上記長方形の対向する一対の長辺のそれぞれにおいては、中心向きに湾曲して切り欠かれた長辺側の凹部を有し、上記長方形の隅部は上記電子部品の隅部よりも外側にはみ出すように形成されて上記長方形の隅部に上記長方形の上記長辺の中央部分及び上記短辺の中央部分より多く封止樹脂が配置されている形状であることを特徴とする絶縁性封止樹脂のフィレットを上記電子部品と対象物との間に介在させて加熱加圧して、上記電子部品と上記対象物とを電気的接合させながら、上記フィレットの上記隅部から各辺の中央部分に向けて上記フィレットの封止樹脂が流動して上記中央部分に引き寄せられることにより、上記隅部及び中央部分において上記電子部品の周辺に大略均一に上記封止樹脂が配置された状態で上記電子部品と対象物との接合部分を封止しつつ装着することを特徴とする電子部品の装着方法。
- 長方形状の電子部品と対象物との間に介在させて上記電子部品と上記対象物とを電気的接合させる絶縁性封止樹脂のフィレットであって、上記電子部品と若干大きな寸法の外形の長方形を基本形状とし、かつ、上記長方形の対向する一対の短辺のそれぞれにおいては、中心向きに湾曲して切り欠かれた短辺側の凹部を有するとともに、上記長方形の対向する一対の長辺のそれぞれにおいては、中心向きに湾曲して切り欠かれた長辺側の凹部を有し、上記長辺側の凹部の形状が上記短辺側の凹部の形状より面積が大であるとともに、上記長方形の隅部は上記電子部品の隅部よりも外側にはみ出すように形成されて上記長方形の隅部に上記長方形の上記長辺の中央部分及び上記短辺の中央部分より多く封止樹脂が配置されている形状であることを特徴とする絶縁性封止樹脂のフィレットを上記電子部品と対象物との間に介在させて加熱加圧して、上記電子部品と上記対象物とを電気的接合させながら、上記フィレットの上記隅部から各辺の中央部分に向けて上記フィレットの封止樹脂が流動して上記中央部分に引き寄せられることにより、上記隅部及び中央部分において上記電子部品の周辺に大略均一に上記封止樹脂が配置された状態で上記電子部品と対象物との接合部分を封止しつつ装着することを特徴とする電子部品の装着方法。
- 長方形状の電子部品と対象物との間に介在させて上記電子部品と上記対象物とを電気的接合させる絶縁性封止樹脂のフィレットであって、上記電子部品と若干大きな寸法の外形の長方形を基本形状とし、かつ、上記長方形の対向する一対の短辺のそれぞれにおいては、中心向きに湾曲して切り欠かれた短辺側の凹部を有するとともに、上記長方形の対向する一対の長辺のそれぞれにおいては、中心向きに湾曲して切り欠かれた長辺側の凹部を有し、上記凹部の形状が上記長方形の中心に対して対称形であるとともに、上記長方形の隅部は上記電子部品の隅部よりも外側にはみ出すように形成されて上記長方形の隅部に上記長方形の上記長辺の中央部分及び上記短辺の中央部分より多く封止樹脂が配置されている形状であることを特徴とする絶縁性封止樹脂のフィレットを上記電子部品と対象物との間に介在させて加熱加圧して、上記電子部品と上記対象物とを電気的接合させながら、上記フィレットの上記隅部から各辺の中央部分に向けて上記フィレットの封止樹脂が流動して上記中央部分に引き寄せられることにより、上記隅部及び中央部分において上記電子部品の周辺に大略均一に上記封止樹脂が配置された状態で上記電子部品と対象物との接合部分を封止しつつ装着することを特徴とする電子部品の装着方法。
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Cited By (1)
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