JP3942159B2 - 強誘電体デバイスおよびその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000010410 layer Substances 0.000 claims description 49
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 43
- 238000000137 annealing Methods 0.000 claims description 41
- 229910052751 metal Inorganic materials 0.000 claims description 38
- 239000002184 metal Substances 0.000 claims description 38
- 229910018516 Al—O Inorganic materials 0.000 claims description 28
- 229910052739 hydrogen Inorganic materials 0.000 claims description 22
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 21
- 239000001257 hydrogen Substances 0.000 claims description 21
- 229910052760 oxygen Inorganic materials 0.000 claims description 21
- 239000011241 protective layer Substances 0.000 claims description 21
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 20
- 238000000151 deposition Methods 0.000 claims description 20
- 239000001301 oxygen Substances 0.000 claims description 20
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 16
- 229910052697 platinum Inorganic materials 0.000 claims description 12
- 229910052782 aluminium Inorganic materials 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 8
- 238000004544 sputter deposition Methods 0.000 claims description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 6
- 238000005240 physical vapour deposition Methods 0.000 claims description 5
- 229910052786 argon Inorganic materials 0.000 claims description 4
- 230000006870 function Effects 0.000 claims description 4
- 229910010413 TiO 2 Inorganic materials 0.000 description 19
- 239000007789 gas Substances 0.000 description 15
- 239000003990 capacitor Substances 0.000 description 14
- 150000002739 metals Chemical class 0.000 description 14
- 229910052719 titanium Inorganic materials 0.000 description 12
- 239000010936 titanium Substances 0.000 description 12
- 229910052741 iridium Inorganic materials 0.000 description 11
- 239000007772 electrode material Substances 0.000 description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 7
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 7
- 239000010408 film Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 229910003077 Ti−O Inorganic materials 0.000 description 5
- 230000010287 polarization Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005755 formation reaction Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000010897 surface acoustic wave method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02244—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of a metallic layer
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
- H01L21/31683—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of metallic layers, e.g. Al deposited on the body, e.g. formation of multi-layer insulating structures
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31604—Deposition from a gas or vapour
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＩＣにおける電極材料に関し、より詳細には、改善された水素劣化耐性を有する電極材料に関する。
【０００２】
【従来の技術】
強誘電体を用いたキャパシタおよびデバイスの上部電極および下部電極にプラチナ（Ｐｔ）が広く用いられてきた。強誘電体スタックの完全性および特性を試験するために高温水素アニーリングが行われ得る。Ｐｔを上部電極として用いた際の主な欠点は、水素の存在による還元作用である。Ｐｔ上部電極の完全性は、わずか３０秒の４００℃形成ガスアニーリング時に深刻なダメージを受け得ることが分かっている。Ｆｕｊｉｓａｋｉらの「Ｄｅｇｒａｄａｔｉｏｎ−ｆｒｅｅｆｅｒｒｏｅｌｅｃｔｒｉｃ （Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）ｔｈｉｎ ｆｉｌｍ ｃａｐａｃｉｔｏｒｓ ｗｉｔｈ ＩｒＯ2 ｔｏｐ ｅｌｅｃｔｒｏｄｅ」、Ｉｎｔｅｇｒａｔｅｄ Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ、Ｖｏｌ．２１、ｐｐ．８３−８５（１９９８）を参照されたい。さらに、Ｐｔは、Ｈ2分子を、酸化物ベースの強誘電体材料を攻撃しかつ還元する水素原子へと分解することを促進するので、強誘電特性を劣化させる。
【０００３】
チタン酸化物（ＴｉＯ2）が、水素雰囲気アニーリング時に保護特性を有することが分かっている。また、極めて薄いＡｌ2Ｏ3薄膜も強誘電体キャパシタを保護するのに効果的である。
【０００４】
【発明が解決しようとする課題】
しかしながら、ＴｉＯ2またはＡｌ2Ｏ3のいずれを使用しても、良好なステップカバレッジを得るためには、好ましくはＣＶＤによるさらなる堆積工程が必要となる。
【０００５】
従って、本発明の目的は、不揮発性メモリデバイス、ＤＲＡＭ、キャパシタ、焦電性赤外線センサ、光ディスプレイ、光スイッチ、圧電性トランスデューサおよび表面弾性波デバイスに用いられ得る電極材料を提供することである。
【０００６】
本発明のさらなる目的は、改善された水素劣化耐性を有する電極材料を提供することである。
【０００７】
本発明の別の目的は、強誘電体キャパシタまたはデバイスが、約３００℃〜５００℃の範囲の温度で典型的な水素雰囲気アニーリングを行う場合に、完全性を維持し、かつ強誘電特性が保持され得る電極材料を提供することである。
【０００８】
【課題を解決するための手段】
本発明による強誘電体デバイスで使用するための電極は、下部電極と、
強誘電体層と、上部電極であって、該上部電極は該強誘電体層上に形成され、プラチナおよびイリジウムからなる金属の群から選択される第１の金属と、アルミニウムおよびチタンからなる金属の群から選択される第２の金属とを含む金属の組み合わせによって形成され、保護層として機能する、上部電極とを含み、これにより上記目的を達成する。
【０００９】
前記上部電極は、Ｉｒ−Ａｌ−Ｏ、Ｉｒ−Ｔｉ−Ｏ、Ｐｔ−Ａｌ−ＯおよびＰｔ−Ｉｒ−Ｏからなる組み合わせの群から選択される金属と金属酸化物との組み合わせを含んでもよい。
【００１０】
前記金属酸化物は、Ａｌ2Ｏ3およびＴｉＯ2からなる酸化物の群から選択されてもよい。
【００１１】
前記上部電極は、水素雰囲気中で高温アニーリングを行った後でも導電性を維持してもよい。
【００１２】
本発明による強誘電体デバイスにおいて水素耐性電極を製造する方法は、ａ）下部電極を形成する工程と、ｂ）該下部電極上に強誘電体層を形成する工程と、ｃ）該強誘電体層上に上部電極を堆積する工程であって、該堆積する工程は、プラチナおよびイリジウムからなる金属の群から選択される第１の金属と、アルミニウムおよびチタンからなる金属の群から選択される第２の金属とを同時堆積する工程を包含する、工程と、ｄ）該上部電極上に酸化物保護層を形成するために、酸素雰囲気中で該工程ａ）〜ｃ）によって得られた構造をアニーリングすることによって保護層を形成する工程とを包含し、これにより上記目的を達成する。
【００１３】
前記保護層を形成する工程ｄ）は、Ａｌ2Ｏ3層、Ａｌ2Ｏ3リッチ層、ＴｉＯ2層、ＴｉＯ2リッチ層からなる層の群から選択される酸化物層を形成する工程を包含してもよい。
【００１４】
前記保護層を形成する工程ｄ）は、酸素雰囲気中で約１０秒〜１時間の間、約４００℃〜７００℃の間の温度で前記構造をアニーリングする工程を包含してもよい。
【００１５】
前記堆積する工程ｃ）は、アルゴンと酸素とを約１：１０〜１０：１の間のフローレートで含む酸素雰囲気中で、約２ｍＴｏｒｒ〜１００ｍＴｏｒｒの間のチャンバ圧力で、約５０Ｗ〜５００Ｗの間の出力で、前記第１の金属と前記第２の金属とをＤＣ同時スパッタリングする工程を包含してもよい。
【００１６】
本発明による強誘電体デバイスにおいて水素耐性電極を製造する方法は、ａ）下部電極を形成する工程と、ｂ）該下部電極上に強誘電体層を形成する工程と、ｃ）該強誘電体層上に上部電極を堆積する工程であって、該堆積する工程は、プラチナおよびイリジウムからなる金属の群から選択される第１の金属と、アルミニウムおよびチタンからなる金属の群から選択される第２の金属とを同時堆積する工程を包含する、工程と、ｄ）該上部電極上に酸化物保護層を形成するために、Ａｌ2Ｏ3層、Ａｌ2Ｏ3リッチ層、ＴｉＯ2層、ＴｉＯ2リッチ層からなる層の群から選択される酸化物層を形成する工程、および該工程ａ）〜ｃ）によって得られた構造を酸素雰囲気中でアニーリングする工程を包含する保護層を形成する工程とを包含し、これにより上記目的を達成する。
【００１７】
前記保護層を形成する工程ｄ）は、酸素雰囲気中で約１０秒〜１時間の間、約４００℃〜７００℃の間の温度で前記構造をアニーリングする工程を包含してもよい。
【００１８】
前記堆積する工程ｃ）は、アルゴンと酸素とを約１：１０〜１０：１の間のフローレートで含む酸素雰囲気中で、約２ｍＴｏｒｒ〜１００ｍＴｏｒｒの間のチャンバ圧力で、約５０Ｗ〜５００Ｗの間の出力で、前記第１の金属と前記第２の金属とをＤＣ同時スパッタリングする工程を包含してもよい。
【００１９】
強誘電体デバイスで使用するための電極は、下部電極と、強誘電体層と、上部電極とを含み、上記上部電極は、強誘電体層上に形成され、プラチナおよびイリジウムからなる金属の群から選択される第１の金属と、アルミニウムおよびチタンからなる金属の群から選択される第２の金属とを含む金属の組み合わせによって形成される。上記上部電極は保護層として機能する。
【００２０】
強誘電体デバイスにおいて水素耐性電極を形成する方法は、下部電極を形成する工程と、下部電極上に強誘電体層を形成する工程と、プラチナおよびイリジウムからなる金属の群から選択される第１の金属と、アルミニウムおよびチタンからなる金属の群から選択される第２の金属とを同時堆積する工程を包含する、強誘電体層上に上部電極を堆積する工程と、上部電極上に酸化物保護層を形成するために、酸素雰囲気中で上記工程によって得られた構造をアニーリングすることによって保護層を形成する工程とを包含する。
【００２１】
本発明の上述の要旨および目的は、本発明の本質を容易に理解できるように設けられている。図面と共に以下の本発明の好適な実施形態の詳細な説明を参照することによって、本発明のより完全な理解が得られる。
【００２２】
【発明の実施の形態】
本明細書中に記載される材料は、下部電極および上部電極として用いられ得るが、特に、製造プロセスにおける水素雰囲気アニーリング時の強誘電体を用いたキャパシタおよび不揮発性メモリの強誘電特性の劣化を防ぐための、上部電極として使用するのに適している。これらの材料をＤＲＡＭ、センサ、ディスプレイおよびトランスデューサの製造に用いてもよい。本発明の電極材料は、ＰｔまたはＩｒのような貴金属（すなわち不活性金属）を含み、この材料が、ＡｌまたはＴｉのような別の高い導電性金属とともに同時に堆積される。電極材料、すなわちＰｔまたはＩｒとＡｌまたはＴｉとを酸素雰囲気中で同時スパッタリングまたは物理的気相成長法（ＰＶＤ）によって堆積し、その後水素雰囲気中でアニーリングすることができる。
【００２３】
通常、水素雰囲気アニーリングに対して、上部電極が効果的な耐性を有するように、ポスト堆積アニーリングが必要とされる。このＩｒ−Ａｌ−Ｏ膜を酸素雰囲気中でアニーリングした後、ＳＥＭによる分析時に、電荷がＩｒ−Ａｌ−Ｏ電極の表面上に存在した。このことは、絶縁材料の薄膜がＩｒ−Ａｌ−Ｏ電極表面上に存在することを示す。この絶縁層は、おそらくＡｌ2Ｏ3層またはＡｌ2Ｏ3リッチ層である。このインサイチュ形成されたＡｌ2Ｏ3層は、水素雰囲気アニーリング時にこの層の下にある電極および強誘電体材料を保護するための保護層として機能する。４端針試験は、Ｉｒ−Ａｌ−Ｏ膜が、酸素雰囲気アニーリング後も導電性であることを示す。
【００２４】
例えば、Ｉｒ−Ａｌ−Ｏ層は、ＡｒおよびＯ2を約１：１０〜１０：１の範囲のフローレートで含む酸素雰囲気中、約２ｍＴｏｒｒ〜１００ｍＴｏｒｒの間のチャンバ圧力で、約５０Ｗ〜５００Ｗの間の出力で、ＩｒターゲットおよびＡｌターゲットのそれぞれをＤＣ同時スパッタリングによって堆積され得る。ポスト堆積アニーリングが、１０秒〜１時間の間、約４００℃〜７００℃の間の温度で、Ｏ2雰囲気中で行われる。Ｐｔ−Ａｌ−Ｏ層が、同様の条件下で堆積され、アニーリングされ得る。本明細書中で用いられるように、高温アニーリングは、４００℃以上の温度におけるアニーリングを意味する。
【００２５】
以下に３つの異なる電極組成物による形成物の試験結果をまとめた。３つの異なる電極組成物とは、図３および４に示されるＰｔと、図１、２、５および６に示されるＩｒ−Ａｌ−Ｏと、図７および８に示されるＰｔ−Ａｌ−Ｏとであり、これらの電極が、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3強誘電体酸化物（ＰＺＴ）上に上部電極として堆積された。ＰＴ電極およびＩｒ−Ａｌ−Ｏ電極のうちのいくつかを、スパッタリングによって堆積されたＴｉＯ2で覆った（それぞれ図３および４ならびに図１および２に相当）。一方、その他のものは、図５および６のように覆わなかった。上記のような構造の製造には、ＰｔまたはＩｒを堆積することによって形成される下部電極の形成、その下部電極上への強誘電体層の形成、本発明による上部電極の形成が含まれる。まず、上部電極の一部としてＡｌまたはＴｉ金属を有する構造をＯ2雰囲気中でアニーリングした。４００℃で５％のＨ2を含む形成ガス中でアニーリングした構造全体をアニーリングすることによって、水素ダメージ耐性を試験した。このような試験は、約３％〜１５％の間の水素、残りのパーセンテージが窒素である雰囲気中、約３００℃〜５００℃の間の温度で行われ得る。
【００２６】
剥き出しのＰｔ上部電極は、３０秒間のみ４００℃で形成ガスアニーリングした後、著しく剥離した。ＴｉＯ2で覆ったＰｔ電極は、合わせて１６分間アニーリングした後でも、良好な完全性を維持した（図３および４）。Ｉｒ−Ａｌ−Ｏ電極は、ＴｉＯ2層の存在にかかわらず、アニーリング後にも良好な完全性を維持した（図１、２、５および６）。同様に、Ｐｔ−Ａｌ−Ｏ電極もまた、ＴｉＯ2層の存在にかかわらず、合わせて１５分間アニーリングした後でも、良好な完全性を維持した（図７および８）。
【００２７】
ＴｉＯ2層で覆ったＰｔ／ＰＺＴ／Ｐｔ／ＩｒおよびＩｒ−Ａｌ−Ｏ／ＰＺＴ／Ｐｔ／Ｉｒによって形成された電極は、形成ガスアニーリングした後でも、もとの残留分極の約２／３を維持したが、これらの構造のリーク電流は、形成ガスアニーリング中に増大した。このリーク電流は、図１〜４に示されるようにアニーリング時間の増加にともない増大した。剥き出しのＩｒ−Ａｌ−Ｏ／ＰＺＴ／Ｐｔ／Ｉｒ構造（図５および６）は、ＴｉＯ2でこの構造を覆った場合ほど大きなリーク電流を示さなかった。合わせて１６分間形成ガスアニーリングした後であっても、約１／２の分極を維持した。ＴｉＯ2保護をまったく用いないＰｔ−Ａｌ−Ｏ／ＰＺＴ／Ｐｔ／Ｉｒ構造から最良の結果が得られた（図７および８）。ここで、残留分極は、合わせて１６分間形成ガスアニーリングした後であってももとの分極とほぼ同じ分極を維持した。
【００２８】
まとめると、強誘電体デバイスが、ＰＶＤ、ＣＶＤまたはＭＯＣＶＤによって堆積されたＩｒ−Ａｌ−Ｏ、Ｉｒ−Ｔｉ−Ｏ、Ｐｔ−Ａｌ−Ｏ、Ｐｔ−Ｔｉ−Ｏのようないくつかの電極材料のうち任意の材料を用いて形成され得る。堆積直後のＩｒ−Ａｌ−Ｏ膜、Ｉｒ−Ｔｉ−Ｏ膜、Ｐｔ−Ａｌ−Ｏ膜、Ｐｔ−Ｔｉ−Ｏ膜を１０秒〜１時間の間、４００℃〜７００℃の温度で酸素中でアニーリングし、複合電極の表面上に保護層として機能するＡｌ2Ｏ3の薄い絶縁層、Ａｌ2Ｏ3リッチ層、ＴｉＯ2層またはＴｉＯ2リッチ層を得る。
【００２９】
上述のように、改善された水素劣化耐性を有する電極材料を堆積する方法、およびその製造方法を開示してきた。上記方法のさらなる改変および変更が、上掲の請求の範囲に規定される本発明の範囲内で為され得ることが理解される。
【００３０】
【発明の効果】
強誘電体デバイスで使用するための電極は、下部電極と、強誘電体層と、上部電極とを含み、上記上部電極は、強誘電体層上に形成され、プラチナおよびイリジウムからなる金属の群から選択される第１の金属と、アルミニウムおよびチタンからなる金属の群から選択される第２の金属とを含む金属の組み合わせによって形成される。上記上部電極は保護層として機能し、水素雰囲気中で高温アニーリングした後でも導電性を維持する。
【００３１】
強誘電体デバイスにおける水素耐性電極を形成する方法は、下部電極を形成する工程と、下部電極上に強誘電体層を形成する工程と、プラチナおよびイリジウムからなる金属の群から選択される第１の金属と、アルミニウムおよびチタンからなる金属の群から選択される第２の金属とを同時堆積する工程を包含する、強誘電体層上に上部電極を堆積する工程と、上部電極上に酸化物保護層を形成するために、酸素雰囲気中で上記工程によって得られた構造をアニーリングすることによって保護層を形成する工程とを包含する。これにより、さらなる堆積工程を設けることなく、上部電極上に保護層として機能する酸化物保護層を設けることができ、強誘電体デバイスの水素耐性電極を形成する。
【図面の簡単な説明】
【図１】図１は、形成ガスアニーリング前後のＴｉＯ2によって覆われたＩｒ−Ａｌ−Ｏ／ＰＺＴ／Ｐｔ／Ｉｒキャパシタのヒステリシスループを示す。
【図２】図２は、形成ガスアニーリング前後のＴｉＯ2によって覆われた、図１のＩｒ−Ａｌ−Ｏ／ＰＺＴ／Ｐｔ／Ｉｒキャパシタのリーク電流を示す。
【図３】図３は、４００℃で１０分間の形成ガスアニーリング前後のＴｉＯ2によって覆われたＰｔ／ＰＺＴ／Ｐｔ／Ｉｒキャパシタのヒステリシスループを示す。
【図４】図４は、４００℃で１０分間の形成ガスアニーリング前後のＴｉＯ2によって覆われた、図３のＰｔ／ＰＺＴ／Ｐｔ／Ｉｒキャパシタのリーク電流を示す。
【図５】図５は、４００℃での形成ガスアニーリング前後のＩｒ−Ａｌ−Ｏ／ＰＺＴ／Ｐｔ／Ｉｒキャパシタのヒステリシスループを示す。
【図６】図６は、４００℃での形成ガスアニーリング前後の図５のＩｒ−Ａｌ−Ｏ／ＰＺＴ／Ｐｔ／Ｉｒキャパシタのリーク電流を示す。
【図７】図７は、形成ガスアニーリング前後のＰｔ−Ａｌ−Ｏ／ＰＺＴ／Ｐｔ／Ｉｒキャパシタのヒステリシスループを示す。
【図８】図８は、形成ガスアニーリング前後の図７のＰｔ−Ａｌ−Ｏ／ＰＺＴ／Ｐｔ／Ｉｒキャパシタのリーク電流を示す。
【発明の属する技術分野】
本発明は、ＩＣにおける電極材料に関し、より詳細には、改善された水素劣化耐性を有する電極材料に関する。
【０００２】
【従来の技術】
強誘電体を用いたキャパシタおよびデバイスの上部電極および下部電極にプラチナ（Ｐｔ）が広く用いられてきた。強誘電体スタックの完全性および特性を試験するために高温水素アニーリングが行われ得る。Ｐｔを上部電極として用いた際の主な欠点は、水素の存在による還元作用である。Ｐｔ上部電極の完全性は、わずか３０秒の４００℃形成ガスアニーリング時に深刻なダメージを受け得ることが分かっている。Ｆｕｊｉｓａｋｉらの「Ｄｅｇｒａｄａｔｉｏｎ−ｆｒｅｅｆｅｒｒｏｅｌｅｃｔｒｉｃ （Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）ｔｈｉｎ ｆｉｌｍ ｃａｐａｃｉｔｏｒｓ ｗｉｔｈ ＩｒＯ2 ｔｏｐ ｅｌｅｃｔｒｏｄｅ」、Ｉｎｔｅｇｒａｔｅｄ Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ、Ｖｏｌ．２１、ｐｐ．８３−８５（１９９８）を参照されたい。さらに、Ｐｔは、Ｈ2分子を、酸化物ベースの強誘電体材料を攻撃しかつ還元する水素原子へと分解することを促進するので、強誘電特性を劣化させる。
【０００３】
チタン酸化物（ＴｉＯ2）が、水素雰囲気アニーリング時に保護特性を有することが分かっている。また、極めて薄いＡｌ2Ｏ3薄膜も強誘電体キャパシタを保護するのに効果的である。
【０００４】
【発明が解決しようとする課題】
しかしながら、ＴｉＯ2またはＡｌ2Ｏ3のいずれを使用しても、良好なステップカバレッジを得るためには、好ましくはＣＶＤによるさらなる堆積工程が必要となる。
【０００５】
従って、本発明の目的は、不揮発性メモリデバイス、ＤＲＡＭ、キャパシタ、焦電性赤外線センサ、光ディスプレイ、光スイッチ、圧電性トランスデューサおよび表面弾性波デバイスに用いられ得る電極材料を提供することである。
【０００６】
本発明のさらなる目的は、改善された水素劣化耐性を有する電極材料を提供することである。
【０００７】
本発明の別の目的は、強誘電体キャパシタまたはデバイスが、約３００℃〜５００℃の範囲の温度で典型的な水素雰囲気アニーリングを行う場合に、完全性を維持し、かつ強誘電特性が保持され得る電極材料を提供することである。
【０００８】
【課題を解決するための手段】
本発明による強誘電体デバイスで使用するための電極は、下部電極と、
強誘電体層と、上部電極であって、該上部電極は該強誘電体層上に形成され、プラチナおよびイリジウムからなる金属の群から選択される第１の金属と、アルミニウムおよびチタンからなる金属の群から選択される第２の金属とを含む金属の組み合わせによって形成され、保護層として機能する、上部電極とを含み、これにより上記目的を達成する。
【０００９】
前記上部電極は、Ｉｒ−Ａｌ−Ｏ、Ｉｒ−Ｔｉ−Ｏ、Ｐｔ−Ａｌ−ＯおよびＰｔ−Ｉｒ−Ｏからなる組み合わせの群から選択される金属と金属酸化物との組み合わせを含んでもよい。
【００１０】
前記金属酸化物は、Ａｌ2Ｏ3およびＴｉＯ2からなる酸化物の群から選択されてもよい。
【００１１】
前記上部電極は、水素雰囲気中で高温アニーリングを行った後でも導電性を維持してもよい。
【００１２】
本発明による強誘電体デバイスにおいて水素耐性電極を製造する方法は、ａ）下部電極を形成する工程と、ｂ）該下部電極上に強誘電体層を形成する工程と、ｃ）該強誘電体層上に上部電極を堆積する工程であって、該堆積する工程は、プラチナおよびイリジウムからなる金属の群から選択される第１の金属と、アルミニウムおよびチタンからなる金属の群から選択される第２の金属とを同時堆積する工程を包含する、工程と、ｄ）該上部電極上に酸化物保護層を形成するために、酸素雰囲気中で該工程ａ）〜ｃ）によって得られた構造をアニーリングすることによって保護層を形成する工程とを包含し、これにより上記目的を達成する。
【００１３】
前記保護層を形成する工程ｄ）は、Ａｌ2Ｏ3層、Ａｌ2Ｏ3リッチ層、ＴｉＯ2層、ＴｉＯ2リッチ層からなる層の群から選択される酸化物層を形成する工程を包含してもよい。
【００１４】
前記保護層を形成する工程ｄ）は、酸素雰囲気中で約１０秒〜１時間の間、約４００℃〜７００℃の間の温度で前記構造をアニーリングする工程を包含してもよい。
【００１５】
前記堆積する工程ｃ）は、アルゴンと酸素とを約１：１０〜１０：１の間のフローレートで含む酸素雰囲気中で、約２ｍＴｏｒｒ〜１００ｍＴｏｒｒの間のチャンバ圧力で、約５０Ｗ〜５００Ｗの間の出力で、前記第１の金属と前記第２の金属とをＤＣ同時スパッタリングする工程を包含してもよい。
【００１６】
本発明による強誘電体デバイスにおいて水素耐性電極を製造する方法は、ａ）下部電極を形成する工程と、ｂ）該下部電極上に強誘電体層を形成する工程と、ｃ）該強誘電体層上に上部電極を堆積する工程であって、該堆積する工程は、プラチナおよびイリジウムからなる金属の群から選択される第１の金属と、アルミニウムおよびチタンからなる金属の群から選択される第２の金属とを同時堆積する工程を包含する、工程と、ｄ）該上部電極上に酸化物保護層を形成するために、Ａｌ2Ｏ3層、Ａｌ2Ｏ3リッチ層、ＴｉＯ2層、ＴｉＯ2リッチ層からなる層の群から選択される酸化物層を形成する工程、および該工程ａ）〜ｃ）によって得られた構造を酸素雰囲気中でアニーリングする工程を包含する保護層を形成する工程とを包含し、これにより上記目的を達成する。
【００１７】
前記保護層を形成する工程ｄ）は、酸素雰囲気中で約１０秒〜１時間の間、約４００℃〜７００℃の間の温度で前記構造をアニーリングする工程を包含してもよい。
【００１８】
前記堆積する工程ｃ）は、アルゴンと酸素とを約１：１０〜１０：１の間のフローレートで含む酸素雰囲気中で、約２ｍＴｏｒｒ〜１００ｍＴｏｒｒの間のチャンバ圧力で、約５０Ｗ〜５００Ｗの間の出力で、前記第１の金属と前記第２の金属とをＤＣ同時スパッタリングする工程を包含してもよい。
【００１９】
強誘電体デバイスで使用するための電極は、下部電極と、強誘電体層と、上部電極とを含み、上記上部電極は、強誘電体層上に形成され、プラチナおよびイリジウムからなる金属の群から選択される第１の金属と、アルミニウムおよびチタンからなる金属の群から選択される第２の金属とを含む金属の組み合わせによって形成される。上記上部電極は保護層として機能する。
【００２０】
強誘電体デバイスにおいて水素耐性電極を形成する方法は、下部電極を形成する工程と、下部電極上に強誘電体層を形成する工程と、プラチナおよびイリジウムからなる金属の群から選択される第１の金属と、アルミニウムおよびチタンからなる金属の群から選択される第２の金属とを同時堆積する工程を包含する、強誘電体層上に上部電極を堆積する工程と、上部電極上に酸化物保護層を形成するために、酸素雰囲気中で上記工程によって得られた構造をアニーリングすることによって保護層を形成する工程とを包含する。
【００２１】
本発明の上述の要旨および目的は、本発明の本質を容易に理解できるように設けられている。図面と共に以下の本発明の好適な実施形態の詳細な説明を参照することによって、本発明のより完全な理解が得られる。
【００２２】
【発明の実施の形態】
本明細書中に記載される材料は、下部電極および上部電極として用いられ得るが、特に、製造プロセスにおける水素雰囲気アニーリング時の強誘電体を用いたキャパシタおよび不揮発性メモリの強誘電特性の劣化を防ぐための、上部電極として使用するのに適している。これらの材料をＤＲＡＭ、センサ、ディスプレイおよびトランスデューサの製造に用いてもよい。本発明の電極材料は、ＰｔまたはＩｒのような貴金属（すなわち不活性金属）を含み、この材料が、ＡｌまたはＴｉのような別の高い導電性金属とともに同時に堆積される。電極材料、すなわちＰｔまたはＩｒとＡｌまたはＴｉとを酸素雰囲気中で同時スパッタリングまたは物理的気相成長法（ＰＶＤ）によって堆積し、その後水素雰囲気中でアニーリングすることができる。
【００２３】
通常、水素雰囲気アニーリングに対して、上部電極が効果的な耐性を有するように、ポスト堆積アニーリングが必要とされる。このＩｒ−Ａｌ−Ｏ膜を酸素雰囲気中でアニーリングした後、ＳＥＭによる分析時に、電荷がＩｒ−Ａｌ−Ｏ電極の表面上に存在した。このことは、絶縁材料の薄膜がＩｒ−Ａｌ−Ｏ電極表面上に存在することを示す。この絶縁層は、おそらくＡｌ2Ｏ3層またはＡｌ2Ｏ3リッチ層である。このインサイチュ形成されたＡｌ2Ｏ3層は、水素雰囲気アニーリング時にこの層の下にある電極および強誘電体材料を保護するための保護層として機能する。４端針試験は、Ｉｒ−Ａｌ−Ｏ膜が、酸素雰囲気アニーリング後も導電性であることを示す。
【００２４】
例えば、Ｉｒ−Ａｌ−Ｏ層は、ＡｒおよびＯ2を約１：１０〜１０：１の範囲のフローレートで含む酸素雰囲気中、約２ｍＴｏｒｒ〜１００ｍＴｏｒｒの間のチャンバ圧力で、約５０Ｗ〜５００Ｗの間の出力で、ＩｒターゲットおよびＡｌターゲットのそれぞれをＤＣ同時スパッタリングによって堆積され得る。ポスト堆積アニーリングが、１０秒〜１時間の間、約４００℃〜７００℃の間の温度で、Ｏ2雰囲気中で行われる。Ｐｔ−Ａｌ−Ｏ層が、同様の条件下で堆積され、アニーリングされ得る。本明細書中で用いられるように、高温アニーリングは、４００℃以上の温度におけるアニーリングを意味する。
【００２５】
以下に３つの異なる電極組成物による形成物の試験結果をまとめた。３つの異なる電極組成物とは、図３および４に示されるＰｔと、図１、２、５および６に示されるＩｒ−Ａｌ−Ｏと、図７および８に示されるＰｔ−Ａｌ−Ｏとであり、これらの電極が、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3強誘電体酸化物（ＰＺＴ）上に上部電極として堆積された。ＰＴ電極およびＩｒ−Ａｌ−Ｏ電極のうちのいくつかを、スパッタリングによって堆積されたＴｉＯ2で覆った（それぞれ図３および４ならびに図１および２に相当）。一方、その他のものは、図５および６のように覆わなかった。上記のような構造の製造には、ＰｔまたはＩｒを堆積することによって形成される下部電極の形成、その下部電極上への強誘電体層の形成、本発明による上部電極の形成が含まれる。まず、上部電極の一部としてＡｌまたはＴｉ金属を有する構造をＯ2雰囲気中でアニーリングした。４００℃で５％のＨ2を含む形成ガス中でアニーリングした構造全体をアニーリングすることによって、水素ダメージ耐性を試験した。このような試験は、約３％〜１５％の間の水素、残りのパーセンテージが窒素である雰囲気中、約３００℃〜５００℃の間の温度で行われ得る。
【００２６】
剥き出しのＰｔ上部電極は、３０秒間のみ４００℃で形成ガスアニーリングした後、著しく剥離した。ＴｉＯ2で覆ったＰｔ電極は、合わせて１６分間アニーリングした後でも、良好な完全性を維持した（図３および４）。Ｉｒ−Ａｌ−Ｏ電極は、ＴｉＯ2層の存在にかかわらず、アニーリング後にも良好な完全性を維持した（図１、２、５および６）。同様に、Ｐｔ−Ａｌ−Ｏ電極もまた、ＴｉＯ2層の存在にかかわらず、合わせて１５分間アニーリングした後でも、良好な完全性を維持した（図７および８）。
【００２７】
ＴｉＯ2層で覆ったＰｔ／ＰＺＴ／Ｐｔ／ＩｒおよびＩｒ−Ａｌ−Ｏ／ＰＺＴ／Ｐｔ／Ｉｒによって形成された電極は、形成ガスアニーリングした後でも、もとの残留分極の約２／３を維持したが、これらの構造のリーク電流は、形成ガスアニーリング中に増大した。このリーク電流は、図１〜４に示されるようにアニーリング時間の増加にともない増大した。剥き出しのＩｒ−Ａｌ−Ｏ／ＰＺＴ／Ｐｔ／Ｉｒ構造（図５および６）は、ＴｉＯ2でこの構造を覆った場合ほど大きなリーク電流を示さなかった。合わせて１６分間形成ガスアニーリングした後であっても、約１／２の分極を維持した。ＴｉＯ2保護をまったく用いないＰｔ−Ａｌ−Ｏ／ＰＺＴ／Ｐｔ／Ｉｒ構造から最良の結果が得られた（図７および８）。ここで、残留分極は、合わせて１６分間形成ガスアニーリングした後であってももとの分極とほぼ同じ分極を維持した。
【００２８】
まとめると、強誘電体デバイスが、ＰＶＤ、ＣＶＤまたはＭＯＣＶＤによって堆積されたＩｒ−Ａｌ−Ｏ、Ｉｒ−Ｔｉ−Ｏ、Ｐｔ−Ａｌ−Ｏ、Ｐｔ−Ｔｉ−Ｏのようないくつかの電極材料のうち任意の材料を用いて形成され得る。堆積直後のＩｒ−Ａｌ−Ｏ膜、Ｉｒ−Ｔｉ−Ｏ膜、Ｐｔ−Ａｌ−Ｏ膜、Ｐｔ−Ｔｉ−Ｏ膜を１０秒〜１時間の間、４００℃〜７００℃の温度で酸素中でアニーリングし、複合電極の表面上に保護層として機能するＡｌ2Ｏ3の薄い絶縁層、Ａｌ2Ｏ3リッチ層、ＴｉＯ2層またはＴｉＯ2リッチ層を得る。
【００２９】
上述のように、改善された水素劣化耐性を有する電極材料を堆積する方法、およびその製造方法を開示してきた。上記方法のさらなる改変および変更が、上掲の請求の範囲に規定される本発明の範囲内で為され得ることが理解される。
【００３０】
【発明の効果】
強誘電体デバイスで使用するための電極は、下部電極と、強誘電体層と、上部電極とを含み、上記上部電極は、強誘電体層上に形成され、プラチナおよびイリジウムからなる金属の群から選択される第１の金属と、アルミニウムおよびチタンからなる金属の群から選択される第２の金属とを含む金属の組み合わせによって形成される。上記上部電極は保護層として機能し、水素雰囲気中で高温アニーリングした後でも導電性を維持する。
【００３１】
強誘電体デバイスにおける水素耐性電極を形成する方法は、下部電極を形成する工程と、下部電極上に強誘電体層を形成する工程と、プラチナおよびイリジウムからなる金属の群から選択される第１の金属と、アルミニウムおよびチタンからなる金属の群から選択される第２の金属とを同時堆積する工程を包含する、強誘電体層上に上部電極を堆積する工程と、上部電極上に酸化物保護層を形成するために、酸素雰囲気中で上記工程によって得られた構造をアニーリングすることによって保護層を形成する工程とを包含する。これにより、さらなる堆積工程を設けることなく、上部電極上に保護層として機能する酸化物保護層を設けることができ、強誘電体デバイスの水素耐性電極を形成する。
【図面の簡単な説明】
【図１】図１は、形成ガスアニーリング前後のＴｉＯ2によって覆われたＩｒ−Ａｌ−Ｏ／ＰＺＴ／Ｐｔ／Ｉｒキャパシタのヒステリシスループを示す。
【図２】図２は、形成ガスアニーリング前後のＴｉＯ2によって覆われた、図１のＩｒ−Ａｌ−Ｏ／ＰＺＴ／Ｐｔ／Ｉｒキャパシタのリーク電流を示す。
【図３】図３は、４００℃で１０分間の形成ガスアニーリング前後のＴｉＯ2によって覆われたＰｔ／ＰＺＴ／Ｐｔ／Ｉｒキャパシタのヒステリシスループを示す。
【図４】図４は、４００℃で１０分間の形成ガスアニーリング前後のＴｉＯ2によって覆われた、図３のＰｔ／ＰＺＴ／Ｐｔ／Ｉｒキャパシタのリーク電流を示す。
【図５】図５は、４００℃での形成ガスアニーリング前後のＩｒ−Ａｌ−Ｏ／ＰＺＴ／Ｐｔ／Ｉｒキャパシタのヒステリシスループを示す。
【図６】図６は、４００℃での形成ガスアニーリング前後の図５のＩｒ−Ａｌ−Ｏ／ＰＺＴ／Ｐｔ／Ｉｒキャパシタのリーク電流を示す。
【図７】図７は、形成ガスアニーリング前後のＰｔ−Ａｌ−Ｏ／ＰＺＴ／Ｐｔ／Ｉｒキャパシタのヒステリシスループを示す。
【図８】図８は、形成ガスアニーリング前後の図７のＰｔ−Ａｌ−Ｏ／ＰＺＴ／Ｐｔ／Ｉｒキャパシタのリーク電流を示す。
Claims (5)
- 強誘電体デバイスであって、
下部電極と、
該下部電極上に設けられた強誘電体層と、
該強誘電体層上に、Ｐｔ−Ａｌ−Ｏ膜と、該Ｐｔ−Ａｌ−Ｏ膜および前記強誘電体層の保護層として機能するＡｌ2Ｏ3層またはＡｌ2Ｏ3リッチ層からなる金属酸化物層との組み合わせによって形成された上部電極と
を含む、強誘電体デバイス。 - 前記上部電極は、水素雰囲気中で４００℃以上の高温アニーリングを行った後でも電極として機能する導電性を有する、請求項１に記載の強誘電体デバイス。
- 強誘電体デバイスを製造する方法であって、
ａ）下部電極を形成する工程と、
ｂ）該下部電極上に強誘電体層を形成する工程と、
ｃ）該強誘電体層上に、プラチナからなる第１の金属と、アルミニウムからなる第２の金属とを酸素雰囲気中でスパッタリングまたは物理的気相成長法（ＰＶＤ）によって同時に堆積する工程と、
ｄ）酸素雰囲気中で該工程ａ）〜ｃ）によって得られた構造をアニーリングすることによって該上部電極上にＡｌ2Ｏ3層またはＡｌ2Ｏ3リッチ層からなる酸化物保護層を形成する工程と
を包含する、方法。 - 前記酸化物保護層を形成する工程ｄ）は、酸素雰囲気中で１０秒〜１時間の間、４００℃〜７００℃の間の温度で前記構造をアニーリングする工程を包含する、請求項３に記載の方法。
- 前記堆積する工程ｃ）は、アルゴンと酸素とを１：１０〜１０：１の間のフローレートで含む酸素雰囲気中で、２ｍＴｏｒｒ〜１００ｍＴｏｒｒの間のチャンバ圧力で、５０Ｗ〜５００Ｗの間の出力で、前記第１の金属と前記第２の金属とをＤＣ同時スパッタリングする工程を包含する、請求項３に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/817,712 | 2001-03-26 | ||
| US09/817,712 US6440752B1 (en) | 2001-03-26 | 2001-03-26 | Electrode materials with improved hydrogen degradation resistance and fabrication method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002319660A JP2002319660A (ja) | 2002-10-31 |
| JP3942159B2 true JP3942159B2 (ja) | 2007-07-11 |
Family
ID=25223716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002075137A Expired - Fee Related JP3942159B2 (ja) | 2001-03-26 | 2002-03-18 | 強誘電体デバイスおよびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6440752B1 (ja) |
| EP (1) | EP1246231B1 (ja) |
| JP (1) | JP3942159B2 (ja) |
| KR (1) | KR100515179B1 (ja) |
| DE (1) | DE60236708D1 (ja) |
| TW (1) | TW569256B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471163B1 (ko) * | 2002-03-14 | 2005-03-09 | 삼성전자주식회사 | 커패시터들을 갖는 반도체소자의 제조방법 |
| KR100467369B1 (ko) * | 2002-05-18 | 2005-01-24 | 주식회사 하이닉스반도체 | 수소배리어막 및 그를 구비한 반도체장치의 제조 방법 |
| KR100669688B1 (ko) * | 2003-03-12 | 2007-01-18 | 삼성에스디아이 주식회사 | 박막트랜지스터 및 이를 구비한 평판표시소자 |
| JP4038485B2 (ja) * | 2003-03-12 | 2008-01-23 | 三星エスディアイ株式会社 | 薄膜トランジスタを備えた平板表示素子 |
| US6774004B1 (en) * | 2003-03-17 | 2004-08-10 | Sharp Laboratories Of America, Inc. | Nano-scale resistance cross-point memory array |
| JP2011526843A (ja) * | 2008-07-01 | 2011-10-20 | アプライド マテリアルズ インコーポレイテッド | モジュール式ベースプレート半導体研磨機アーキテクチャ |
| JP5524234B2 (ja) * | 2009-11-06 | 2014-06-18 | 株式会社日立製作所 | ガスセンサ |
| JP5585241B2 (ja) * | 2010-06-25 | 2014-09-10 | セイコーエプソン株式会社 | 焦電型検出器、焦電型検出装置及び電子機器 |
| JP6593590B2 (ja) * | 2015-10-01 | 2019-10-23 | セイコーエプソン株式会社 | 圧電素子、液体噴射ヘッド及び圧電デバイス |
| WO2019005019A1 (en) * | 2017-06-27 | 2019-01-03 | Intel Corporation | FERROELECTRIC MEMORY MATRIX WITH CROSS POINTS |
| CN108878289B (zh) * | 2018-06-15 | 2021-09-14 | 常州亿晶光电科技有限公司 | 高效电池退火工艺 |
| US11527701B2 (en) * | 2019-10-28 | 2022-12-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Piezoelectric device and method of forming the same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020233A (en) * | 1997-06-30 | 2000-02-01 | Hyundai Electronics Industries Co., Ltd. | Ferroelectric memory device guaranteeing electrical interconnection between lower capacitor electrode and contact plug and method for fabricating the same |
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| KR20000045234A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 반도체 소자의 커패시터 형성방법 |
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-
2001
- 2001-03-26 US US09/817,712 patent/US6440752B1/en not_active Expired - Fee Related
-
2002
- 2002-03-18 JP JP2002075137A patent/JP3942159B2/ja not_active Expired - Fee Related
- 2002-03-25 DE DE60236708T patent/DE60236708D1/de not_active Expired - Lifetime
- 2002-03-25 TW TW091105777A patent/TW569256B/zh not_active IP Right Cessation
- 2002-03-25 KR KR10-2002-0016142A patent/KR100515179B1/ko not_active IP Right Cessation
- 2002-03-25 EP EP02006830A patent/EP1246231B1/en not_active Expired - Lifetime
- 2002-08-27 US US10/229,603 patent/US6833572B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020076148A (ko) | 2002-10-09 |
| EP1246231B1 (en) | 2010-06-16 |
| EP1246231A3 (en) | 2004-12-15 |
| DE60236708D1 (de) | 2010-07-29 |
| EP1246231A2 (en) | 2002-10-02 |
| US6440752B1 (en) | 2002-08-27 |
| TW569256B (en) | 2004-01-01 |
| US20030007319A1 (en) | 2003-01-09 |
| JP2002319660A (ja) | 2002-10-31 |
| US6833572B2 (en) | 2004-12-21 |
| KR100515179B1 (ko) | 2005-09-16 |
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|
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| A131 | Notification of reasons for refusal |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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