JP3651596B2 - 半導体パッケージ、半導体装置、電子装置及び半導体パッケージの製造方法 - Google Patents

半導体パッケージ、半導体装置、電子装置及び半導体パッケージの製造方法 Download PDF

Info

Publication number
JP3651596B2
JP3651596B2 JP2001503222A JP2001503222A JP3651596B2 JP 3651596 B2 JP3651596 B2 JP 3651596B2 JP 2001503222 A JP2001503222 A JP 2001503222A JP 2001503222 A JP2001503222 A JP 2001503222A JP 3651596 B2 JP3651596 B2 JP 3651596B2
Authority
JP
Japan
Prior art keywords
layer
forming
sealing resin
resin layer
semiconductor package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001503222A
Other languages
English (en)
Inventor
正俊 稲葉
孝直 鈴木
忠則 大湊
雅洋 海津
昭人 黒坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujikura Ltd
Original Assignee
Fujikura Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujikura Ltd filed Critical Fujikura Ltd
Application granted granted Critical
Publication of JP3651596B2 publication Critical patent/JP3651596B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05551—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05557—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12033—Gunn diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

【技術分野】
【０００１】
本発明は、配線基板（インタポーザ）を使用しないウェハレベルＣＳＰ（Chip Size/Scale Package）等の半導体パッケージ、半導体装置、電子装置及び半導体パッケージの製造方法に関し、特に、容易に製造することができる半導体パッケージ、半導体装置、電子装置及び半導体パッケージの製造方法に関する。
【背景技術】
【０００２】
近時、半導体装置の小型化が促進されており、これに伴ってそのパッケージの小型化が注目されている。例えば、日経マイクロデバイス１９９８年８月号及び１９９９年２月号等に種々の半導体パッケージが提案されている。その中でも、特にＣＳＰとよばれる半導体パッケージによるウェハレベルＣＳＰは、パッケージの小型化及びコストの低減に高い効果を示す。このＣＳＰは、ウェハごと樹脂封止されたパッケージである。図１５は従来のＣＳＰの構成を示す断面図である。なお、図１５はプリント基板へ搭載される状態を示しており、以下の説明では図１５とは上下関係が逆になっている。
【０００３】
従来のＣＳＰにおいては、ウェハ５１上に複数個の電極、例えばＡｌパッド５２が形成されている。また、ウェハ５１の全面にＡｌパッド５２を覆うパッシベーション膜、例えばＳｉＮ層５３及びポリイミド層５４が形成されている。ＳｉＮ層５３及びポリイミド層５４には、その表面からＡｌパッド５２まで達するビアホールが穿設されている。そして、ビアホール内に導体層５５が埋め込まれている。更に、ポリイミド層５４上には、導体層５５に接続された再配線層５６が形成されている。再配線層５６は、例えばＣｕからなる。そして、ポリイミド層５４の全面に再配線層５６を覆う封止樹脂層５７が設けられている。封止樹脂層５７の内部には、その表面から再配線層５６まで達するメタルポストとしてＣｕポスト５８が形成されている。Ｃｕポスト５８上には、バリアメタル層５９が形成されており、バリアメタル層５９上に半田等のソルダボール６０が形成されている。
【０００４】
次に、上述のような従来のＣＳＰの製造方法について説明する。図１６（ａ）乃至（ｅ）は従来のＣＳＰの製造方法を工程順に示す断面図である。なお、図１６（ａ）乃至（ｅ）においては、再配線層及びポリイミド層等は省略している。
【０００５】
先ず、図１６（ａ）に示すように、表面が平坦なウェハ６１を準備する。そして、図１６（ｂ）に示すように、ウェハ６１上に複数個のＣｕポスト６２をメッキにより形成する。次いで、図１６（ｃ）に示すように、全てのＣｕポスト６２を覆うように樹脂封止を行い、封止樹脂層６３を形成する。その後、図１６（ｄ）に示すように、封止樹脂層６３の表面を研磨することにより、各Ｃｕポスト６２を露出させる。そして、図１６（ｅ）に示すように、Ｃｕポスト６２上に半田等のソルダボール６４を搭載する。
【０００６】
このようにして、前述のようなＣＳＰが形成される。このＣＳＰは、その後、所定の大きさにダイシングされる。
【０００７】
一般に、半導体パッケージとプリント基板等との熱膨張率は相違しているので、熱膨張率の相違に基づく応力が半導体パッケージの端子に集中する。しかし、前述のようなＣＳＰにおいては、柱状のＣｕポスト６２を高く形成することにより、その応力が分散しやすくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、熱膨張率の相違に基づく応力を分散させるためには、Ｃｕポスト等のメタルポストに再配線層から１００μｍ程度の高さが必要となるが、この高さのメタルポストをメッキにより形成すると、極めて長い時間が必要となるという問題点がある。このため、製造コストが高くなる。また、メタルポストの高さの制御が困難であるという問題点もある。
【０００９】
本発明はかかる問題点に鑑みてなされたものであって、プリント基板等に実装され使用される際に発生する応力を分散することができると共に、短時間で製造することができる半導体パッケージ、半導体装置、電子装置及び半導体パッケージの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体パッケージは、電極が設けられたウェハと、前記電極に一端が接続された再配線層と、前記ウェハ、前記絶縁層及び前記再配線層を封止する封止樹脂層と、この封止樹脂層を構成する樹脂層に深くなるほど狭くなるようにリング状の開口部を形成することにより区画されて前記再配線層上に形成されその上部が下部よりも細い円錐台形 状の柱状樹脂材と、この柱状樹脂材の周囲に形成されて前記柱状樹脂材を被覆すると共に前記封止樹脂層を貫通し半田バンプと前記再配線層の他端とを導通させる導電層と、を有することを特徴とする。
【００１１】
本発明においては、半田バンプと再配線層の他端とを導通させる導電層により被覆された柱状樹脂材が設けられ、柱状樹脂層及び導電層からポストが構成され、この部分が応力緩和部として作用するので、この部分に応力が発生した場合、主に柱状樹脂材によってその応力が分散される。このため、ポストに厚いメッキ層は必要ではなくなるので、製造工程が短縮される。また、ポストの高さは柱状樹脂材の高さによって制御することが可能であるので、その調整は容易である。
【００１２】
本発明に係る他の半導体パッケージは、電極が設けられたウェハ上に形成された絶縁層と、この絶縁層を貫通し前記電極に一端が接続された再配線層と、前記ウェハ、前記絶縁層及び前記再配線層を封止する封止樹脂層と、この封止樹脂層を構成する樹脂層に深くなるほど狭くなるようにリング状の開口部を形成することにより区画されて前記再配線層上に形成されその上部が下部よりも細い円錐台形状の柱状樹脂材と、この柱状樹脂材の周囲に形成されて前記柱状樹脂材を被覆すると共に前記封止樹脂層を貫通し半田バンプと前記再配線層の他端とを導通させる導電層と、を有することを特徴とする。
【００１３】
なお、前記封止樹脂層上に形成され、前記導電層のうち前記柱状樹脂材の上面を被覆する部分上にのみ開口部が形成された樹脂層を設けることにより、応力をポストにより集中させることが可能となる。
【００１４】
また、前記再配線層上で少なくとも前記リング状の開口部に整合する位置に形成され、前記リング状の開口部を形成する際に使用するレーザに対する反射率が前記再配線層よりも高い金属層を設けることにより、リング状の開口部を形成する際の再配線層の損傷を低減することが可能となる。
【００１５】
本発明に係る更に他の半導体パッケージは、電極が設けられたウェハ上に形成された絶縁層と、この絶縁層を貫通し前記電極に一端が接続された再配線層と、前記ウェハ、前記絶縁層及び前記再配線層を封止する封止樹脂層と、この封止樹脂層を構成する樹脂層にリング状の開口部を形成することにより区画されて前記再配線層上に形成された柱状樹脂材と、この柱状樹脂材の周囲に形成されて前記柱状樹脂材を被覆すると共に前記封止樹脂層を貫通し半田バンプと前記再配線層の他端とを導通させる導電層と、前記再配線層上で少なくとも前記リング状の開口部に整合する位置に形成され、前記リング状の開口部を形成する際に使用するレーザに対する反射率が前記再配線層よりも高い金属層と、を有することを特徴とする。
【００１６】
なお、前記電極と前記導電層とは接続されていてもよく、一部の導電層は電極に接続されていなくてもよい。即ち、一部の導電層を電極に接続せずに、その導電層を有するポストを半導体パッケージ全体の応力の均一分散のためだけに形成してもよい。
【００１７】
本発明に係る半導体装置は、上述のいずれかの半導体パッケージを有し、前記ウェハに集積回路が形成されていることを特徴とする。
【００１８】
また、本発明に係る電子装置は、この半導体装置と、前記半田バンプに接続された回路基板と、を有することを特徴とする。
【００１９】
本発明に係る半導体パッケージの製造方法は、電極が設けられたウェハ上に前記電極に一端が接続された再配線層を形成する工程と、全面に封止樹脂層を形成する工程と、前記封止樹脂層に深くなるほど狭くなるように前記再配線層まで達するリング状の開口部を形成する工程と、前記開口部内から前記封止樹脂層上まで導電層を形成することにより、前記開口部内に残存した前記封止樹脂層が前記導電層により被覆された形状とする工程と、前記導電層上に半田バンプを形成する工程と、を有することを特徴とする。
【００２０】
本発明に係る他の半導体パッケージの製造方法は、電極が設けられたウェハ上に絶縁層を形成する工程と、前記絶縁層を貫通し前記電極に一端が接続された再配線層を形成する工程と、全面に封止樹脂層を形成する工程と、前記封止樹脂層に深くなるほど狭くなるように前記再配線層まで達するリング状の開口部を形成する工程と、前記開口部内から前記封止樹脂層上まで導電層を形成することにより、前記開口部内に残存した前記封止樹脂層が前記導電層により被覆された形状とする工程と、前記導電層上に半田バンプを形成する工程と、を有することを特徴とする。
【００２１】
本発明に係る更に他の半導体パッケージの製造方法は、電極が設けられたウェハ上に絶縁層を形成する工程と、前記絶縁層を貫通し前記電極に一端が接続された再配線層を形成する工程と、全面に封止樹脂層を形成する工程と、前記封止樹脂層上にリング状の開口部がパターニングされた銅箔を形成する工程と、前記銅箔をマスクとして前記封止樹脂層に深くなるほど狭くなるように前記再配線層まで達するリング状の開口部を形成する工程と、前記開口部内から前記封止樹脂層上まで導電層を形成することにより、前記開口部内に残存した前記封止樹脂層が前記導電層により被覆された形状とする工程と、前記導電層上に半田バンプを形成する工程と、を有することを特徴とする。
【００２２】
なお、前記開口部を、レーザを使用して形成することにより、残存する樹脂層の側面がその表面に対して傾斜したものとなり、その後に導電層を形成することが容易になる。
【００２３】
また、前記封止樹脂層は感光性樹脂からなり、前記開口部を形成する工程は、フォトリソグラフィ技術により前記開口部を形成する工程であってもよい。
【００２４】
本発明に係る更に他の半導体パッケージの製造方法は、電極が設けられたウェハ上に絶縁層を形成する工程と、前記絶縁層を貫通し前記電極に一端が接続された再配線層を形成する工程と、全面に封止樹脂層を形成する工程と、前記封止樹脂層に前記再配線層まで達するリング状の開口部をレーザを使用して形成する工程と、前記開口部内から前記封止樹脂層上まで導電層を形成することにより、前記開口部内に残存した前記封止樹脂層が前記導電層により被覆された形状とする工程と、前記導電層上に半田バンプを形成する工程と、を有することを特徴とする。
【発明の効果】
【００２５】
本発明によれば、導電層に被覆されたフレキシブルな柱状樹脂材が設けられており、この部分がポストとして作用するので、このポストに発生した応力を主に柱状樹脂材によって均等に分散することができる。このため、従来ポストに必要とされていた厚いメッキ層を不要とし、製造時間及び製造工程を短縮することができる。また、ポストの高さは柱状樹脂材の高さによって制御することができるので、その調整は容易である。
【００２６】
更に、ウェハ上に形成された封止樹脂層が表面保護層を兼ねるので、半田ボール等のバンプを実装する前に樹脂封止をする工程を不要なものとすることができる。
【００２７】
更にまた、レーザを使用して樹脂層をエッチングすることにより、エッチングの結果残存する樹脂層の側面をその表面に対して傾斜したものとすることができるので、その後に導電層を形成することを容易なものとすることができる。
【図面の簡単な説明】
【００２８】
【図１】（ａ）乃至（ｄ）は本発明の第１の実施例に係る半導体パッケージの製造方法を工程順に示す断面図である。
【図２】（ａ）乃至（ｃ）は、同じく、本発明の第１の実施例に係る半導体パッケージの製造方法を示す図であって、図１に示す工程の次工程を工程順に示す断面図である。
【図３】同じく、本発明の第１の実施例に係る半導体パッケージの製造方法を示す図であって、図２に示す工程の次工程を工程順に示す断面図である。
【図４】本発明の第２の実施例により製造された半導体パッケージを示す断面図である。
【図５】同じく本発明の第２の実施例により製造された半導体パッケージを示す実際の部分断面図である。
【図６】本発明の第３の実施例により製造された半導体パッケージを示す断面図である。
【図７】本発明の第４の実施例により製造された半導体パッケージを示す断面図である。
【図８】本発明の第５の実施例により製造された半導体パッケージを示す断面図である。
【図９】本発明の第６の実施例により製造された半導体パッケージを示す断面図である。
【図１０】本発明の第７の実施例により製造された半導体パッケージを示す断面図である。
【図１１】本発明の第８の実施例により製造された半導体パッケージを示す断面図である。
【図１２】（ａ）は第８の実施例におけるＣｕメッキ層８に形成された凹部８ｄを示す模式的平面図、（ｂ）はＣｕメッキ層８に形成される凹部の他の例を示す模式的平面図である。
【図１３】本発明の第９の実施例により製造された半導体パッケージを示す断面図である。
【図１４】本発明の第１０の実施例により製造された半導体パッケージを示す断面図である。
【図１５】従来のＣＳＰの構成を示す断面図である。
【図１６】従来のＣＳＰの製造方法を工程順に示す断面図である。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施例に係る半導体パッケージの製造方法について、添付の図面を参照して具体的に説明する。図１（ａ）乃至（ｄ）、図２（ａ）乃至（ｃ）及び図３は本発明の第１の実施例に係る半導体パッケージの製造方法を工程順に示す断面図である。
【００３０】
本実施例においては、先ず、図１（ａ）に示すように、パターニングされた集積回路（図示せず）及びその電極１ａが設けられたＳｉウェハ１上に樹脂の絶縁層３を形成し、この絶縁層３の電極１ａに整合する位置に開口部を形成する。次いで、絶縁層３上に開口部を介して電極１ａと接続される再配線層２を配線路パターンの形状に形成する。再配線層２は導電層であり、例えば５μｍの厚さのＣｕ層から形成されている。また、再配線層２はポストと電極１ａとを接続する配線路でもある。
【００３１】
その後、図１（ｂ）に示すように、再配線層２上に樹脂層４を印刷法、ラミネート法又は塗布（スピンコート）法等により形成する。樹脂層４は、例えば熱可塑性のポリイミドからなり、その厚さは、例えば２５乃至１００μｍである。更に、樹脂層４上にＣｕ箔５を貼り付ける。そして、熱圧着により再配線層２が形成されたＳｉウェハ１と樹脂層４とＣｕ箔５とを貼りあわせる。
【００３２】
なお、図１（ｂ）に示す工程は、以下のようにしてもよい。熱可塑性のポリイミドからなる樹脂フィルムをＳｉウェハ１とは別個に準備し、樹脂フィルム上にＣｕ箔を貼り付ける。例えば、樹脂フィルムの厚さが１０μｍ程度の場合、Ｃｕ箔の厚さは７０μｍ程度である。また、樹脂フィルムの厚さが３０乃至５０μｍ程度の場合、Ｃｕ箔の厚さは３０乃至５０μｍ程度である。但し、樹脂フィルム及びＣｕ箔の厚さは、これらに限定されるものではなく設計仕様に応じた厚さのものを市場から購入可能である。そして、樹脂フィルムを再配線層２上に熱圧着する。即ち、樹脂フィルムを加熱することにより、樹脂フィルムを硬化（キュア）させ、再配線層２とＣｕ箔とが樹脂フィルムにより接着される。
【００３３】
次いで、図１（ｃ）に示すように、Ｃｕ箔５をエッチングすることにより、ポスト上部に島状にＣｕ箔を点在させるとともに、点在した各Ｃｕ箔５にリング状の開口部５ａを形成する。そして、例えばレーザを使用しＣｕ箔５をマスクとして、このリングの内側の樹脂層４をエッチングすることにより、リング状の開口部４ａを形成する。なお、レーザのスポットの位置が島状のＣｕ箔５内にあるようにし、Ｃｕ箔５の外部にはレーザが照射されないようにする。この工程によって、この開口部４ａの側壁は深くなるに連れて内側に傾斜し、開口部４ａは深くなるほど狭くなるように制御できる。従って、Ｃｕ箔５側から再配線層２側にかけて面積が広くなる断面がテーパ形状（台形状）を呈する円柱をなす樹脂層４が開口部４ａの中央部に残存する。この部分が、柱状樹脂材となる。この開口部４ａの中央部に残存する樹脂層４の側面は平面視で確認可能である。平面視とは、ウェハの表面方向から視てという意味である。レーザとしては、例えばエキシマレーザ及びＣＯ２レーザ又はＵＶ−ＹＡＧレーザ等が使用可能である。また、このエッチングは、レーザによるものに限定されるものではなく、例えばＣＦ４プラズマを使用した異方性プラズマエッチングとしてもよい。また、再配線層はレーザ反射率の高い金属多層膜で形成することもできる。この多層膜の例は後述する。
【００３４】
次に、図１（ｄ）に示すように、全面に電解メッキ用の薄いシード層６を形成する。このシード層６は、例えばスパッタ法により形成された、例えばＣｕ層及びＣｒ層の積層体又はＣｕ層及びＴｉ層の積層体である。また、無電解Ｃｕメッキ層でもよく、蒸着法、回転塗布法又は化学気相成長（ＣＶＤ）法等により形成された金属薄膜層であってもよく、これらを組み合わせてもよい。
【００３５】
次いで、図２（ａ）に示すように、シード層６上に電解メッキ用のレジスト膜７を形成する。このレジスト膜７は、開口部４ａに整合する領域及びその周囲に形成された開口部７ａを有している。また、レジスト膜７は、例えばフィルムレジストをラミネートする方法又は液体レジストを塗布する方法等を使用して形成することができる。
【００３６】
その後、図２（ｂ）に示すように、レジスト膜７をマスクとして露出したシード層６上にＣｕメッキ層８を電解銅メッキにより形成する。Ｃｕメッキ層８の厚さは、例えば５乃至５０μｍである。このとき、Ｃｕメッキ層８を開口部４ａ内に完全に埋設する必要はなく、後に形成される半田バンプが要求される特性を満足する程度の面積及び凹凸があればよい。その後、Ｃｕメッキ層８上に、例えばＮｉメッキ層及びＡｕメッキ層（図示せず）を、その後に形成する半田バンプの濡れ性向上のために形成してもよい。
【００３７】
続いて、図２（ｃ）に示すように、レジスト膜７を剥離し、露出している不要なシード層６をエッチングにより除去する。このようにして、ポスト９をＳｉウェハ１上に形成する。
【００３８】
その後、図３に示すように、ポスト９の表面上に球状の半田バンプ（半田ボール）１０を形成する。この形成方法としては、メッキ法、印刷法、メタルジェット法、及び半田ボールをポスト上に載置する方法等が挙げられる。このとき、半田バンプ１０の中心の位置とポスト９の中心の位置（柱状樹脂材の中心でもある）とが平面視で一致させることが望ましい。
【００３９】
このようにして製造された半導体パッケージのポスト９は、図２（ｃ）に示すような形状を有している。即ち、円筒形状のＣｕメッキ層８の中空部に円柱状の樹脂層４が埋め込まれた（又は、はまり込んだ）ような形状となっている。従って、プリント基板に実装され、機械的な応力が発生した場合には、Ｃｕメッキ層８だけでなく、円筒内部に存在する樹脂層４によってもその応力が分散される。この応力分散の効果は、半田バンプ１０の中心の位置とポスト９の中心の位置とが平面視で近いほど大きく、一致しているときに最も大きな効果が得られる。これは、半田バンプ１０の中心の位置とポスト９の中心の位置とが平面視で一致していれば、応力がほとんど全方向に均等に分散されて応力分布が均一なものとなるからである。
【００４０】
また、ポスト９の中心がフレキシブルな樹脂材であるため、上記効果がより一層優れたものとなる。
【００４１】
このように、本実施例によれば、１００μｍもの厚いメッキ層がなくても導通の確保及び応力の分散が可能であるので、短時間で製造することができ、製造コストを低減することが可能である。また、ポスト９の高さは、樹脂層４の厚さにより制御することが可能であるので、容易である。
【００４２】
なお、シード層６及びＣｕメッキ層８をエッチングした後、Ｃｕメッキ層８の表面に形成された凹凸が大きく、必要な形状及び高さの半田バンプを形成することが困難な場合、半田バンプを形成する前に表面をポリッシング（Polishing）してもよい。表面が平坦であれば、その上に載せられる半田バンプの高さ及び面積の制御が容易である。
【００４３】
また、ポスト内部に設けられる樹脂層の材料は、ポリイミドに限定されるものではなく、応力を分散することが可能なものであれば使用可能である。具体的には、例えば、エポキシ樹脂、シリコーン樹脂等を用いることができる。
【００４４】
更に、第１の実施例においては、図１（ｃ）に示すように、マスクとして使用するＣｕ箔５をリング状に残るようにエッチングしているが、リング状の開口部５ａを形成することができれば、その他の領域に拡がるようにＣｕ箔５を残存させてもよい。この場合、次工程でポスト上の電極を独立させるように、Ｃｕ箔５をエッチングする必要がある。
【００４５】
次に、第２の実施例について説明する。図４は本発明の第２の実施例により製造された半導体パッケージを示す断面図であり、図５は、同じく本発明の第２の実施例により製造された半導体パッケージを示す実際の部分断面図である。なお、図４及び図５に示す第２の実施例において、図３に示す第１の実施例と同一の構成要素には、同一符号を付してその詳細な説明は省略する。また、図４及び図５においては、シード層を省略している。
【００４６】
第２の実施例においては、第１の実施例と同様にして樹脂層４を形成した後、Ｃｕ箔５を貼り付けることなく、リング状の開口部４ａを直接樹脂層４に形成する。この開口部４ａの形成は、例えばマスクを使用せずにプログラム制御によりレーザビームをビーム径よりも大きな径の円を描くように移動させて樹脂層４に照射することにより行うことができる。また、メタルマスクを使用して一括加工を行ってもよい。更に、樹脂層４を感光性樹脂から形成しておき、フォトリソグラフィにより樹脂層４に開口部４ａを形成してもよい。なお、開口部４ａの形成方法は、これらの方法に限定されるものではない。
【００４７】
リング状の開口部４ａを形成した後は、シード層（図示せず）を形成する等第１の実施例と同様の工程を行うことにより、半導体パッケージを完成させることができる。
【００４８】
第２の実施例によれば、Ｃｕメッキ層８によりポストの高さを確保する必要があるが、第１の実施例と比較するとＣｕ箔５を形成する工程がなくなるので、工程数が低減される。
【００４９】
次に、第３の実施例について説明する。図６は本発明の第３の実施例により製造された半導体パッケージを示す断面図である。なお、図６に示す第３の実施例において、図４に示す第２の実施例と同一の構成要素には、同一符号を付してその詳細な説明は省略する。但し、本実施例においては、半田ボールの下面とポストの接触面との関係を明瞭にするため、ポスト中央の部分を前記各実施例の図よりも誇張して拡大したものを図示している。また、図６においては、シード層を省略している。
【００５０】
開口部４ｂを形成した後、シード層（図示せず）及びＣｕメッキ層８を形成する。次に、開口部４ｂ内に島状に存在する樹脂層４上に開口部を有する樹脂層１１を形成する。このとき、Ｃｕメッキ層８に開口部４ｂの形状を転写したような形状、即ち、前記樹脂製の島を取り囲むようなリング状の溝８ｂが存在しているが、樹脂層１１はこの溝８ｂを埋め込むようにして形成する。樹脂層１１は、例えばソルダレジストから形成することができる。
【００５１】
そして、樹脂層１１の開口部から露出しているＣｕメッキ層８上に半田バンプ１０を形成する。
【００５２】
このような第３の実施例によれば、半田バンプ１０を形成するときにはＣｕメッキ層８に形成されている溝８ｂが樹脂層１１により埋め込まれている。従って、半田バンプ１０を形成するための半田がこの溝８ｂに流れ込むことが防止される。従って、半田ボール１個の半田量は大体決まっているため、規定量の半田により、半田バンプ１０を容易に球体に近づけ、その結果、半田バンプを高く形成することが可能である。また、半田バンプ１０の形状をより球体に近づけることにより、回路基板とウェハとの間隔を離し、その結果として回路基板とウェハに発生する応力をより緩和し、更に、その後の回路基板との接合を容易に行うことを可能とすることができる。
【００５３】
次に、第４の実施例について説明する。図７は本発明の第４の実施例により製造された半導体パッケージを示す断面図である。なお、図７に示す第４の実施例において、図４に示す第２の実施例と同一の構成要素には、同一符号を付してその詳細な説明は省略する。また、図７においては、シード層を省略している。
【００５４】
第４の実施例においては、樹脂層４を形成する前に、再配線層２のポストを形成する予定の領域上にレーザ反射率の高い金属層１２ａを形成する。例えばレーザ波長が３５５ｎｍのＹＡＧレーザを使用し、再配線層２がＣｕからなる場合、金属層１２ａはＡｕ、Ａｇ、Ｎｉ又はＣｒ等の単層又は多層膜から形成することができる。また、再配線層２の厚さは、例えば５μｍであり、金属層１２ａの厚さは、例えば１μｍ以下である。
【００５５】
金属層１２ａを形成した後は、第２の実施例と同様の工程を行うことにより、半導体パッケージを完成させることができる。
【００５６】
このような第４の実施例によれば、開口部４ａを形成する際にレーザを使用しても再配線層２のレーザによる損傷を防止することができる。
【００５７】
なお、金属層は、ポストが形成される予定の領域だけでなく再配線層の全面上に形成してもよい。図８は本発明の第５の実施例により製造された半導体パッケージを示す断面図である。なお、図８に示す第５の実施例において、図４に示す第２の実施例と同一の構成要素には、同一符号を付してその詳細な説明は省略する。また、図８においては、シード層を省略している。
【００５８】
第５の実施例においては、再配線層２の全面上に金属層１２ｂを形成している。そして、第２の実施例と同様の工程により半導体パッケージを製造する。
【００５９】
この第５の実施例によっても再配線層２のレーザによる損傷を防止することができる。
【００６０】
なお、金属層の材料は、上述のＡｕ、Ａｇ、Ｎｉ又はＣｒに限定されるものではなく、使用するレーザの波長及び再配線層の材料に応じて適宜選択することができるものである。
【００６１】
次に、第６の実施例について説明する。図９は本発明の第６の実施例により製造された半導体パッケージを示す断面図である。なお、図９に示す第６の実施例において、図４に示す第２の実施例と同一の構成要素には、同一符号を付してその詳細な説明は省略する。また、図９においては、シード層を省略している。
【００６２】
第６の実施例においては、再配線層２を形成した後に全面に薄い樹脂膜１３を形成する。この樹脂膜１３は厚さが約１乃至１０μｍで、再配線層とほぼ同じ厚さ、例えば５μｍであり、例えばポリイミド樹脂の回転塗布により形成することができる。樹脂膜１３を形成した後は、第２の実施例と同様の工程により樹脂層４を形成する等して半導体パッケージを完成させる。
【００６３】
この第６の実施例によれば、樹脂層４の形成の際には樹脂膜１３が全面に形成されているので、再配線層２が形成された時点では存在していた電極部分の凹凸及び電極より延長した部分の再配線層２の両脇の凹凸が平坦化され、樹脂層４の形成の際に電極部分の凹凸及び電極より延長した部分の再配線層２の両脇の凹凸による段差部分に発生する虞がある浮き及び泡巻き込み等の不具合を未然に防止することができる。従って、ウェハと樹脂層４との接着強度が向上し、半導体パッケージ全体の長期信頼性が向上する。
【００６４】
次に、第７の実施例について説明する。図１０は本発明の第７の実施例により製造された半導体パッケージを示す断面図である。なお、図１０に示す第７の実施例において、図６に示す第３の実施例と同一の構成要素には、同一符号を付してその詳細な説明は省略する。また、図１０においては、シード層を省略している。
【００６５】
第７の実施例においては、樹脂層４を形成した後、開口部４ｂを形成する際に、同時にその中央部に残す島状部分の中央部に凹部４ｃを１つ形成する。次いで、第３の実施例と同様にしてＣｕメッキ層８を形成するが、このＣｕメッキ層８には、開口部４ｂだけでなく凹部４ｃの形状を転写したような凹部８ｃも形成される。その後、第３の実施例と同様の工程により樹脂層１１を形成する等して半導体パッケージを完成させる。
【００６６】
この第７の実施例によれば、半田バンプ１０とＣｕメッキ層８との接触面積が第３の実施例におけるそれよりも広くなるので、接合強度が高くなり、信頼性が向上する。
【００６７】
次に、第８の実施例について説明する。図１１は本発明の第８の実施例により製造された半導体パッケージを示す断面図である。なお、図１１に示す第８の実施例において、図６に示す第３の実施例と同一の構成要素には、同一符号を付してその詳細な説明は省略する。また、図１１においては、シード層を省略している。
【００６８】
第８の実施例においては、樹脂層４を形成した後、開口部４ｂを形成する際に、同時にその中央部に残す島状部分の複数箇所に凹部４ｄを形成する。次いで、第３の実施例と同様にしてＣｕメッキ層８を形成するが、このＣｕメッキ層８には、開口部４ｂだけでなく凹部４ｄの形状を転写したような複数個の凹部８ｄも形成される。その後、第３の実施例と同様の工程により樹脂層１１を形成する等して半導体パッケージを完成させる。
【００６９】
この第８の実施例によっても、第７の実施例と同様に、半田バンプ１０とＣｕメッキ層８との接触面積が第３の実施例におけるそれよりも広くなるので、接合強度が高くなり、信頼性が向上する。
【００７０】
図１２（ａ）は第８の実施例におけるＣｕメッキ層８に形成された凹部８ｄを示す模式的平面図、（ｂ）はＣｕメッキ層８に形成される凹部の他の例を示す模式的平面図である。
【００７１】
第８の実施例では、図１２（ａ）に示すように、複数個の凹部８ｄが散乱したように形成されているが、樹脂層４に形成する凹部を同心円上のものとして、図１２（ｂ）に示すように、Ｃｕメッキ層８に同心円上の複数個の凹部８ｅを形成しても、図１２（ａ）に示す第８の実施例と同様に接合強度及び信頼性の向上という効果が得られる。
【００７２】
次に、第９の実施例について説明する。図１３は本発明の第９の実施例により製造された半導体パッケージを示す断面図である。なお、図１３に示す第９の実施例において、図６に示す第３の実施例と同一の構成要素には、同一符号を付してその詳細な説明は省略する。また、図１３においては、シード層を省略している。
【００７３】
第９の実施例においては、開口部４ｂを形成した後、シード層（図示せず）及びＣｕメッキ層８ａを形成する。但し、Ｃｕメッキ層８ａの形成の際には、Ｃｕメッキ層８ａの周囲を囲むだけでなく開口部４ｂ内に島状に存在する樹脂層４上に島状に散乱するレジスト膜（図示せず）を形成し、このレジスト膜をマスクとして、例えば電解銅メッキを行う。その後、第３の実施例と同様の工程により開口部を有する樹脂層１１を形成する等して半導体パッケージを完成させる。
【００７４】
この第９の実施例によれば、図１３に示すように、開口部４ｂ内に島状に存在する樹脂層４上においてＣｕメッキ層８ａに複数の開口部（未メッキ部）が存在するので、半田バンプ１０とＣｕメッキ層８ａとの接触面積が第３の実施例におけるそれよりも広くなる。この結果、接合強度が高くなり、信頼性が向上する。
【００７５】
なお、第９の実施例においては、開口部４ｂ内に島状に存在する樹脂層４上にレジスト膜を島状に散乱させているが、同心円上に複数のレジスト膜を形成して図１２（ｂ）に示すようなリング状の未メッキ部を形成してもよい。
【００７６】
次に、第１０の実施例について説明する。図１４は本発明の第１０の実施例により製造された半導体パッケージを示す断面図である。なお、図１４に示す第１０の実施例において、図６に示す第３の実施例と同一の構成要素には、同一符号を付してその詳細な説明は省略する。また、図１４においては、シード層を省略している。
【００７７】
第１０の実施例においては、開口部４ｂを形成した後、シード層（図示せず）及びＣｕメッキ層８ｂを形成する。但し、Ｃｕメッキ層８ｂの形成の際には、意図的にその表面に凹凸を形成して表面粗さを大きくする。その後、第３の実施例と同様の工程により開口部を有する樹脂層１１を形成する等して半導体パッケージを完成させる。
【００７８】
この第１０の実施例によっても、半田バンプ１０とＣｕメッキ層８ａとの接触面積が第３の実施例におけるそれよりも広くなる。この結果、接合強度が高くなり、信頼性が向上する。
【００７９】
なお、これらの実施例において形成された半田バンプ１０が主として回路基板に接続される。回路基板と周辺機器とを組み合わせ、これらを箱内に配置することにより電子装置が構成される。電子装置としては、モービルホン又はパーソナルコンピュータその他のものが適用できる。なお、一部の半田バンプ１０及びポスト７については、半導体パッケージ全体の応力の均一分散のためだけに形成することもある。この場合、半田バンプ１０と電極１ａとを再配線層２を介して接続しない。
【００８０】
なお、ウェハとしては、Ｓｉウェハ以外に、例えばＧａＡｓ系又はＧａＰ系等の化合物半導体ウェハを使用することもできる。

Claims (18)

  1. 電極（１ａ）が設けられたウェハ（１）と、前記電極に一端が接続された再配線層（２）と、前記ウェハ及び前記再配線層を封止する封止樹脂層（４）と、この封止樹脂層（４）を構成する樹脂層に深くなるほど狭くなるようにリング状の開口部を形成することにより区画されて前記再配線層（２）上に形成されその上部が下部よりも細い円錐台形状の柱状樹脂材と、この柱状樹脂材の周囲に形成されて前記柱状樹脂材を被覆すると共に前記封止樹脂層（４）を貫通し半田バンプと前記再配線層の他端とを導通させる導電層（８）と、を有することを特徴とする半導体パッケージ。
  2. 電極（１ａ）が設けられたウェハ（１）上に形成された絶縁層（３）と、この絶縁層（３）を貫通し前記電極に一端が接続された再配線層（２）と、前記ウェハ、前記絶縁層及び前記再配線層を封止する封止樹脂層（４）と、この封止樹脂層（４）を構成する樹脂層に深くなるほど狭くなるようにリング状の開口部を形成することにより区画されて前記再配線層（２）上に形成されその上部が下部よりも細い円錐台形状の柱状樹脂材と、この柱状樹脂材の周囲に形成されて前記柱状樹脂材を被覆すると共に前記封止樹脂層（４）を貫通し半田バンプと前記再配線層の他端とを導通させる導電層（８）と、を有することを特徴とする半導体パッケージ。
  3. 前記封止樹脂層の上面と前記導電層との間に配置された銅箔を有することを特徴とする請求項１又は２に記載の半導体パッケージ。
  4. 前記封止樹脂層上に形成され、前記導電層のうち前記柱状樹脂材の上面を被覆する部分上にのみ開口部が形成された樹脂層（１１）を有し、前記導電層の上面に前記リング状の開口部の形状を反映したリング状の溝が形成されており、前記樹脂層は前記溝に埋め込まれていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体パッケージ。
  5. 前記再配線層上で少なくとも前記リング状の開口部に整合する位置に形成され、前記リング状の開口部を形成する際に使用するレーザに対する反射率が前記再配線層よりも高い金属層を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体パッケージ。
  6. 前記再配線層と前記封止樹脂層との間に配置され前記再配線層を覆う樹脂膜を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体パッケージ。
  7. 前記導電層のうち前記柱状樹脂材上に位置する部分に凹部が形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体パッケージ。
  8. 前記導電層のうち前記柱状樹脂材上に位置する部分に複数の開口部が形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体パッケージ。
  9. 電極（１ａ）が設けられたウェハ（１）上に形成された絶縁層（３）と、この絶縁層（３）を貫通し前記電極に一端が接続された再配線層（２）と、前記ウェハ、前記絶縁層及び前記再配線層を封止する封止樹脂層（４）と、この封止樹脂層（４）を構成する樹脂層にリング状の開口部を形成することにより区画されて前記再配線層（２）上に形成された柱状樹脂材と、この柱状樹脂材の周囲に形成されて前記柱状樹脂材を被覆すると共に前記封止樹脂層（４）を貫通し半田バンプと前記再配線層の他端とを導通させる導電層（８）と、前記再配線層上で少なくとも前記リング状の開口部に整合する位置に形成され、前記リング状の開口部を形成する際に使用するレーザに対する反射率が前記再配線層よりも高い金属層と、を有することを特徴とする半導体パッケージ。
  10. 前記柱状樹脂材の上面の高さが前記封止樹脂層の上面の高さと等しいことを特徴とする請求項１乃至９のいずれか１項に記載の半導体パッケージ。
  11. 前記ウェハの表面に垂直な方向から見て、前記柱状樹脂材の中心が前記半田バンプの中心と一致していることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体パッケージ。
  12. 請求項１乃至１１のいずれか１項に記載の半導体パッケージを有し、前記ウェハに集積回路が形成されていることを特徴とする半導体装置。
  13. 請求項１２に記載の半導体装置と、前記半田バンプに接続された回路基板と、を有することを特徴とする電子装置。
  14. 電極が設けられたウェハ上に前記電極に一端が接続された再配線層を形成する工程と、全面に封止樹脂層を形成する工程と、前記封止樹脂層に深くなるほど狭くなるように前記再配線層まで達するリング状の開口部を形成する工程と、前記開口部内から前記封止樹脂層上まで導電層を形成することにより、前記開口部内に残存した前記封止樹脂層が前記導電層により被覆された形状とする工程と、前記導電層上に半田バンプを形成する工程と、を有することを特徴とする半導体パッケージの製造方法。
  15. 電極が設けられたウェハ上に絶縁層を形成する工程と、前記絶縁層を貫通し前記電極に一端が接続された再配線層を形成する工程と、全面に封止樹脂層を形成する工程と、前記封止樹脂層に深くなるほど狭くなるように前記再配線層まで達するリング状の開口部を形成する工程と、前記開口部内から前記封止樹脂層上まで導電層を形成することにより、前記開口部内に残存した前記封止樹脂層が前記導電層により被覆された形状とする工程と、前記導電層上に半田バンプを形成する工程と、を有することを特徴とする半導体パッケージの製造方法。
  16. 電極が設けられたウェハ上に絶縁層を形成する工程と、前記絶縁層を貫通し前記電極に一端が接続された再配線層を形成する工程と、全面に封止樹脂層を形成する工程と、前記封止樹脂層上にリング状の開口部がパターニングされた銅箔を形成する工程と、前記銅箔をマスクとして前記封止樹脂層に深くなるほど狭くなるように前記再配線層まで達するリング状の開口部を形成する工程と、前記開口部内から前記封止樹脂層上まで導電層を形成することにより、前記開口部内に残存した前記封止樹脂層が前記導電層により被覆された形状とする工程と、前記導電層上に半田バンプを形成する工程と、を有することを特徴とする半導体パッケージの製造方法。
  17. 前記開口部を形成する工程は、レーザを使用して前記開口部を形成する工程であることを特徴とする請求項１４乃至１６のいずれか１項に記載の半導体パッケージの製造方法。
  18. 電極が設けられたウェハ上に絶縁層を形成する工程と、前記絶縁層を貫通し前記電極に一端が接続された再配線層を形成する工程と、全面に封止樹脂層を形成する工程と、前記封止樹脂層に前記再配線層まで達するリング状の開口部をレーザを使用して形成する工程と、前記開口部内から前記封止樹脂層上まで導電層を形成することにより、前記開口部内に残存した前記封止樹脂層が前記導電層により被覆された形状とする工程と、前記導電層上に半田バンプを形成する工程と、を有することを特徴とする半導体パッケージの製造方法。
JP2001503222A 1999-06-11 2000-06-12 半導体パッケージ、半導体装置、電子装置及び半導体パッケージの製造方法 Expired - Fee Related JP3651596B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP16609099 1999-06-11
PCT/JP2000/003804 WO2000077843A1 (en) 1999-06-11 2000-06-12 Semiconductor package, semiconductor device, electronic device and production method for semiconductor package

Publications (1)

Publication Number Publication Date
JP3651596B2 true JP3651596B2 (ja) 2005-05-25

Family

ID=15824818

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001503222A Expired - Fee Related JP3651596B2 (ja) 1999-06-11 2000-06-12 半導体パッケージ、半導体装置、電子装置及び半導体パッケージの製造方法

Country Status (7)

Country Link
US (1) US6387734B1 (ja)
EP (1) EP1107306B1 (ja)
JP (1) JP3651596B2 (ja)
AU (1) AU5109000A (ja)
CA (1) CA2340108C (ja)
DE (1) DE60042914D1 (ja)
WO (1) WO2000077843A1 (ja)

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6936531B2 (en) * 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
EP1107307B1 (en) * 1999-06-15 2005-09-07 Fujikura Ltd. Semiconductor package, semiconductor device, electronic device, and method of manufacturing semiconductor package
JP3548082B2 (ja) * 2000-03-30 2004-07-28 三洋電機株式会社 半導体装置及びその製造方法
US7034402B1 (en) * 2000-06-28 2006-04-25 Intel Corporation Device with segmented ball limiting metallurgy
JP2002050716A (ja) * 2000-08-02 2002-02-15 Dainippon Printing Co Ltd 半導体装置及びその作製方法
US6818545B2 (en) 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
JP4892791B2 (ja) * 2001-05-31 2012-03-07 大日本印刷株式会社 マルチチップモジュール用の中間基板
TW508987B (en) * 2001-07-27 2002-11-01 Phoenix Prec Technology Corp Method of forming electroplated solder on organic printed circuit board
US6646347B2 (en) * 2001-11-30 2003-11-11 Motorola, Inc. Semiconductor power device and method of formation
US7932603B2 (en) * 2001-12-13 2011-04-26 Megica Corporation Chip structure and process for forming the same
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
JP3542350B2 (ja) * 2002-05-31 2004-07-14 沖電気工業株式会社 半導体装置及びその製造方法
US6897566B2 (en) * 2002-06-24 2005-05-24 Ultra Tera Corporation Encapsulated semiconductor package free of chip carrier
JP2004055628A (ja) * 2002-07-17 2004-02-19 Dainippon Printing Co Ltd ウエハレベルの半導体装置及びその作製方法
US7265045B2 (en) * 2002-10-24 2007-09-04 Megica Corporation Method for fabricating thermal compliant semiconductor chip wiring structure for chip scale packaging
CN1314110C (zh) * 2002-10-25 2007-05-02 松下电器产业株式会社 半导体装置和用于装配半导体装置的树脂粘合剂
JP3969295B2 (ja) 2002-12-02 2007-09-05 セイコーエプソン株式会社 半導体装置及びその製造方法と回路基板及び電気光学装置、並びに電子機器
US7180195B2 (en) * 2003-12-17 2007-02-20 Intel Corporation Method and apparatus for improved power routing
JP4741201B2 (ja) * 2004-06-02 2011-08-03 株式会社フジクラ 半導体装置及びそれを備えた電子機器並びに半導体装置の製造方法
US7468545B2 (en) * 2005-05-06 2008-12-23 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
US7582556B2 (en) 2005-06-24 2009-09-01 Megica Corporation Circuitry component and method for forming the same
US7582966B2 (en) 2006-09-06 2009-09-01 Megica Corporation Semiconductor chip and method for fabricating the same
JP4486103B2 (ja) 2007-03-19 2010-06-23 Ｏｋｉセミコンダクタ株式会社 加速度センサ、及び加速度センサの製造方法
JP5249080B2 (ja) * 2009-02-19 2013-07-31 セイコーインスツル株式会社 半導体装置
JP5563777B2 (ja) * 2009-03-19 2014-07-30 パナソニック株式会社 半導体装置および半導体基板、並びに半導体装置の製造方法
TWI395279B (zh) * 2009-12-30 2013-05-01 Ind Tech Res Inst 微凸塊結構
JP2011176011A (ja) * 2010-02-23 2011-09-08 Panasonic Corp 半導体集積回路装置
EP2405468A1 (en) * 2010-07-05 2012-01-11 ATOTECH Deutschland GmbH Method to form solder deposits on substrates
US8409979B2 (en) * 2011-05-31 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure with conductive pads having expanded interconnect surface area for enhanced interconnection properties
US8624392B2 (en) 2011-06-03 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection for chip scale packaging
US9548281B2 (en) * 2011-10-07 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection for chip scale packaging
US8912668B2 (en) * 2012-03-01 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connections for chip scale packaging
US9196573B2 (en) 2012-07-31 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Bump on pad (BOP) bonding structure
US9673161B2 (en) 2012-08-17 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded structures for package and substrate
US8829673B2 (en) 2012-08-17 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded structures for package and substrate
US9761549B2 (en) * 2012-11-08 2017-09-12 Tongfu Microelectronics Co., Ltd. Semiconductor device and fabrication method
US9620468B2 (en) * 2012-11-08 2017-04-11 Tongfu Microelectronics Co., Ltd. Semiconductor packaging structure and method for forming the same
US9437574B2 (en) 2013-09-30 2016-09-06 Freescale Semiconductor, Inc. Electronic component package and method for forming same
US20150123267A1 (en) * 2013-11-06 2015-05-07 Taiwan Semiconductor Manufacturing Company Ltd. Packaged semiconductor device
US9515034B2 (en) * 2014-01-03 2016-12-06 Freescale Semiconductor, Inc. Bond pad having a trench and method for forming
US9484318B2 (en) * 2014-02-17 2016-11-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
KR102493465B1 (ko) * 2016-03-22 2023-01-30 삼성전자 주식회사 인쇄회로기판 및 이를 가지는 반도체 패키지
KR102017635B1 (ko) * 2016-03-25 2019-10-08 삼성전자주식회사 팬-아웃 반도체 패키지
US10818621B2 (en) * 2016-03-25 2020-10-27 Samsung Electronics Co., Ltd. Fan-out semiconductor package
US10600748B2 (en) 2016-06-20 2020-03-24 Samsung Electronics Co., Ltd. Fan-out semiconductor package
JP6708015B2 (ja) 2016-06-27 2020-06-10 セイコーエプソン株式会社 Ｍｅｍｓデバイス、液体噴射ヘッド、液体噴射装置、および、ｍｅｍｓデバイスの製造方法
KR102073294B1 (ko) * 2016-09-29 2020-02-04 삼성전자주식회사 팬-아웃 반도체 패키지
CN107104058A (zh) * 2017-06-21 2017-08-29 中芯长电半导体（江阴）有限公司 扇出型单裸片封装结构及其制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5248903A (en) * 1992-09-18 1993-09-28 Lsi Logic Corporation Composite bond pads for semiconductor devices
US5527741A (en) * 1994-10-11 1996-06-18 Martin Marietta Corporation Fabrication and structures of circuit modules with flexible interconnect layers
TW448524B (en) * 1997-01-17 2001-08-01 Seiko Epson Corp Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment
JP2000228423A (ja) 1999-02-05 2000-08-15 Sanyo Electric Co Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
EP1107306A4 (en) 2008-02-27
WO2000077843A1 (en) 2000-12-21
DE60042914D1 (de) 2009-10-22
EP1107306B1 (en) 2009-09-09
US6387734B1 (en) 2002-05-14
EP1107306A1 (en) 2001-06-13
CA2340108A1 (en) 2000-12-21
CA2340108C (en) 2005-03-29
AU5109000A (en) 2001-01-02

Similar Documents

Publication Publication Date Title
JP3651596B2 (ja) 半導体パッケージ、半導体装置、電子装置及び半導体パッケージの製造方法
JP3651597B2 (ja) 半導体パッケージ、半導体装置、電子装置及び半導体パッケージの製造方法
JP4182189B2 (ja) 半導体装置及びその製造方法
US6780673B2 (en) Method of forming a semiconductor device package using a plate layer surrounding contact pads
US6962865B2 (en) Semiconductor device, method of fabricating the same, stack-type semiconductor device, circuit board and electronic instrument
JP4137659B2 (ja) 電子部品実装構造及びその製造方法
JP4803844B2 (ja) 半導体パッケージ
JP4313520B2 (ja) 半導体パッケージ
US7704792B2 (en) Semiconductor device and method of manufacturing the same
US20040219715A1 (en) Bump formed on semiconductor device chip and method for manufacturing the bump
JP4361222B2 (ja) 半導体パッケージおよび半導体パッケージの製造方法
JP2002093942A (ja) 半導体装置およびその製造方法
JP3866073B2 (ja) 半導体パッケージ
JP4361223B2 (ja) 半導体パッケージ
US7495345B2 (en) Semiconductor device-composing substrate and semiconductor device
JP5006026B2 (ja) 半導体装置
JP4444560B2 (ja) 半導体パッケージおよび半導体パッケージの製造方法
JP4156205B2 (ja) 半導体パッケージおよび半導体パッケージの製造方法
JP4168494B2 (ja) 半導体装置の製造方法
US11749596B2 (en) Wiring substrate
JP4536757B2 (ja) 半導体パッケージおよび半導体パッケージの製造方法
JP2000353763A (ja) 半導体パッケージ及びその製造方法
JP2020113613A (ja) 半導体装置及び半導体装置の製造方法
JP3807666B2 (ja) 半導体装置およびその製造方法
CN113130452A (zh) 半导体装置封装和其制造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040907

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041101

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050215

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050215

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090304

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090304

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100304

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100304

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110304

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110304

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120304

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees