JP3593133B2 - 電気的に導電性を有するコンタクトプラグの形成に関する半導体の製造方法 - Google Patents
電気的に導電性を有するコンタクトプラグの形成に関する半導体の製造方法 Download PDFInfo
- Publication number
- JP3593133B2 JP3593133B2 JP52568096A JP52568096A JP3593133B2 JP 3593133 B2 JP3593133 B2 JP 3593133B2 JP 52568096 A JP52568096 A JP 52568096A JP 52568096 A JP52568096 A JP 52568096A JP 3593133 B2 JP3593133 B2 JP 3593133B2
- Authority
- JP
- Japan
- Prior art keywords
- contact opening
- conductive material
- layer
- substrate
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000000463 material Substances 0.000 claims abstract description 40
- 239000004020 conductor Substances 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000005530 etching Methods 0.000 claims abstract description 29
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 11
- 238000000151 deposition Methods 0.000 claims abstract description 11
- 230000000873 masking effect Effects 0.000 claims abstract 10
- 238000000034 method Methods 0.000 claims description 43
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 18
- 239000010937 tungsten Substances 0.000 claims description 18
- 229910052721 tungsten Inorganic materials 0.000 claims description 18
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 17
- 239000010936 titanium Substances 0.000 claims description 17
- 229910052719 titanium Inorganic materials 0.000 claims description 17
- 239000011810 insulating material Substances 0.000 claims 7
- 238000000059 patterning Methods 0.000 claims 2
- 238000000992 sputter etching Methods 0.000 abstract description 3
- 238000003672 processing method Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 56
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 8
- 239000005380 borophosphosilicate glass Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000008119 colloidal silica Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000007521 mechanical polishing technique Methods 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Conductive Materials (AREA)
- Drying Of Semiconductors (AREA)
Description
本発明は半導体の製造方法に関し、より詳しくは、電気的に導電性を有するコンタクトプラグを半導体ウェーハに対して形成する方法に関する。
背景技術
本発明は、シリコン酸化絶縁層を貫通して設けられるコンタクトにタングステンプラグを形成することに関連して従来生じていた問題点を克服すべくなされたものである。添付図面の図1及び図2を参照すれば、従来生じていたその問題点が良く理解できる。図には、バルク基板12及びその上にシリコン酸化層14、例えばBPSGガラスから成る半導体ウェーハ片が示されている。バルク基板12は、それに対して電気的接続がなされる不純物拡散/活性領域16を有する。コンタクト用開口18が、BPSGガラスを貫通して活性領域16まで設けられる。
チタンの薄い層20がウェーハ上及びコンタクト用開口18内に堆積される。このチタン層20は、抵抗を減少するために、コンタクト用開口18の根元部分(ベース部分)にシリサイド層を形成するよう機能すべく設けられる。通常、拡散領域16の上には、好ましくない酸化層(図示せず)も形成される。堆積されるチタンはまた、この好ましくない酸化層を崩すとともに、基板12のシリコンと共に、活性領域16とその後堆積される充填プラグタングステンとの間の抵抗を低くするためのチタンシリサイドを形成するように機能する。これに加えて、チタン層20は、その後堆積されるタングステンのための付着/核化層として機能する。タングステンはシリコン酸化層及び露出したシリコン基板上には容易には堆積しないが、その間にチタン層20が介在することにより、それらに対するタングステンの堆積及び付着性が容易化される。
チタン層20は代表的にはスパッリング法によって堆積されるが、この方法によるとその際同時に、好ましくない張り出したコンタクト先端部22が形成されてしまう。その結果、コンタクト用開口に対して後退又は侵入物阻止角24を形成することになってしまう。次に、タングステンの層26が、コンタクト用開口18の残りの部分を完全にタングステンで充填する目的で堆積される。残念ながらその際、好ましくないキーホール28が通常形成されてしまい、コンタクト28の内部に意味の無い部分を残すことになる。
図2を参照すれば分かる通り、タングステン層26とチタン層20は次に、コンタクト充填プラグ30を形成するために、化学機械研磨法のドライエッチングによりエッチバックされる。こうすることにより、残念ながらキーホール28の上端部に通常、孔が開いてしまう。処理過程において、この孔は、清掃及び洗浄し難い薄い無効部分を形成することになる。また、最終的構造物では、キーホール28によって形成されるこの無効部分によって、プラグ30の外周面領域が減ってしまうことになる。このことは、活性領域16との電気的接続を最良とするために、次に形成される層とプラグ30との電気的接触を最大限としようとすることの障害となる。さらに、プラグ30を形成するために通常実施されるエッチバックは、チタン層20をオーバーエッチングし過ぎて、“凹状端部"32を形成することになる。
上記問題点を克服するための従来の解決方法を図3を参照しながら説明する。図1及び図2の構成要素と同一要素には同一参照番号が付され、構成要素において差異があるものには、末尾に“a"を付して示されている。ここでは、BPSG層14は、外表面から活性領域16の下方に向かって角度を持ってエッチングされている。したがって、次に堆積されるチタン層20は尖端部又は突出部を形成することがなく、これにより、更に次に堆積されるタングステン層内にキーホールを生じさせない結果となる。しかしながら、この方法によると、コンタクト用開口18aは、その根元部分が図1及び図2に示されているものより更に狭くなると共に、最外部部分が極めて広くなるという新たな問題点を有することとなる。こうすると、貴重なウェーハ領域を無駄に消費することになり、それにより、半導体装置をより小さくしようとする半導体処理の目的の障害となる。
電気的に導電性を有するコンタクトプラグの形成に関連したこれら及び他の問題点を克服することが好ましい。本願発明は、特に、タングステンプラグの形成に関連するものとしてなされたが、当業者であれば、他の材料及び構造にも適用できることは容易に理解できよう。本願発明は、均等の原理に従って適当に解釈されるべき、後に添付される請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
以下、本願発明の好適実施例を添付図面を参照しながら説明する。
図1は、従来例の半導体ウェーハ片の概略断面図であり、“背景技術”の項目内で説明されている。
図2は、図1に示す半導体処理過程に続く従来例の処理過程における、図1に示すウェーハの概略断面図である。
図3は、他の従来例の処理を示す半導体ウェーハ片の概略断面図であり、“背景技術”の項目内で説明されている。
図4は、本発明による半導体処理におけるある過程でのウェーハ片の概略断面図である。
図5は、図4に示す過程に続く過程を示す図4のウェーハの概略断面図である。
図6は、図5に示す過程に続く過程を示す図4のウェーハの概略断面図である。
図7は、図6に示す過程に続く過程を示す図4のウェーハの概略断面図である。
図8は、図7に示す過程に続く過程を示す図4のウェーハの概略断面図である。
図9は、図8に示す過程に続く過程を示す図4のウェーハの概略断面図である。
好適実施例及び発明の詳細な説明
本発明の一態様によれば、電気的に導電性を有するコンタクトプラグをウェーハに対して形成する方法であって、該方法は、
これに対して電気的接続がなされる基板を提供する過程と、
前記基板上に第1の材料からなる層を所定の厚さ堆積する過程と、
前記第1材料層を貫通する所望のコンタクト用開口を設けるために、前記第1材料層にマスクパターンを設ける過程と、
前記基板との電気的接続を行うための、最外部領域を有するコンタクト用開口を形成するために、前記第1材料層をエッチングする過程と、
コンタクト用開口を形成するためのエッチングを行った後、前記第1材料層からマスクパターンを除去する過程と、
前記第1材料層からマスクパターンを除去した後、コンタクト用開口最外部領域を有効的に拡げると共に当初のコンタクト用開口と接続する内部ベース部分を有する、外方に向かった傾斜角度を有する側壁部を形成するように、前記コンタクト用開口に対して前記第1材料層の面取りスパッターエンチングを行う過程と、
コンタクト用開口を充填するべく、ウェーハ上及び面取りされたコンタクト用開口内に導電性材料からなる層を堆積する過程と、
前記基板と電気的に接続される電気的に導電性を有するコンタクトプラグを画定すべく、前記導電性材料層及び前記第1材料層を内側方向に少なくとも傾斜角度を有する側壁部の内部ベース部分までエッチングする過程と、
を有する方法が提供される。
より具体的には、先ず、図4乃至図8に示されるように、本発明の方法によるある過程における半導体ウェーハ片は、参照番号35によって表されている。半導体ウェーハ片35は、バルク基板36及びそれに対して電気的接続がなされる活性領域38を有する。第1材料による層40が所定の厚さ“A"となるように基板36上に堆積される。好ましくは、層40の材料は、電気的な絶縁材料であって、好ましい材料の例としてBPSGが挙げられる。層40は、それを貫通する所望のコンタクト用開口を形成するために、パターンマスクされる。具体的には且つ好ましくは、フォトレジストのマスク層42が設けられ、そして次に、基板領域38と電気的接続をなすためのコンタクト用開口を形成するために、第1材料層40がエッチングされる。以下の説明を分かり易くするために、コンタクト用開口44は最外部領域を有するものとし、この部分は点線46で囲まれた部分として示されている。コンタクト用開口44を形成するためのBPSG酸化物のエッチングは、炭素/フッ素に基づく化学薬品である例えば、CF4,CHF3及びArを用いたドライエッチング法である。重合体の形成を最小とするために、物理的スパッタリングにある程度なるように、アルゴン(Ar)が加えられることが望ましい。
図5を参照すれば分かる通り、活性領域38に対してほぼ垂直なコンタクト用開口44を形成するエッチングが行われた後、マスク層42が除去される。そして次に、コンタクト用開口44に関して第1材料層に対して、外方に向かって傾斜角度を有する側壁48を形成するべく面取りスパッタエッチングが実施される。この外方に向かって傾斜角度を有する側壁48は、コンタクト用開口44を最外部領域46に有効的に拡張する。側壁48を形成するための面取りエッチング技術の例としては、先ず最初に、コンタクト用開口を従来の反応性又は非反応性手法によってエッチングし、次に、レジストを剥がし且つコンタクト用開口の縁部からそれを取り去るように酸素エッチングを行うことである。目的とする効果は、レジストを必ずしも完全に剥がすことではなく、コンタクト用開口からレジストを動かすことである。例示的な条件は、酸素100sccm,30mTorr,500ワット,100ガウスである。これに続き、アルゴンによる物理的ドライエッチングが、例えば、アルゴン50sccm,30mTorr,350ワット,60ガウスの条件の下で行われる。アルゴンのスパッタ量は、所定の面取り部は提供するが、コンタクト用開口のベース部分のシリコンは露出させないように調節(最少化)される。上記の処理過程(マスクの除去及び全てのエッチング)は、好ましくは全て同一反応室(チェンバー)内で行われる。以下の説明を分かり易くするため、外方に向けて傾斜角度を有する側壁48は、内側ベース部分50を有し、この部分で側壁48は当初のコンタクト用開口44と合致する。すなわち、内側ベース部分50は、傾斜角度を有した側壁48の傾斜角度が変化する、側壁48とコンタクト用開口44の結合点又は角部(図5の参照番号50)であると定義される。
次に、図6を参照して説明する。導電性材料(即ち、チタン)の層52が、ウェーハ上及び面取りされたコンタクト用開口44内に堆積される。層52はコンタクト用開口44内を完全にではないが充填する。コンタクト用開口44に対して傾斜角度を有する側壁48は、従来技術において生じていた好ましくない突出部を形成しないように機能する。もしそのような突出部が生じた場合、前述したように、コンタクト用開口44を歪ませることとなる。
図7を参照して更に説明する。もう一つの層、好ましくはタングステンの層54が、ウェーハ上、及びコンタクト用開口44を充填するように面取りされたコンタクト用開口44内部に堆積される。チタン層52とタングステン層54は共にコンタクト用開口44を充填する導電材料を形成する。コンタクト用開口44は、二つの層による前記例とは代替的に、単一の層の堆積によって充填されてもよい。更には、三つ又はそれ以上の分離した異なる層を堆積することによりコンタクト用開口44を充填してもよい。何れにしても、傾斜した側壁48を設けることにより、突出部の形成を容易に無くすことができる。パターンニングされるコンタクト用開口44は、ベース部分のところで最も小さいフォトリソグラフィックサイズとなるように設計することができる。ウェーハの拡がり部分は、最外部部分即ち領域46の部分だけで起こる。従って、回路密度は、突出部の形成を最少にしたままで最大限とすることができる。
次に図8を参照して説明する。チタン層52とタングステン層54は共に、少なくとも傾斜角度を有する側壁48の内部ベース部分50のところまで内側方向にエッチングされる。これにより、基板領域38と電気的に接続される電気的に導電性を有するコンタクトプラグ56がコンタクト用開口44内に形成される。好ましくは、エッチングはベース部分50(図5参照)より僅かにその下まで行われ、こうすることにより、コンタクト用開口44の最下位置最小径のコンタクトプラグ56を形成できることを確実とする。こうすることにより、層40は、当初の厚さ“A"より薄い最終的な厚さ“B"を有することとなる。したがって、層40の初期の厚さは、最終的に希望する厚さよりも厚いものとして与えられ、これにより、プラグ56が、コンタクト用開口44を規定する最小フォトリソグラフィーサイズに一致した外径を有することが容易となる。したがって、突出部の形成が防げることにより、キーホール及び凹部が実質的に無くなり、そしてサイズ最小化/密度最大化の目的は阻害されることはない。
層54,52及び層40をエッチングするための好ましい方法は、化学・機械研磨の手法である。上に説明した好ましい材料を用いた場合、例示的な化学・機械研磨用スラリーは、K3Fe(CN)6又は拡散されたコロイド状のシリカまたはアルミナを有するH2O2を含むものである。選択的な酸化物の研磨は、必要により、スラリー内の固形物パーセント比を変えることにより調整することができる。最終的に、しかしながら、酸化物の研磨は、層40を少なくとも側壁の内部ベース部分まで除去するのに要求される。勿論、ドライエッチングで行うこともできる。
最後に図9を参照して説明する。最後に、導電材料の層52及び54よりも速い速度で第1材料の層40をエッチングし、第1材料の層40から外側に突出する最終的なプラグ56を形成する。こうすることにより、如何なる凹部が形成されることを防げ、そして、プラグ56と電気的に接続される次に堆積される導電層のためのより広い表面領域の形成が容易になる。
Claims (21)
- 電気的に導電性を有するコンタクトプラグを基板に対して形成する半導体の製造方法であって、該製造方法は、
基板を提供する過程と、
前記基板上に第一材料層を形成する過程と、
前記第一材料層内にコンタクト用開口を形成する過程、即ち、前記コンタクト用開口がほぼ垂直な内部側壁部分を有する側壁及びほぼ垂直な内部側壁部分の結合点において垂直から実質的に傾いて結合する外部方向に傾いた側壁外部部分を有するコンタクト用開口を形成する過程と、
前記コンタクト用開口内および前記外部方向に傾いた側壁外部部分の上に導電性材料を提供する過程と、
前記導電性材料からなるコンタクトプラグを画定するた めに、前記導電性材料の一部及び前記第一材料層を少なくとも前記結合点までエッチングする過程と、
を有することを特徴とする製造方法。 - 前記エッチングする過程が、前記基板と電気的に接続し且つ前記第一材料層から外方に突出する導電性を有するコンタクトプラグを画定するように行われることを特徴とする請求項1記載の製造方法。
- 前記各過程が記載の順序で行われることを特徴とする請求項1記載の製造方法。
- 前記導電性材料の提供が、
第一導電性材料を前記コンタクト用開口を完全に充填しないように形成することと、
第二導電性材料を前記第一導電性材料の上に形成すること、
からなることを特徴とする請求項1記載の製造方法。 - 前記第二導電性材料の形成が前記コンタクト用開口を完全に充填することを特徴とする請求項4記載の製造方法。
- 前記第二導電性材料が前記第一導電性材料と異なることを特徴とする請求項4記載の製造方法。
- 前記第一導電性材料がチタンからなり、前記第二導電性材料がタングステンからなることを特徴とする請求項4記載の製造方法。
- 電気的に導電性を有するコンタクトプラグを基板に対して形成する半導体の製造方法であって、該製造方法は、
基板を提供する過程と、
前記基板上に第一材料層を形成する過程と、
前記第一材料層内にコンタクト用開口を形成する過程、即ち、前記コンタクト用開口が、そのほぼ垂直な内部側 壁部分から所定のテーパで外方に傾いた側壁を有し、前記外方に傾いた側壁が内部ベース部分を有し、該内部ベース部分において前記所定のテーパが前記コンタクト用 開口の内部側壁部分の垂直状態に変化する、コンタクト用開口を形成する過程と、
前記コンタクト用開口内において前記外方に傾いた側壁の内部ベース部分を越えて前記コンタクト用開口を充填するように導電性材料を提供する過程であって、前記導電性材料が前記所定の角度のテーパを有する前記外方に傾いた側壁の少なくとも一部を覆うようになっている、導電性材料を提供する過程と、
前記基板に電気的に接続するコンタクトプラグを画定す るために、前記第一材料層と前記導電性材料を、少なく とも前記外方に傾いた側壁の内部ベース部分までエッチ ングする過程と、
を有することを特徴とする製造方法。 - 前記エッチングする過程が、前記第一材料層から外方に突出する電気的に導電性を有するコンタクトプラグを画定するように行われることを特徴とする請求項8記載の製造方法。
- 前記各過程が記載の順序で行われることを特徴とする請求項8記載の製造方法。
- 前記導電性材料の提供が、
第一導電性材料を前記コンタクト用開口を完全には充填しないように形成することと、
第二導電性材料を前記第一導電性材料の上に形成すること、
からなることを特徴とする請求項8記載の製造方法。 - 前記第二導電性材料が前記第一導電性材料と異なることを特徴とする請求項11記載の製造方法。
- 前記第一導電性材料がチタンからなることを特徴とする請求項12記載の製造方法。
- 前記第二導電性材料がタングステンからなることを特徴とする請求項12記載の製造方法。
- 電気的に導電性を有するコンタクトプラグを基板に対して形成する半導体の製造方法であって、該製造方法は、
電気的接続が行われる基板の上に絶縁性材料層を形成する過程と、
前記絶縁性材料層の上にマスキング材料層を形成する過程と、
コンタクト開口パターンを画定するために前記マスキング材料層をパターンニングする過程と、
前記絶縁性材料層に、前記コンタクト開口パターンを介してコンタクト用開口をエッチングする過程であって、前記コンタクト用開口が前記基板に隣接して最内部領域を有し該最内部領域の外方に最外部領域を有するようにコンタクト用開口をエッチングする過程と、
前記コンタクト用開口をエッチングした後で、前記絶縁性材料層からマスキング材料を除去する過程と、
前記マスキング材料を除去した後、前記コンタクト用開口に隣接する前記絶縁性材料層へエッチングする過程であって、前記最外部領域内に外方に傾いた側壁を提供し、それにより前記最内部領域に比較して前記最外部領域を有効的に拡張するようにし、前記の外方に傾いた側壁が内部ベース部分を有して、そこで前記側壁が初めに形成された前記最内部領域に接合するようになる、エッチングする過程と、
前記基板上と前記のエッチングされたコンタクト用開口内に前記コンタクト用開口を完全には充填しないように導電性材料の第一層を堆積する過程と、
前記基板上と前記のエッチングされたコンタクト用開口内に前記コンタクト用開口を完全に充填するように導電性材料の第二層を堆積する過程と、
前記基板に対して電気的に導電性を有するコンタクトプラグを画定するために、前記導電性材料の第一及び二層並びに前記絶縁性材料層を少なくとも前記の外方に傾いた側壁の内部ベース部分までエッチングする過程と、
を有することを特徴とする製造方法。 - 電気的に導電性を有するコンタクトプラグを基板に対して形成する半導体の製造方法であって、該製造方法は、
電気的接続が行われる基板の上に絶縁性酸化物層を形成する過程と、
前記絶縁性酸化物層の上にマスキング材料層を形成する過程と、
コンタクト開口パターンを画定するために前記マスキング材料層をパターンニングする過程と、
前記絶縁性酸化物層に、最外部領域を有するコンタクト用開口を、前記コンタクト開口パターンを介してエッチングする過程と
前記絶縁性酸化物層からマスキング材料を除去する過程と、
前記コンタクト用開口に隣接する前記絶縁酸化物層へエッチングする過程であって、前記最外部領域内に外方に傾いた側壁を提供し、それにより前記最外部領域を有効的に拡張するようにし、前記の外方に傾いた側壁が所定の角度のテーパと内部ベース部分を有して、該内部ベース部分において前記所定の角度のテーパが前記コンタク ト用開口の内部側壁部分の垂直状態に変化するように、エッチングする過程と、
前記基板上と前記コンタクト用開口内に前記コンタクト用開口を完全には充填しないように、前記所定の角度のテーパを有する前記の外方に傾いた側壁の少なくとも一部を覆うチタン層を堆積する過程と、
前記基板上と前記コンタクト用開口内に前記コンタクト用開口を完全に充填するように、タングステン層を形成する過程と、
前記基板に対して電気的に導電性を有するコンタクトプラグを画定するために、前記チタン層、タングステン層、絶縁性酸化物層をエッチングする過程と、
とからなることを特徴とする製造方法。 - 前記第一及び第二導電性材料をエッチン グする過程が、前記絶縁性材料層の外側に突出した電気 的に導電性のコンタクトプラグを画定するように行われ ることを特徴とする請求項15記載の製造方法。
- 前記各過程が記載の順序で行われること を特徴とする請求項15記載の製造方法。
- 前記第一導電性材料が前記第二導電性材 料と異なることを特徴とする請求項15記載の製造方法。
- 前記第一導電性材料がチタンからなるこ とを特徴とする請求項15記載の製造方法。
- 前記第二導電性材料がタングステンから なることを特徴とする請求項15記載の製造方法。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/391,719 | 1995-02-21 | ||
US08/391,719 US5580821A (en) | 1995-02-21 | 1995-02-21 | Semiconductor processing method of forming an electrically conductive contact plug |
US08/551,829 | 1995-11-07 | ||
US08/551,829 US5658829A (en) | 1995-02-21 | 1995-11-07 | Semiconductor processing method of forming an electrically conductive contact plug |
PCT/US1996/000929 WO1996026542A1 (en) | 1995-02-21 | 1996-01-23 | Semiconductor processing method of forming an electrically conductive contact plug |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11500272A JPH11500272A (ja) | 1999-01-06 |
JP3593133B2 true JP3593133B2 (ja) | 2004-11-24 |
Family
ID=27013606
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52568096A Expired - Fee Related JP3593133B2 (ja) | 1995-02-21 | 1996-01-23 | 電気的に導電性を有するコンタクトプラグの形成に関する半導体の製造方法 |
Country Status (7)
Country | Link |
---|---|
US (3) | US5658829A (ja) |
EP (1) | EP0811247B1 (ja) |
JP (1) | JP3593133B2 (ja) |
KR (1) | KR100399257B1 (ja) |
AT (1) | ATE224101T1 (ja) |
DE (1) | DE69623598T2 (ja) |
WO (1) | WO1996026542A1 (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5658829A (en) * | 1995-02-21 | 1997-08-19 | Micron Technology, Inc. | Semiconductor processing method of forming an electrically conductive contact plug |
US5994220A (en) | 1996-02-02 | 1999-11-30 | Micron Technology, Inc. | Method for forming a semiconductor connection with a top surface having an enlarged recess |
US5956608A (en) * | 1996-06-20 | 1999-09-21 | Applied Materials, Inc. | Modulating surface morphology of barrier layers |
US5970374A (en) * | 1996-10-18 | 1999-10-19 | Chartered Semiconductor Manufacturing Ltd. | Method for forming contacts and vias with improved barrier metal step-coverage |
US6245594B1 (en) * | 1997-08-05 | 2001-06-12 | Micron Technology, Inc. | Methods for forming conductive micro-bumps and recessed contacts for flip-chip technology and method of flip-chip assembly |
US6066552A (en) * | 1998-08-25 | 2000-05-23 | Micron Technology, Inc. | Method and structure for improved alignment tolerance in multiple, singularized plugs |
US6228754B1 (en) * | 1999-01-05 | 2001-05-08 | Advanced Micro Devices, Inc. | Method for forming semiconductor seed layers by inert gas sputter etching |
US6096651A (en) * | 1999-01-11 | 2000-08-01 | Taiwan Semiconductor Manufacturing Company | Key-hole reduction during tungsten plug formation |
US20030015496A1 (en) * | 1999-07-22 | 2003-01-23 | Sujit Sharan | Plasma etching process |
US6274483B1 (en) * | 2000-01-18 | 2001-08-14 | Taiwan Semiconductor Manufacturing Company | Method to improve metal line adhesion by trench corner shape modification |
US6583053B2 (en) * | 2001-03-23 | 2003-06-24 | Texas Instruments Incorporated | Use of a sacrificial layer to facilitate metallization for small features |
TWI226059B (en) * | 2001-06-11 | 2005-01-01 | Sony Corp | Method for manufacturing master disk for optical recording medium having pits and projections, stamper, and optical recording medium |
EP2378507B1 (en) * | 2002-03-13 | 2018-05-09 | Dolby Laboratories Licensing Corporation | Light emitting element failure compensation in a display |
US7778812B2 (en) * | 2005-01-07 | 2010-08-17 | Micron Technology, Inc. | Selecting data to verify in hardware device model simulation test generation |
US7758763B2 (en) * | 2006-10-31 | 2010-07-20 | Applied Materials, Inc. | Plasma for resist removal and facet control of underlying features |
US8471807B2 (en) * | 2007-02-01 | 2013-06-25 | Dolby Laboratories Licensing Corporation | Calibration of displays having spatially-variable backlight |
US20080213991A1 (en) * | 2007-03-02 | 2008-09-04 | Airdio Wireless Inc. | Method of forming plugs |
JP2009194195A (ja) * | 2008-02-15 | 2009-08-27 | Panasonic Corp | 半導体装置及びその製造方法 |
US20100214282A1 (en) | 2009-02-24 | 2010-08-26 | Dolby Laboratories Licensing Corporation | Apparatus for providing light source modulation in dual modulator displays |
JP2011029552A (ja) * | 2009-07-29 | 2011-02-10 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
US8691622B2 (en) * | 2012-05-25 | 2014-04-08 | Micron Technology, Inc. | Memory cells and methods of forming memory cells |
Family Cites Families (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4372034B1 (en) * | 1981-03-26 | 1998-07-21 | Intel Corp | Process for forming contact openings through oxide layers |
FR2588417B1 (fr) * | 1985-10-03 | 1988-07-29 | Bull Sa | Procede de formation d'un reseau metallique multicouche d'interconnexion des composants d'un circuit integre de haute densite et circuit integre en resultant |
US4999318A (en) * | 1986-11-12 | 1991-03-12 | Hitachi, Ltd. | Method for forming metal layer interconnects using stepped via walls |
US5320979A (en) * | 1987-07-20 | 1994-06-14 | Nippon Telegraph And Telephone Corporation | Method of connecting wirings through connection hole |
EP0300414B1 (en) * | 1987-07-20 | 1994-10-12 | Nippon Telegraph And Telephone Corporation | Method of connecting wirings through connection hole |
FR2630588A1 (fr) * | 1988-04-22 | 1989-10-27 | Philips Nv | Procede pour realiser une configuration d'interconnexion sur un dispositif semiconducteur notamment un circuit a densite d'integration elevee |
DE69023765T2 (de) * | 1990-07-31 | 1996-06-20 | Ibm | Verfahren zur Herstellung von Bauelementen mit übereinander angeordneten Feldeffekttransistoren mit Wolfram-Gitter und sich daraus ergebende Struktur. |
JPH04251926A (ja) * | 1991-01-10 | 1992-09-08 | Fujitsu Ltd | 半導体装置の製造方法 |
JP3200455B2 (ja) * | 1991-01-14 | 2001-08-20 | 沖電気工業株式会社 | 半導体記憶装置の製造方法 |
JPH04241926A (ja) * | 1991-01-17 | 1992-08-28 | Sumitomo Electric Ind Ltd | チューブ押出用無調心ヘッド |
US5124780A (en) * | 1991-06-10 | 1992-06-23 | Micron Technology, Inc. | Conductive contact plug and a method of forming a conductive contact plug in an integrated circuit using laser planarization |
US5203957A (en) * | 1991-06-12 | 1993-04-20 | Taiwan Semiconductor Manufacturing Company | Contact sidewall tapering with argon sputtering |
US5244534A (en) * | 1992-01-24 | 1993-09-14 | Micron Technology, Inc. | Two-step chemical mechanical polishing process for producing flush and protruding tungsten plugs |
US5269880A (en) * | 1992-04-03 | 1993-12-14 | Northern Telecom Limited | Tapering sidewalls of via holes |
US5371042A (en) * | 1992-06-16 | 1994-12-06 | Applied Materials, Inc. | Method of filling contacts in semiconductor devices |
US5288665A (en) * | 1992-08-12 | 1994-02-22 | Applied Materials, Inc. | Process for forming low resistance aluminum plug in via electrically connected to overlying patterned metal layer for integrated circuit structures |
US5286675A (en) * | 1993-04-14 | 1994-02-15 | Industrial Technology Research Institute | Blanket tungsten etchback process using disposable spin-on-glass |
US5366929A (en) * | 1993-05-28 | 1994-11-22 | Cypress Semiconductor Corp. | Method for making reliable selective via fills |
JPH0737869A (ja) * | 1993-07-20 | 1995-02-07 | Nippon Steel Corp | 半導体装置の製造方法 |
US5320981A (en) * | 1993-08-10 | 1994-06-14 | Micron Semiconductor, Inc. | High accuracy via formation for semiconductor devices |
US5585308A (en) * | 1993-12-23 | 1996-12-17 | Sgs-Thomson Microelectronics, Inc. | Method for improved pre-metal planarization |
US5635423A (en) * | 1994-10-11 | 1997-06-03 | Advanced Micro Devices, Inc. | Simplified dual damascene process for multi-level metallization and interconnection structure |
DE69533823D1 (de) * | 1994-12-29 | 2005-01-05 | St Microelectronics Inc | Elektrische Verbindungsstruktur auf einer integrierten Schaltungsanordnung mit einem Zapfen mit vergrössertem Kopf |
US5658829A (en) * | 1995-02-21 | 1997-08-19 | Micron Technology, Inc. | Semiconductor processing method of forming an electrically conductive contact plug |
US5970374A (en) * | 1996-10-18 | 1999-10-19 | Chartered Semiconductor Manufacturing Ltd. | Method for forming contacts and vias with improved barrier metal step-coverage |
-
1995
- 1995-11-07 US US08/551,829 patent/US5658829A/en not_active Expired - Lifetime
-
1996
- 1996-01-23 WO PCT/US1996/000929 patent/WO1996026542A1/en active IP Right Grant
- 1996-01-23 DE DE69623598T patent/DE69623598T2/de not_active Expired - Lifetime
- 1996-01-23 JP JP52568096A patent/JP3593133B2/ja not_active Expired - Fee Related
- 1996-01-23 EP EP96907011A patent/EP0811247B1/en not_active Expired - Lifetime
- 1996-01-23 KR KR1019970705769A patent/KR100399257B1/ko not_active IP Right Cessation
- 1996-01-23 AT AT96907011T patent/ATE224101T1/de not_active IP Right Cessation
-
1997
- 1997-06-13 US US08/874,642 patent/US5933754A/en not_active Expired - Lifetime
-
1999
- 1999-02-01 US US09/243,233 patent/US6245671B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6245671B1 (en) | 2001-06-12 |
US5658829A (en) | 1997-08-19 |
DE69623598T2 (de) | 2003-05-28 |
EP0811247A1 (en) | 1997-12-10 |
EP0811247B1 (en) | 2002-09-11 |
JPH11500272A (ja) | 1999-01-06 |
WO1996026542A1 (en) | 1996-08-29 |
ATE224101T1 (de) | 2002-09-15 |
DE69623598D1 (de) | 2002-10-17 |
KR19980702371A (ko) | 1998-07-15 |
US5933754A (en) | 1999-08-03 |
KR100399257B1 (ko) | 2003-12-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3593133B2 (ja) | 電気的に導電性を有するコンタクトプラグの形成に関する半導体の製造方法 | |
US6855610B2 (en) | Method of forming self-aligned contact structure with locally etched gate conductive layer | |
US5580821A (en) | Semiconductor processing method of forming an electrically conductive contact plug | |
US5658830A (en) | Method for fabricating interconnecting lines and contacts using conformal deposition | |
JPH10189482A (ja) | コンタクトホール内の導電性プラグ形成方法 | |
JPH10214897A (ja) | プラグ及びニアゼロオーバラップ相互接続線の製造 | |
US5904561A (en) | Method for forming a barrier metal film with conformal step coverage in a semiconductor intergrated circuit | |
EP0817258A2 (en) | Method for manufacturing an interconnection structure in a semiconductor device | |
US20040063314A1 (en) | Method of forming a conductive contact | |
KR20000035246A (ko) | 반도체 구조물의 제조 방법 | |
US5893749A (en) | Method for forming a hole filling plug for a semiconductor device | |
JPH08195384A (ja) | 半導体装置の製造方法 | |
KR0171050B1 (ko) | 반도체 소자의 제조방법 | |
US5930671A (en) | CVD titanium silicide for contract hole plugs | |
KR100364260B1 (ko) | 반도체 집적 회로의 제조 방법 | |
JPH05299397A (ja) | 金属プラグの形成方法 | |
KR100558034B1 (ko) | 텅스텐 비트라인 형성시 플러그의 손상을 방지할 수 있는 반도체 소자 제조 방법 | |
JP2001196563A (ja) | 脚柱型記憶ノード用コンタクトプラグ及びその製造方法 | |
JPH09321141A (ja) | 半導体装置の製造方法 | |
KR20020091679A (ko) | 반도체장치의 콘택홀 형성방법 | |
JPH05291185A (ja) | プラグイン縦配線の形成方法 | |
JPH0878517A (ja) | 半導体装置 | |
JPH04225550A (ja) | メタルプラグの形成方法 | |
GB2340302A (en) | Dual damascene process | |
KR20010044919A (ko) | 메모리장치 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040824 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040827 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080903 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080903 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090903 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100903 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100903 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110903 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120903 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130903 Year of fee payment: 9 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |