KR19980702371A - 전기적 전도 접촉 플러그를 형성시키는 반도체 처리방법 - Google Patents

전기적 전도 접촉 플러그를 형성시키는 반도체 처리방법 Download PDF

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Abstract

웨이퍼와 관련된 전기적 전도 접촉 플러그를 형성시키는 반도체 처리방법이
a) 전기 연결이 있게 될 기질(36)을 제공하고,
b) 선택된 두께로 기질(36)의 상부로 첫번째 재료층(40)을 용착시키며,
c) 첫번째 재료층(40)을 패턴 마스킹하여 이를 통한 바람직한 접촉 개구(44)를 형성하고,
d) 첫번째 재료층(40)을 통해 에칭하여 이를 통해 접촉 개구를 형성시키어 기질과의 전기적 연결을 하도록 하며, 접촉 개구가 가장 바깥측 영역을 가지며,
e) 접촉 개구를 형성시키기 위해 에칭한 뒤에 첫번째 재료층으로부터 마스킹(42)을 제거하고,
f) 첫번째 재료층(40)으로부터 마스킹(42)을 제거시킨 뒤에, 접촉 개구 가장 바깥측 영역을 효과적으로 넓히는 외향하여 각이 진 측면벽(48)을 제공하기 위해 접촉 영역(44)과 관련된 첫번째 재료층(40)내 면 스퍼터 에칭하며, 상기 외향하여 각이 진 측면벽(48)들이 본래의 접촉 개구(44)와 연결되는 한 내측 베이스를 가지며,
g) 웨이퍼위에 한 전도재층(52)을 용착시키며 면 에칭된 접촉 개구내에서 동 접촉 개구(44)를 채우도록 하고, 그리고
h) 적어도 각이 진 측면벽의 내측 베이스로 내향하여 전도재(52)와 첫번째 재료층(40)을 에칭하여 기질(36)과 전기적으로 연결되는 전기적 전도 접촉 플러그를 만드는 단계를 포함한다.

Description

전기적 전도 접촉 플러그를 형성시키는 반도체 처리방법.
본 발명은 실시콘 이산화물 절연층을 통해 형성된 텅스텐 플러그 형성부와 관련된 문제로부터 비롯된다. 이같은 문제는 첨부된 도 1과 도 2와 관련하여서 가장 잘 이해된다. 반도체 웨이퍼 플래그먼트(10)는 기질(12)과 보로포스포실리케이트 글래스(borophosphosilicate glass)(BPSG)와 같은 상기 기질 위의 이산화규소층(14)으로 이루어진다. 벌크 기질(12)은 전기적 연결이 있게 되는 도핑 확산/활성 영역(16)을 포함한다. 접촉 개구(18)는 BPSG층(14)을 통과하여 활성 영역(16)으로 제공된다.
얇은 티타늄 층(20)이 접촉 개구(18)내 웨이퍼 상부로 용착된다. 티타늄 층(20)은 저항을 줄이기 위해 접촉개구 베이스(18)에서 실시사이드 형성층으로 작용하도록 제공된다. 바람직하지 않은 산화물층(도시되지 않음)은 확산 영역(16)의 상부에서 형성된다. 용착된 티타늄은 또한 이같은 바람직하지 않은 산화물을 파괴시키고 활성 영역(16)과 뒤이어 용착된 플러그 채움 텅스텐 사이의 저항 접촉을 줄이도록 기질(12)과의 티타늄 실리사이드를 형성시키도록 한다. 또한 티타늄 층(20)은 뒤이어 용착된 텅스텐을 위한 접착/핵생성 층으로 작용한다. 텅스텐은 이산화규소와 노출된 규수 기질상에서 용이하게 용착되지 않으며, 중간에 끼이는 티타늄 층(20)이 이에 대한 텅스텐의 용착과 접착을 용이하게 한다.
티타늄 층(20)은 대개 스퍼트식으로 용착되는데, 이는 돌출된 뾰족한 끝(22)의 형성을 만들게 된다. 이는 백(back) 또는 재-유입(re-entrant) 각(24)이 접촉 개구(18)와 상관하여서 형성되도록 한다. 텅스텐 층(26)은 접촉 개구(18)의 나머지 공간을 완전히 채우도록 된 삽입물로 용착된다. 불행하게도 바람직하지 않은 키이구멍(28)이 형성되어 접촉 개구(18)내에 공간을 남기게 된다.
도 2에서는, 층(26)(20)이 접촉-필링 플러그(30)를 형성시키기 위해 화학적-기계적 폴리슁(polishing)의 원조 에칭에 의해 뒤이어 에칭된다. 대개 이와 같이 하므로써 키이구멍(28)의 상측단부를 개방시킨다. 처리과정중 이와 같이 함은 세척 등을 곤란하게 하는 작은 공간을 발생시킨다. 또한 최종의 구성에서, 플러그(30)의 외측 표면적은 키이구멍(28)에 의해 발생된 공간으로 인해 줄어들게 된다. 이는 활성 영역(16)과의 전기적 접촉을 만들기 위해 한 층과 플러그(30)가 전기적 접촉을 최대로 하려는 궁극적인 목표를 방해한다. 플러그(30)를 발생시키기 위해 전도된 에칭 백은 에지 송곳니 부(32)를 형성하면서 티타늄 층(20)에서 다시 에칭된다.
이같은 문제를 해결하기 위한 한가지 종래기술의 해결안이 도 3과 관련하여서 설명된다. 같은 부분에 대하여서는 접미사 a만을 붙여 동일한 부호로 표기하였다. BPSG 층(14)은 바깥측 표면으로부터 활성 영역(16)으로 이대로 에칭된다. 뒤이어 용착된 티타늄 층(20)은 뾰족한 끝을 형성시키지 않으며, 따라서 뒤이어 용착된 텅스텐 층에 의해 키이구멍을 제거시키게 된다. 그러나, 이같은 방법은 접촉 개구(18a)가 도 1 및 2 실시예에서보다 베이스에서 더욱 좁아지고 상측 바깥측부에서는 상당히 넓어지게 되는 추가의 단점을 가진다. 이는 귀중한 웨이퍼 면적을 소비하여 이에 의해 더욱더 소형화되어가는 계속되는 반도체 처리 목적에는 위배하는 단점을 가진다.
따라서 전기적 전도 접촉 플러그의 형성과 관련된 상기의 여러 문제점들을 극복하는 반도체 처리 방법을 제공하고자 한다. 비록 본 발명이 기본적으로는 텅스텐 플러그 형성과 관련하지만 다른 재료 및 구성을 갖도록 수정될 수 있기도 한 것이다.
하기에서는 첨부도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 웨이퍼와 관련된 전기적 전도 접촉 플러그를 형성시키는 반도체 처리방법에 대한 것이다.
도 1은 종래기술의 반도체 웨이퍼 플래그먼트 단면도.
도 2는 도 1에 의해 도시된 처리 뒤어 처리 단계에서의 웨이퍼를 도시한 도면.
도 3은 또다른 종래 기술을 설명하는 반도체 웨이퍼 플래그먼트 단면도.
도 4는 본 발명에 따른 한 처리 단계에서의 웨이퍼 플래그먼트 단면도.
도 5는 도 4에 의해 도시된 단면도 다음의 처리 단계에서의 도 4 웨이퍼를 도시한 도면.
도 6은 도 5에 의해 도시된 단면도 다음의 처리 단계에서의 도 4 웨이퍼를 도시한 도면.
도 7은 도 6에 의해 도시된 단면도 다음의 처리 단계에서의 도 4 웨이퍼를 도시한 도면.
도 8은 도 7에 의해 도시된 단면도 다음의 처리 단계에서의 도 4 웨이퍼를 도시한 도면.
도 9는 도 8에 의해 도시된 단면도 다음의 처리 단계에서의 도 4 웨이퍼를 도시한 도면.
본 발명의 한 특징에 따라 웨이퍼와 관련된 전기적 전도 접촉 플러그를 형성시키는 반도체 처리 방법이 전기 연결이 있게 될 기질을 제공하고, 선택된 두께로 기질의 상부로 첫번째 재료층을 용착시키며, 첫번째 재료층을 패턴 마스킹하여 이를 통한 바람직한 접촉 개구를 형성하고, 첫번째 재료층을 통해 에칭하여 이를 통해 접촉 개구를 형성시키어 기질과의 전기적 연결을 하도록 하며, 접촉 개구가 가장 바깥측 영역을 가지며, 접촉 개구를 형성시키기 위해 에칭한 뒤에 첫번째 재료층으로부터 마스킹을 제거하고, 첫번째 재료층으로부터 마스킹을 제거시킨 뒤에, 가장 바깥측 영역을 효과적으로 넓히는 외향하여 각이 진 측면벽을 제공하기 위해 접촉 영역과 관련된 첫번째 재료층 내 면 스퍼터 에칭하며, 상기 외향하여 각이진 측면벽들이 본래의 접촉 개구와 연결되는 한 내측 베이스를 가지며, 웨이퍼위에 한 전도재층을 용착시키며 면 에칭된 접촉 개구내에서 동 접촉 개구를 채우도록 하고, 그리고 각이 진 측면벽의 내측 베이스로 내향하여 전도재와 첫번째 재료층을 에칭하여 기질과 전기적으로 연결되는 전기적 전도 접촉 플러그를 만드는 단계를 포함한다.
특히 도 4-8과 관련하여서는, 본 발명에 따른 한 처리 단계에서의 반도체 웨이퍼 플래그먼트가 부호 (35)로 표기된다. 이는 전기 연결이 이루어지는 벌크 기질(36)과 활성 면적(38)으로 이루어진다. 첫번째 재료층(40)이 선택된 두께 A로 기질(36)상에 용착된다. 바람직하게는 층(40)의 재료가 전기적으로 절연재로 이루어진다. 층(40)은 층을 통한 바람직한 접촉 개구의 형성을 위해 패턴/마스크된다. 바람직하게는 망저항 층(42)이 제공되며, 다음에 첫번째 재료층(40)이 에칭되어 기질 영역(38)과의 전기적 연결을 하기 위해 접촉 개구(44)를 형성하도록 한다. 계속되는 설명의 목적을 위해, 접촉 개구(44)는 점선(46)으로 표시된 가장 바깥측 영역을 갖는 것으로 생각할 수 있다. 접촉(44)을 형성시키기 위해 BPSG 산화물의 에칭은 건조 에칭일 것이며 CF4, CHF3과 같은 탄소/불소 화합물 및 Ar을 사용한다. 아르곤은 중합체 축적을 최소화하기 위해 어느 정도의 물리적인 스퍼터링을 제공하도록 추가되는 것이 바람직하다.
도 5와 관련하여서는, 접촉 개구(44)를 형성하였던 에칭 이후에 마스킹 층(42)이 제거된다. 다음에, 면 스퍼터 에칭이 접촉 개구(44)와 관련된 첫번째 재료층(40)내로 수행되어 가장 바깥측 영역(46)에서 접촉 개구(44)를 효과적으로 넓히는 외향하여 각이 진 측벽(48)을 제공하도록 한다. 측벽(48)을 발생시키기 위한 면 에칭 기술은 통상의 반응 또는 무반응 방식으로 먼저 접촉부를 에칭시킴을 포함한다. 다음에 산소 에칭이 수행되어 저항을 제거하고 접촉부의 가장자리로부터 제거시키도록 수행된다. 바람직한 효과는 접촉부로부터 저항을 다시 제거시키는 것이다. 저항을 완전히 제거시킬 필요는 없다. 실시예 조건은 100 sccm O2, 30 mTorr, 500 Watts, 그리고 100 가우스이다. 다음에는 50 sccm Ar, 30 mTorr, 350 Watts, 60 가우스와 같은 건조한 아르곤 에칭에 의해 뒤이어진다. Ar 스퍼터의 양은 바람직한 면을 발생시키도록 제어되며(최소로 되고), 그러나 접촉 베이스에서 노출된 실리콘에는 거꾸로 영향을 미치지 않는다. 상기의 처리(마스크 제거 및 모든 에칭)는 같은 챔버내에서 수행되는 것이 바람직하다. 설명의 목적을 위해, 외향하여 각이 진 측벽(48)들은 내측 베이스(50)를 가지며 이들 측벽들이 본래의 접촉 개구(44)와 연결된다.
도 6에서는, 한 층(52)의 전도재(즉, 티타늄)는 웨이퍼 상부 면 에칭 접촉 개구(44)내에서 용착된다. 층(52)은 접촉 개구(44)를 완전히 채운다. 접촉 개구(44)와 관련된 각이 진 측벽(48)들은 종전기술의 뾰족한 끝의 바람직하지 않은 형성을 막는다. 이와 같이 뾰족한 끝의 바람직하지 않은 형성을 막지 못하면 상기에서 언급한 바와 같이 접촉 개구(44)를 핀치-오프(pinch-off)하게 되는 경향을 갖는다.
도 7과 관련하여서는, 본 발명이 개발되었던 종래 기술의 문제점을 개발함과 관련된 텅스텐이 웨이퍼의 상부 면 에칭된 접촉 개구(44)내에 용착되어 그같은 개구를 채우도록 한다. 집합적으로, 층(52)(54)은 접촉 개구(44)를 채우는 전도재를 구성한다. 접촉 개구(44)는 한 단일층 용착에 의해 교대로 채워질 것이다. 또한 세개 이상의 분리된 또는 다른 층들이 접촉 개구(44)를 채우도록 용착될 수 있다. 패턴된 접촉 개구(44)는 웨이퍼 와이드닝(widening)이 가장 바깥측 영역(46)에서만 일어나도록 베이스에서 최소의 사진석판 특징 크기로 디자인될 수 있다. 따라서, 회로 밀도는 뾰족한 끝 형성이 최소로 되는 동안 최대로 될 수 있다.
도 8과 관련하여, 전도재(52)(54)가 적어도 각이 진 측벽(48)의 내측 베이스(50)로 내향하여 에칭되어 기질 영역(38)과 전기적으로 연결되는 접촉(44)내에 전기적 전도 접촉 플러그(56)를 만들도록 한다. 가장 낮은 최소 크기의 접촉 개구(44)의 접촉 플러그(56)를 제공하기 위해 에칭이 베이스(50)(도 5) 바로 아래에서 일어나도록 한다. 이와 같이 하므로써 층(40)이 본래 두께 A보다 작은 최종 두께 B를 갖도록 한다. 따라서 층(40)은 처음에는 접촉 개구(44)를 만드는 최소의 사진석판 특징 크기에 해당하는 외부의 크기를 갖도록 플러그(56)를 제공하기 위해 바람직한 최종두께보다 두꺼운 두께가 제공된다. 따라서 키이구멍들과 송곳니 부가 제거되고 작은-크기/최대 밀도 목적이 달성되도록 뾰족한 끝 형성이 피하여진다.
층(54, 52) 및 층(40)이 에칭되는 바람직한 방법이 화학적-기계적 폴리싱에 의해 수행된다. 상기 설명된 바람직한 방법의 경우 화학적-기계적 폴리싱 슬러리로는 분산된 콜로이드 실리카 또는 알루미나를 가지는 K3Fe(CN)6또는 H2O2를 포함한다. 상기 슬러리 내 고체 퍼센트 비를 변경시키므로써 필요에 따라 산화물 폴리싱에 대한 선택적 실시예가 제어될 수 있다. 그러나 적어도 측벽 내측 베이스(50)까지로 층(40)을 제거하기 위해서는 산화물 폴리싱이 필요하다. 물론 드라이 에칭이 수행될 수도 있다.
도 9와 관련해서는, 에칭이 수행되어 최종 플러그(56)가 첫번째 재료층(40)으로부터 바깥측으로 돌출하도록 하기 위해 전도재 층(52)(54)보다 큰 비율로 첫번째 재료층(40)을 최종적으로 제거하도록 한다. 이와 같이 하므로써 플러그(56)와의 전기적 연결을 위해 표면에 뒤에 용착된 전도 층을 제공하고 어떠한 송곳니 부 형성도 피하도록 함이 가능하다.

Claims (14)

  1. 기질을 제공하고,
    상기 기질 위에 첫번째 재료층을 제공하며,
    첫번째 재료내에 한 접촉 개구를 제공하고, 상기 접촉 개구가 가장 바깥측의 영역을 가지며,
    접촉 개구내에 바깥측을 향하여 각이 진 측벽을 제공하여 가장 바깥측 영역을 효과적으로 넓히도록 하고, 상기 각이 진 측벽이 한 내측 베이스를 가져서 이들이 본래의 접촉 개구와 연결되어지며,
    접촉 개구내에 한 층의 전도재를 용착시키어 접촉 개구를 채우도록 하고, 그리고
    전도재와 첫번째 재료를 각이 진 측벽을 따라 내향으로 에칭하여 기질과 전기적으로 접촉하게 되는 전기적 전도 접촉 플러그를 만드는 단계들을 포함하는 기질과 관련된 전기적 전도 접촉 플러그를 형성시키는 반도체 처리방법.
  2. 제 1 항에 있어서, 상기 단계가 기록된 대로 순서적으로 일어남을 특징으로 하는 반도체 처리방법.
  3. 제 1 항에 있어서, 플러그를 만드는 에칭 단계가 플러그가 첫번째 재료층으로부터 외향으로 돌출하도록 전도재보다 더욱 빠른 속도로 첫번째 재료를 에칭하도록 플러그가 전도됨을 특징으로 하는 반도체 처리방법.
  4. 기질을 제공하고,
    기질 위에 첫번째 재료를 제공하며,
    첫번째 재료내에 한 접촉 개구를 제공하고, 상기 접촉 개구가 외향으로 각이 진 측벽을 가지며, 이 외향으로 각이 진 측벽들이 한 내측 베이스를 갖고,
    상기 접촉 개구내에 전도재를 제공하며, 그리고
    상기 첫번째 재료를 적어도 각이 진 측벽의 내측 베이스로 에칭시키는 단계들을 포함하는 기질과 관련된 전기적 전도 접촉 플러그를 형성시키는 반도체 처리방법.
  5. 제 4 항에 있어서, 상기 에칭 단계가 기질과 전기적으로 접촉하게 되고 첫번째 재료층의 외향으로 돌출하는 전기적 전도 접촉 플러그를 만들도록 에칭 단계가 수행됨을 특징으로 하는 반도체 처리방법.
  6. 제 4 항에 있어서, 상기 단계가 기록된 대로 순서적으로 일어나게 됨을 특징으로 하는 반도체 처리방법.
  7. 기질을 제공하고,
    기질 위에 첫번째 재료층을 제공하며,
    첫번째 재료내에 한 접촉 개구를 제공하고, 상기 접촉 개구가 외향으로 각이 진 측벽을 가지며, 이 외향으로 각이 진 측벽들이 한 내측 베이스를 갖고,
    상기 접촉 개구내에 전도재를 제공하여 각이 진 측벽의 내측 베이스 위까지로 접촉 개구를 채우도록 하며, 그리고
    상기 전도재를 각이 진 측벽의 내측 베이스로 에칭하여 기질과 전기적으로 연결되는 전기적 전도 접촉 플러그를 만드는 단계들을 포함하는 기질과 관련된 전기적 전도 접촉 플러그를 형성시키는 반도체 처리방법.
  8. 제 7 항에 있어서, 상기 에칭 단계가 첫번째 재료층의 외향으로 돌출하는 전기적 전도 접촉 플러그를 만들도록 에칭 단계가 수행됨을 특징으로 하는 반도체 처리방법.
  9. 제 7 항에 있어서, 상기 단계가 기록된 대로 순서적으로 일어나게 됨을 특징으로 하는 반도체 처리방법.
  10. 기질을 제공하고,
    기질 위에 첫번째 재료층을 제공하며,
    첫번째 재료내에 한 접촉 개구를 제공하고, 상기 접촉 개구가 외향으로 각이 진 측벽을 가지며, 이 외향으로 각이 진 측벽들이 한 내측 베이스를 갖고,
    상기 접촉 개구내에 전도재를 제공하며 각이 진 측벽 내측 베이스 위까지로 접촉 개구를 채우도록 하며, 그리고
    상기 전도재와 첫번째 재료를 각이 진 측벽의 내측 베이스로 에칭하여 기질과 전기적으로 연결되는 전기적 전도 접촉 플러그를 만드는 단계들을 포함하는 기질과 관련된 전기적 전도 접촉 플러그를 형성시키는 반도체 처리방법.
  11. 제 10 항에 있어서, 상기 단계가 기록된 대로 순서적으로 일어나게 됨을 특징으로 하는 반도체 처리방법.
  12. 제 10 항에 있어서, 상기 에칭 단계가 첫번째 재료층의 외향으로 돌출하는 전기적 전도 접촉 플러그를 만들도록 에칭 단계가 수행됨을 특징으로 하는 반도체 처리방법.
  13. 기질을 제공하고,
    기질 위에 첫번째 재료를 제공하며,
    첫번째 재료내에 한 접촉 개구를 제공하고, 상기 접촉 개구가 외향으로 각이 진 측벽을 가지며,
    상기 접촉 개구내에 각이 진 측벽에 인접한 전도재를 제공하며, 그리고 각이 진 측벽을 따라 첫번째 재료와 전도재를 에칭하여 전기적으로 기질과 연결되는 전기 전도 플러그를 만드는 단계들을 포함하는 기질과 관련된 전기적 전도 접촉 플러그를 형성시키는 반도체 처리방법.
  14. 제 13항에 있어서, 상기 에칭 단계가 기질과 전기적으로 접촉하게 되고 첫번째 재료층의 외향으로 돌출하는 전기적 전도 접촉 플러그를 만들도록 에칭 단계가 수행됨을 특징으로 하는 반도체 처리방법.
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