JP2004513508A - 半導体基板においてアルミニウム充填バイア上にアルミニウムラインを形成する方法 - Google Patents

半導体基板においてアルミニウム充填バイア上にアルミニウムラインを形成する方法 Download PDF

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Abstract

半導体基板においてアルミニウム充填バイア上にアルミニウムラインを形成する方法であって、該充填バイアと該ラインとの間のミスアラインメントを補償しうる、前記方法。基板上にライナ−バリヤ層とアルミニウム層を交互に堆積させることにより、該アルミニウム充填バイア中にボイドをエッチングせずに該ラインを形成するために用いられるアルミニウム層を異方性エッチングすることができる、異なったエッチング化学が使用し得る。

Description

【0001】
本発明は、アルミニウムで充填したバイア又はプラグ上にアルミニウムラインを形成する改良方法に関する。特に、本発明は、ミスアラインメントを補償することができる、アルミニウムで充填したバイア上にアルミニウムラインを形成する方法に関する。
【0002】
発明の背景
アルミニウムは半導体デバイスの製造において導電性ラインやバイアを形成するために広く使われてきた。開口は、酸化シリコン層のような誘電層中に作られ、アルミニウム金属で充填されている。次に上に重なるアルミニウムラインがバイアの上に形成されてバイアを基板上の他のデバイスに接続する導電性ラインを与える。アルミニウム金属の使用は、非常に導電性であるのでアルミニウムで充填されたバイアは抵抗が小さいこと、スッパタリングか或いは化学気相成長(以下CVD)により堆積させることが容易であること、また、プラズマエッチングによって導電性ラインを形成するためにアルミニウム層を容易にエッチングすることができることから有利である。
【0003】
収縮しているバイアとラインの直径はバイアとラインの直径がほぼ同じであるということも必要となってきた。過去にはバイアの直径(オーバーラップ)より大きなライン幅を用いることができたので、バイアに対するラインとのパターン形成のミスアラインメントへの適応は容易に実現させることができた。しかしながら、回路密度が増え、形状サイズが小さくなってきたことから、オーバーラップはもはや許容することができず、ラインオーバーラップを少なくしたり排除すること(ゼロオーバーラップと呼ばれる)が必要となってきた。
【0004】
しかしながら、アルミニウムラインを画成するために用いられるアルミニウム層の厚さは約5000〜10,000オングストロームである。アルミニウムラインを形成するためにアルミニウム層をエッチングする場合、そのような厚いアルミニウム層をエッチングするのに経済上必要とされる急速なエッチング速度は制御が難しく、特にエッチングステップの終わり近くが難しい。
【0005】
アルミニウムラインがアルミニウムバイア上に形成される場合、このエッチング速度の問題は悪化し、ミスアラインメントのために暴露されたアルミニウムバイアはラインに沿ってエッチングされ、バイア開口の空間が残る。これらの形状の間隔とライン幅が小さくなるにつれて、つまり、デザインルールが0.50ミクロン未満の場合、特にデザインルールが0.25ミクロン以下に小さくなるにつれて、非アラインメントの問題が目立つようになってきた。薄く狭いアルミニウムラインを正確にパターン形成することが難しいことからミスアラインメントが生じる。このミスアラインメントの結果として、アルミニウムラインを形成するエッチング中、ラインがアルミニウムバイアと完全に整列しない場合には、ラインを形成するために使われるアルミニウム層のエッチング剤によってアルミニウムのラインで被覆されていないバイアの暴露されたアルミニウムがエッチングされる。
【0006】
本発明で取り組んだ問題は図1A〜図1Cによって示すことができる。
【0007】
図1Aは、バイア14がアルミニウムで充填された酸化シリコン基板12を示す。アルミニウム層16は充填されたバイア14上に堆積されており、その上にパターン形成フォトレジスト層18が形成されている。ミスアラインメントがバイア14とフォトレジストパターン18との間にあることは明白である。
【0008】
図1Bに示されるように、アルミニウム金属層16はフォトレジストライン18の下のアルミニウムライン20を形成するために異方性にエッチングされる。基板12が接近するにつれてエッチングは制御が困難になるので、フォトレジストパターン外部の基板12の表面上のアルミニウムだけでなくミスアラインメントしたラインによって暴露されたアルミニウムバイアの部分も取り除かれる。図1Cは、フォトレジスト18が取り除かれた後に開口又はボイド22がエッチング剤によってバイア14に形成されたことを示している。
【0009】
従って、アルミニウムラインをエッチングしかつアルミニウムバイア中にボイドを残さないアルミニウムバイア上のアルミニウムライン間のミスアラインメントを補償する方法が非常に望ましい。
【0010】
発明の概要
我々はアルミニウムラインをパターン形成するのにミスアラインメントを補償するが、アルミニウムバイア中にボイドを残さないアルミニウムバイア上にアルミニウムラインをエッチングする方法を見出した。本方法はバリヤラインバイア上に化学気相成長によって薄層を堆積するものである。減圧下で加熱することによりアルミニウム薄層が引きつけられかつバイアを充填する。アルミニウム層とライナ−バリヤ層を交互に用いて充填バイア上にアルミニウムラインを形成し、異なったエッチング化学作用の使用を可能にするとともに充填バイア中にボイドを形成するアルミニウムをエッチングせずにアルミニウムラインのエッチングを可能にする。
【0011】
第1実施形態においては、ライナ−バリヤ層をバイア中に堆積させる。次にアルミニウムを基板の表面上と、部分的に充填する開口に堆積させる。このアルミニウム層は厚さが約400〜1000オングストロームである。次に開口の中にアルミニウムを引きつけるためにアルミニウムを減圧下で加熱し、開口を充填する。次に基板の上面上のアルミニウム膜を除去する。エッチングストップとして作用するライナ−バリヤ層を基板上に堆積させ、アルミニウムラインを作るアルミニウム層を堆積させ、充填開口上にパターン形成フォトレジスト層を形成する。次にアルミニウム層を選択的に異方性エッチングすることによりパターン形成する。アルミニウムラインとアルミニウムバイア間のミスアラインメントは、バイア中のアルミニウムをエッチングしない、異なったエッチング化学を用いて除去されるバリヤ層によって補償される。
【0012】
第2実施形態においては、最初のステップは同じであるが、基板上のアルミニウムは除去されない。ライナ−バリヤ層又はエッチングストップ層を基板上に堆積させ、アルミニウムを堆積させ、パターン形成フォトレジスト層の下にラインパターンが形成される。バリヤ層が下にあるアルミニウムを保護するためにエッチングステップ中のミスアラインメントが補償される。基板表面に隣接している最終のアルミニウム層は薄く、基板までのエッチングはエッチング剤が基板の表面上のアルミニウムを除去するがバイア中のアルミニウムをエッチングしないようにエッチング速度を制御することにより容易に制御されうる。
【0013】
発明の詳細な説明
カリフォルニア州、サンタクララのアプライドマテリアルズ社から入手できるEndura(登録商標)総合システムは、連続する堆積ステップとエッチングステップの種々の処理チャンバに取り付けることができる。例えば、ライナ/バリヤ層を物理的気相成長(PVD)チャンバでスパッタリングすることにより堆積させることができ、CVDアルミニウムを化学的気相成長(CVD)チャンバで堆積させることができ、アプライドマテリアルズ社の商標であるCentura(登録商標) DPS(登録商標) RIE金属エッチングチャンバを1つ以上エッチングステップに用いることができる。フォトレジスト層を回転する装置やパターン形成する装置も周知である。
【0014】
本発明の第1実施形態は、図2A〜図2Hに関して記載される。
【0015】
図2Aを参照すると、誘電体基板22はその中にバイア24が形成されている。誘電体基板22は酸化シリコンから一般に形成されるが、フッ素ドープした酸化シリコンや他の誘電材料も使うことができる。次にコンフォーマルバリヤ層26を誘電体基板22の上面27を含む基板22上にバイア24の壁28に沿って堆積させる。バリヤ層26は、例として、タンタル、窒化タンタル、チタン又は窒化チタンの1種以上から製造し得る。このバリヤ層26は、好ましくは、コンフォーマル層を与えるプラズマスパッタリング法によって形成される。
【0016】
次にアルミニウムの薄層30をジメチルアルミニウム水和物のようなアルミニウム化合物からCVDによって堆積させる。このアルミニウム層が部分的にバイア24を充填し、誘電体基板22の上面27を被覆する。十分なアルミニウムがバイア24を充填することができるように堆積されなければならないが、このアルミニウム層30は好ましくは1000オングストローム厚以下である。図2Bはこのステップを示す図である。
【0017】
バイア24をアルミニウムで充填するために、基板22を約0.2〜30ミリトールの圧力下で約350〜500℃の温度に加熱し、アルミニウムが軟化したときに、バイア24の中に引きつけられてバイア24を充填する。このことは図2Cに示されている。基板22の上面27に残存しているアルミニウム薄層30は塩素系エッチングを用いてエッチングされる。図2Dに示されるように、このエッチングにより基板22の上面27上のアルミニウム金属層30とバリヤ層26の一部或いは全部が除去される。
【0018】
図2Eに示されるように、第2ライナ/バリヤ層32を基板22と充填バイア24上に堆積させ、第2アルミニウム層34をその上に堆積させる。この第2アルミニウム層34はCVD或いはスパッタリングによって堆積させることができる。フォトレジスト層を堆積させ、パターン形成してフォトレジストライン36を形成する。このことは図2Fに示されている。図2Fにおけるフォトレジストライン36は充填バイア24に関して幾分ミスアラインメントされて示されている。次にアルミニウムライン38が塩素系化学を用いた異方性エッチングによって形成される。このステップは図2Gに示されている。最後に、第2ライナ/バリヤ層32がフッ素系化学を用いてエッチングされてバリヤライン40を形成する。アルミニウム金属はこの化学で急速にエッチングされないので、アルミニウムのエッチングが起こらず、充填バイア24中にボイドができない。このステップは図2Hに示されている。アルミニウムライン38は充填バイア24と幾分ミスアラインメントしているが、充填バイア24はボイドを含んでいない。
【0019】
所望される場合には、基板を酸化シリコンのような誘電層(図示されていない)で被覆することができる。
【0020】
図3A〜図3Iは本発明の充填バイアと金属ラインを形成する代替的方法を示す図である。
【0021】
図3A〜図3Cに示されるステップは図2A〜図2Cと同じものである。アルミニウム薄層30を除去せずにライナ/バリヤ層42を図3Dに示されるように充填バイア24上に堆積させ、第2アルミニウム層44を図3Eに示されるようにその上に堆積させる。このアルミニウム層44はCVD又はスパッタリングによって堆積させることができる。図3Fに示されるようにフォトレジスト層が堆積、パターン形成されてフォトレジストライン46が形成される。このフォトレジストライン46も充填バイア24と幾分ミスアラインメントしている。アルミニウム層44はアルミニウムライン48を形成するために塩素系化学を用いて異方性エッチングされる。このエッチングは図3Gで示されるようにライナ/バリヤ層42で止まる。次に図3Hに示されるようにライナ/バリヤ層42をアルミニウム層30まで異方性エッチングしてライン50を形成する。
【0022】
基板22の上面27上に残存しているアルミニウム層30は注意深く制御された低エッチング速度法とフッ素系化学を用いてエッチングされて薄いライン52を形成する。図3Iに示されるようにアルミニウムライン48と52は充填バイア24と完全に整列していないが、ボイドを含んでいない。最後に、フォトレジストライン46が除去される。
【0023】
アルミニウムラインの下にライナ−バリヤ層を用いることにより、異なったエッチング化学がアルミニウムラインをエッチングしかつライナ−バリヤラインをエッチングすることを可能にする。後者のエッチングは充填バイアからアルミニウムを除去しないように制御することができる。基板の表面上に残存しているアルミニウムをエッチングする場合、非常に薄層であるので高速エッチングの塩素系エッチング剤よりフッ素系エッチング剤を用いることにより低エッチング速度でエッチングすることができる。
【0024】
本発明を個々の方法ステップによって記載してきたが、当業者は既知である材料の種類や処理の可変部分を変動させることができる。このように本発明は前述の特許請求の範囲の範囲によってのみ制限される。
【図面の簡単な説明】
【図1】
図1A〜図1Cは従来の方法を用いた充填バイアとアルミニウムラインの断面図である。この方法は充填バイア中にボイドを生じる。
【図2】
図2A〜図2Hはアルミニウム充填バイア上にアルミニウムを形成するが充填バイア中のボイドの形成を回避している本発明の方法の実施形態の方法のステップを示している断面図である。
【図3】
図3A〜図3Iはアルミニウム充填バイア上にアルミニウムを形成するが充填バイア中のボイドの形成を回避している本発明の方法の他の実施形態の方法のステップを示している断面図である。
【符号の説明】
12…酸化シリコン基板、14…バイア、16…アルミニウム層、18…フォトレジスト層、20…アルミニウムライン、21…ボイド又は開口、22…基板、24…バイア、26…バリヤ層、27…上面、28…壁、30…アルミニウム層、34…第2アルミニウム層、36…フォトレジストライン、38…アルミニウムライン、40…バリヤライン、42…ライナ/バリヤ層、44…第2アルミニウム層、46フォトレジストライン、48…アルミニウムライン、50…ライン、52…薄いライン。

Claims (13)

  1. 誘電体基板においてアルミニウム充填バイア上にアルミニウムラインを形成する方法であって、
    a)該基板においてバイアを形成するステップと、
    b)該バイアと該基板の表面上にコンフォーマルライナ−バリヤ層を堆積させるステップと、
    c)該バイアを部分的に充填する、該基板の表面上にアルミニウム層を堆積させるステップと、
    d)該基板を減圧下に約350〜500℃の温度まで加熱して該アルミニウム層を該バイアの中に拡散させるとともに充填するステップと、
    e)充填した該バイア上に厚いアルミニウム層を堆積させるステップと、
    f)該アルミニウム層上にフォトレジストラインを形成するステップと、
    g)該アルミニウム層を異方性エッチングしてアルミニウムラインを形成するステップと、
    h)該フォトレジストを除去するステップと
    を含む、前記方法。
  2. ステップd)後に該基板の上面上に残存している該アルミニウムをエッチングし、該アルミニウム層を堆積させる前にライナ−バリヤ層を堆積させ、ステップg)後に、充填した該バイアからアルミニウムを除去せずに該ライナ−バリヤ層を異方性エッチングする、請求項1記載の方法。
  3. ライナ−バリヤ層をステップc)後の該基板の上面上に残存している該アルミニウム上に堆積させ、該ライナ−バリヤを異方性エッチングして該アルミニウムラインの下にラインを形成し、充填した該バイアからアルミニウムを除去せずに残存している該アルミニウム層をエッチングする、請求項1記載の方法。
  4. ステップc)の該アルミニウム層をアルミニウム化合物から化学気相成長によって堆積させる、請求項1記載の方法。
  5. ステップc)での圧力が約0.2〜30ミリトールである、請求項1記載の方法。
  6. アルミニウムを塩素系化学作用を用いてエッチングする、請求項2記載の方法。
  7. 該ライナ−バリヤを、フッ素系化学作用を用いてエッチングする、請求項1記載の方法。
  8. 残存している該アルミニウム層をフッ素系化学作用を用いてエッチングする、請求項3記載の方法。
  9. 金属充填バイア上にアルミニウムラインを形成する方法であって、次の工程:
    a)バイアを含む基板上に化学気相成長によって厚さが約400〜1000オングストロームのアルミニウム層を堆積させ該バイアを部分的に充填するステップと、
    b)該バイアをアルミニウムで充填するために約0.2〜30ミリトールの圧力下で約350〜500℃の温度に加熱することにより該基板をアニールするステップと、
    c)該基板の表面上に残存している該アルミニウムを除去するステップと、
    d)該基板と充填した該バイア上にライナ−バリヤ誘電層を堆積させるステップと、
    e)アルミニウム層を堆積させるステップと、
    f)該アルミニウム層をエッチングして、充填したバイア上にアルミニウムラインを形成させるステップと、
    g)該ライナ/バリヤ層を該基板までエッチングするステップと
    を含む、前記方法。
  10. ステップc)における該アルミニウムをエッチングによって除去する、請求項8記載の方法。
  11. ステップc)における該アルミニウムを機械化学的研磨によって除去する、請求項9記載の方法。
  12. 誘電体基板においてアルミニウム充填バイア上にアルミニウムラインを堆積させる方法であって、
    a)前記基板においてバイアを形成するステップと、
    b)前記基板上に厚さが約400〜1000オングストロームのアルミニウム層を堆積させるステップと、
    c)約0.2〜30ミリトールの圧力下に約350〜500℃の温度で前記基板をアニールして前記バイアをアルミニウムで充填するステップと、
    d)前記基板上にライナ−バリヤ層を堆積させるステップと、
    e)前記ライナ−バリヤ層上にアルミニウム層を堆積させるステップと、
    f)前記アルミニウム層を異方性エッチングすることによりアルミニウムラインを形成するステップと、
    g)該ライナ−バリヤ層をステップf)に用いられたものと異なったエッチング化学作用を用いて該ライナ−バリヤ層を異方性エッチングするステップと、
    h)該基板の表面上の下にある該アルミニウムをステップg)のエッチング剤でエッチングし続けるステップと
    を含む、前記方法。
  13. アルミニウムラインと充填バイアとの間のミスアラインメントを補償することができる、基板におけるアルミニウム充填バイア上にアルミニウムラインを形成する方法であって、
    該基板上にライナ−バリヤ層とアルミニウム層を交互に堆積させるステップと、該アルミニウム充填バイアにボイドを形成しない該アルミニウム層と該ライナ−バリヤ層をエッチングするために異なった異方性エッチング剤を用いるステップとを含む、前記方法。
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PCT/US2001/024117 WO2002013240A2 (en) 2000-08-04 2001-08-01 Method for forming aluminum lines over aluminum-filled vias in a semiconductor substrate

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7670946B2 (en) * 2006-05-15 2010-03-02 Chartered Semiconductor Manufacturing, Ltd. Methods to eliminate contact plug sidewall slit
US7704885B2 (en) * 2007-05-24 2010-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating the same
US11227829B2 (en) 2018-03-29 2022-01-18 Intel Corporation Device terminal interconnect structures
US11532558B2 (en) 2019-09-27 2022-12-20 Intel Corporation Metallization barrier structures for bonded integrated circuit interfaces
US11444024B2 (en) * 2020-11-02 2022-09-13 Intel Corporation Subtractively patterned interconnect structures for integrated circuits

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05198525A (ja) 1992-01-21 1993-08-06 Sony Corp 配線構造及び配線の形成方法
KR960010056B1 (ko) 1992-12-10 1996-07-25 삼성전자 주식회사 반도체장치 및 그 제조 방법
KR970001883B1 (ko) 1992-12-30 1997-02-18 삼성전자 주식회사 반도체장치 및 그 제조방법
JP3382031B2 (ja) 1993-11-16 2003-03-04 株式会社東芝 半導体装置の製造方法
US5926736A (en) * 1996-10-30 1999-07-20 Stmicroelectronics, Inc. Low temperature aluminum reflow for multilevel metallization
US5854140A (en) * 1996-12-13 1998-12-29 Siemens Aktiengesellschaft Method of making an aluminum contact
US6110828A (en) * 1996-12-30 2000-08-29 Applied Materials, Inc. In-situ capped aluminum plug (CAP) process using selective CVD AL for integrated plug/interconnect metallization
US6139697A (en) * 1997-01-31 2000-10-31 Applied Materials, Inc. Low temperature integrated via and trench fill process and apparatus
US5981378A (en) 1997-07-25 1999-11-09 Vlsi Technology, Inc. Reliable interconnect via structures and methods for making the same
US6255226B1 (en) * 1998-12-01 2001-07-03 Philips Semiconductor, Inc. Optimized metal etch process to enable the use of aluminum plugs

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