KR20030020440A - 반도체 기판 내의 알루미늄-충전 비아 상에 알루미늄라인을 형성하는 방법 - Google Patents
반도체 기판 내의 알루미늄-충전 비아 상에 알루미늄라인을 형성하는 방법 Download PDFInfo
- Publication number
- KR20030020440A KR20030020440A KR10-2003-7001600A KR20037001600A KR20030020440A KR 20030020440 A KR20030020440 A KR 20030020440A KR 20037001600 A KR20037001600 A KR 20037001600A KR 20030020440 A KR20030020440 A KR 20030020440A
- Authority
- KR
- South Korea
- Prior art keywords
- aluminum
- layer
- substrate
- vias
- liner
- Prior art date
Links
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 title claims abstract description 145
- 229910052782 aluminium Inorganic materials 0.000 title claims abstract description 142
- 239000000758 substrate Substances 0.000 title claims abstract description 47
- 238000000034 method Methods 0.000 title claims abstract description 34
- 239000004065 semiconductor Substances 0.000 title abstract description 3
- 238000000151 deposition Methods 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims description 29
- 230000004888 barrier function Effects 0.000 claims description 20
- 229920002120 photoresistant polymer Polymers 0.000 claims description 17
- 238000005229 chemical vapour deposition Methods 0.000 claims description 11
- 239000000126 substance Substances 0.000 claims description 10
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 5
- 229910052801 chlorine Inorganic materials 0.000 claims description 5
- 239000000460 chlorine Substances 0.000 claims description 5
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 4
- 229910052731 fluorine Inorganic materials 0.000 claims description 4
- 239000011737 fluorine Substances 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- -1 aluminum compound Chemical class 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 3
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 claims 2
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 claims 1
- 238000000137 annealing Methods 0.000 claims 1
- 238000005498 polishing Methods 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- WYEMLYFITZORAB-UHFFFAOYSA-N boscalid Chemical compound C1=CC(Cl)=CC=C1C1=CC=CC=C1NC(=O)C1=CC=CN=C1Cl WYEMLYFITZORAB-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000002294 plasma sputter deposition Methods 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
반도체 기판내에 알루미늄 필드 비아 위에 알루미늄 라인을 형성하는 방법으로서 충전된 비아 및 라인 간에 약간 어긋난 정렬을 보상할 수 있다. 기판상에 라이너-배리어 층 및 알루미늄 층을 교대로 증착함으로써, 다양한 에치 화학작용이 사용될 수 있고 알루미늄 충전된 비아내의 에칭 틈새 없는 라인을 형성하기 위해 사용되는 알루미늄 층을 이방성으로 에칭할 수 있다.
Description
알루미늄은 반도체 장치의 제조에 있어서 전도 라인(conductive line)과 비아(via)를 형성하는데 널리 이용되고 있다. 개구부는 실리콘 산화물층과 같은 절연층 내에 만들어져 알루미늄 금속으로 충전된다. 그리고 나서, 상부 알루미늄 라인이 비아 상에 형성되어, 기판 상에서 비아가 다른 장치와 접속하도록 전도 라인을 제공한다. 알루미늄 금속의 사용은, 그것이 고도의 전도성을 가지고, 따라서 알루미늄으로 충전된 비아는 낮은 저항을 가지며; 스퍼터링 또는 화학 기상 증착(이하, CVD)에 의해 증착하는 것이 용이하고; 알루미늄층은 플라즈마 에칭에 의해 전도 라인을 형성하도록 쉽게 에칭될 수 있기 때문에 유리하다.
또한, 비아 및 라인의 수축 직경은 비아와 라인 직경이 대략 동일한 것을 필요로 한다. 과거에는 비아의 직경보다 더 큰 라인폭(오버랩)이 사용될 수 있었으며, 따라서 상기 비아에 대한 상기 라인 패터닝의 임의의 오정렬에 대한 조처가 쉽게 실현될 수 있었다. 그러나, 회로 밀도가 증가되고 피쳐 사이즈가 감소되었기 때문에, 상기 오버랩은 더이상 허용될 수 없으며, 라인 오버랩의 감소나 제거(제로 오버랩이라고 함)가 필수로 되었다.
그러나, 알루미늄 라인을 형성하는데 사용된 알루미늄은 대략 5,000 내지 10,000 옹스토롬의 두께를 가진다. 알루미늄 라인을 형성하기 위해 알루미늄층을 에칭하는 경우, 이러한 두꺼운 일루미늄층을 경제적으로 에칭하는데 필요한 빠른 에칭속도는 제어하기 곤란하며, 특히 에칭 단계의 마지막 단계 근방에서 그러하다.
알루미늄 라인이 알루미늄 비아 상에 형성될 경우, 이러한 에칭 속도 문제는 악화되며, 오정렬에 기인하여 노출된 임의의 알루미늄 비아는 라인을 따라 에칭되어, 비아 개구부 내에 틈을 남긴다. 이들 피쳐의 공간과 라인 폭이, 예컨대 0.5 미크론 이하의 디자인 룰에 있어서 감소됨에 따라서, 특히 디자인 룰이 0.25 미크론 및 그 이하로 감소될 때, 비정렬의 문제가 보다 뚜렷해진다. 오정렬은 얇고, 좁은 알루미늄 라인을 정확하게 패터닝하는 것이 좀더 어렵기 때문에, 발생한다.
이런 오정렬 결과는 알루미늄 라인을 형성하기 위한 에칭 동안 만약 라인이 알루미늄 비아와 완벽하게 정렬되지 않으면, 라인을 형성하기 위하여 사용된 알루미늄 층을 위한 에천트가 라인 알루미늄으로 커버되지 않은 비아에서 임의의 노출된 알루미늄을 에칭하게 한다.
본 발명에 의해 처리되는 문제는 도 1a 내지 1c를 참조하여 도시될수있다.
도 1a는 내부가 알루미늄으로 충전된 비아(14)를 가진 실리콘 옥사이드 기판(12)을 도시한다. 알루미늄 층(16)은 충전된 비아(14)상에 증착되었고 패턴화된 포토레지스트 층(18)은 그 위에 형성된다. 비아(14)와 포토레지스트 패턴(18) 사이에 약간의 오차가 있다는 것은 분명하다.
알루미늄 금속 층(16)은 도 1b에 도시된 바와같이 포토레지스트 라인(18) 아래 알루미늄 라인(20)을 형성하기 위하여 이방적으로 에칭된다. 에칭은 기판(12)이 접근되어 있을때 제어하기 어렵기 때문에, 에칭은 포토레지스트 패턴의 외측 기판(12)의 표면상 알루미늄뿐 아니라, 오정렬된 라인에 의해 노출된 알루미늄 비아의 부분을 제거한다. 도 1c는 포토레지스트(18)가 제거된 후, 개구부 또는 보이드(22)가 에천트에 의해 비아(14)에 형성된 것을 도시한다.
따라서 알루미늄 라인을 에칭하고 알루미늄 비아에 보이드를 남기지 않고 알루미늄 비아상 알루미늄 라인 사이의 어떤 오정렬을 보상하는 방법은 매우 요구된다.
본 발명은 알루미늄-충전 비아 또는 플러그 상에 알루미늄 라인을 형성하는 개선된 방법에 관한 것이다. 보다 구체적으로, 본 발명은 임의의 오정렬을 보상할 수 있는 알루미늄으로 충전된 비아 상에 알루미늄 라인을 형성하는 방법에 관한 것이다.
도 1a 내지 도 1c 는 종래 방법을 사용하여 충전된 비아와 알루미늄 라인의 단면도이다. 이러한 방법은 충전된 비아 내의 공극을 생성한다.
도 2a 내지 도 2h 는 알루미늄 충전 비아 위에 알루미늄 라인을 형성하지만 충전된 비아 내에 공극을 형성하지 않는 본 발명의 방법에 따른 일 실시예의 방법 단계들을 도시하는 단면도이다.
도 3a 내지 도 3i 는 알루미늄 충전 비아 위에 알루미늄 라인을 형성하지만 충전된 비아 내에 공극을 형성하지 않는 본 발명의 방법에 따른 또 다른 실시예의 방법 단계들을 도시하는 단면도이다.
알루미늄 라인 패터닝시 어떤 오정렬을 보상하고, 알루미늄 비아에 보이드를 남기지 않는 알루미늄상 알루미늄 라인을 에칭하는 방법을 발견하였다. 이 방법은 배리어 라이닝 비아 상에 화학 기상 증착에 의한 알루미늄 박층을 증착하는 것이다. 알루미늄 박층은 진공하에서 가열함으로써 비아로 흐르고 채워진다. 다른 알루미늄 및 라이너 배리어 층은 충전된 비아상에 알루미늄 라인을 형성하기 위하여 사용되어, 다른 에칭 화합물을 사용할 수 있고 충전된 비아에 보이드를 형성하기위한 알루미늄 에칭 없이 알루미늄 라인을 에칭할 수 있게 한다.
제 1 실시예에서, 라이너 배리어 층은 비아에 증착된다. 알루미늄은 기판의 표면위 및 개구내에 증착되어 부분적으로 개구부를 충전한다. 이런 알루미늄 층은 약 400 내지 1000 옴스트롱 두께이다. 그 다음 알루미늄은 진공하에서 가열되어 알루미늄이 개구부로 흐르고, 상기 개구부를 채운다. 그 다음 기판 상부 표면상 알루미늄 막은 제거된다. 그 다음 에칭 스톱으로서 작동하는 라이너 배리어 층은 기판상에 증착되고, 알루미늄 라인을 형성하기 위한 알루미늄 층은 증착되고, 패턴화된 포토레지스트 층은 충전된 개구부상에 형성된다.
다음에 알루미늄 층은 알루미늄 층을 선택적으로 이방성으로 에칭하여 패턴화된다. 알루미늄 라인과 알루미늄 비아 사이에서 일치하지 않는 곳(misalignment)은 장벽 층에 의해 보상되고, 이것은 비아 내에 알루미늄을 에칭하지 않는 다른 에칭 화학품을 사용하여 제거된다.
제 2 실시예에서, 개시 단계는 동일하지만, 기판 상의 알루미늄은 제거되지 않는다. 선형-장벽 또는 에칭 정지 층은 기판 위에 증착되고, 알루미늄이 증착되며, 패턴화된 포토레지스트 층 아래에서 라인 패턴이 형성된다. 일치하지 않는 곳은 장벽 층이 아래에 놓인 알루미늄을 보호하기 때문에 에칭 단계동안 보상된다. 기판 표면에 인접하여 최종으로 얻어진 알루미늄 층은 얇으며, 기판을 얇게하는 에칭은 에칭제(etchant)가 기판 표면 위의 알루미늄을 제거하지만 비아 내의 알루미늄을 에칭하지 않도록 에칭율을 제어함으로써 용이하게 제어될 수 있다.
미국 캘리포니아 산타 클라라에 있는 Applied Materials, Inc 의 integrated Enduraⓡsystem 은 일련의 증착 및 에칭 단계들을 위해 여러 프로세싱 챔버에 장착될 수 있다. 예컨대, 라이너/장벽 층은 물리 기상 증착(PVD) 챔버 내에서 스퍼터링하여 증착될 수 있고; CVD 알루미늄은 화학 기상 증착(CVD) 챔버 내에서 증착될 수 있으며; Applied Materials, Inc 의 상표인 하나 이상의 CenturaⓡDPSTMRIE 금속 에칭 챔버는 에칭 단계에 사용될 수 있다. 포토레지스트 층을 회전(spinning)시키고 패턴화하는 장비도 또한 공지되어 있다.
본 발명의 방법의 제 1 실시예가 도 2a 내지 2h와 관련하여 설명될 것이다.
도 2a를 참조하면, 유전 기판(22)은 자신의 내부에 형성된 비아(24)를 가진다.
절연 기판(22)은 보다 일반적으로 산화 규소(silicon oxide)로 형성되고, 불소 도핑된 산화 규소 및 다른 절연 재료들 또한 사용될 수 있다. 그 다음에 등각 배리어층(conformal barrier layer)(26)이 절연 기판(22)의 최상부 표면(27)을 포함하는 기판(22) 위에 비아(via)(24)의 벽들(28)을 따라 증착된다. 배리어층(26)은 예를 들어, 하나 이상의 탄탈(tantalum), 질화 탄탈(tantalum nitride), 티타늄(titanium) 또는 질화 티타늄(titanium nitride)으로 구성될 수 있다. 바람직하게, 이러한 배리어층(26)은 균일층을 제공하는 플라즈마 스퍼터링 방법을 사용하여 형성된다.
그 다음에 알루미늄으로 이루어진 얇은 층(30)이 CVD에 의하여 디메틸 알루미늄 하이드레이트(dimethyl aluminum hydrate)와 같은 알루미늄 화합물로부터 증착된다. 이러한 알루미늄 층은 부분적으로 비아(24)를 채우고 그 다음에 절연 기판(22)의 최상부 표면(27)을 덮는다. 충분한 알루미늄이 경유로(24)를 채울 수 있도록 증착되어야 하고, 바람직하게 이러한 알루미늄 층(30)은 1000 옴스트롱 두께 정도이다. 도 2b는 이러한 단계를 보여준다.
알루미늄으로 비아(24)를 채우기 위하여, 알루미늄이 연화되어 비아(24)를 채우도록 비아(24)안으로 유입될 때, 기판(22)은 약 0.2 내지 30 밀리토르의 압력하에서 약 350-500 ℃의 온도까지 가열된다. 이것은 도 2c에 도시되어 있다. 기판(22)의 최상부 표면(27) 위에 남아있는 얇은 알루미늄 층(30)은 염소계 에칭(etch)을 사용하여 에칭된다. 이러한 에칭은 도 2d에 도시된 것처럼, 알루미늄 금속층(30) 및 기판(22)의 최상부 표면(27) 상의 일부 또는 모든 배리어층(26)을 제거한다.
제 2 라이너(liner)/배리어 층(32)은 기판(22) 위에 증착되고, 그 위에 충진된 비아(24) 및 제 2 알루미늄 층(34)이 증착되며, 이러한 것은 도 2e에 도시되어 있다. 상기 제 2 알루미늄 층(34)은 CVD 또는 스퍼터링에 의하여 증착될 수 있다. 포토레지스트 층이 증착되고 포토레지스트 라인(36)을 형성하기 위하여 패터닝된다. 이것은 도 2f에 나타나 있다. 도 2f에서, 포토레지스트 라인(36)은 충전된 비아(24)와 관련하여 다소 어긋나게 정렬되어 있다. 그 다음에 알루미늄 라인(38)인 염소계 화학품을 사용하여 이방성 에칭에 의해 형성된다. 이러한 단계는 도 2g에 도시되어 있다. 마지막으로, 제 2 라이너/배리어 층(32)이 배리어 라인(40)을 형성하기 위하여 플루오르계 화학품을 사용하여 에칭된다. 알루미늄 금속은 이러한 화학품은 빨리 에칭되지 않기 때문에, 알루미늄은 전혀 에칭되지 않고 충전된 비아(24)에 아무런 공극(void)이 형성되지 않는다. 이러한 단계는 도 2h에 도시되어 있다. 비록 알루미늄 라인(38)이 다소 충전된 비아(24)와 어긋나게 정렬되어 있더라도, 충전된 비아(24)는 아무런 공극을 포함하지 않는다.
요구된다면, 기판은 산화 규소와 같은 절연층으로 커버될 수 있다(미도시).
도 3a 내지 도 3i에는 본 발명에 따른 충전된 비아(via) 및 금속 형성을 위한 대체적 방법을 도시한다.
도 3a 내지 도 3c에 나타낸 단계는 도 2a 내지 도 2c에 나타낸 단계와 같다. 알루미늄 박막층(30)을 제거할 필요 없이, 라이너/배리어 층(42)은 도 3d에 도시된 바와 같이 충전된 비아(24) 상에 증착되고 도 3e에 도시된 바와 같이 제 2 알루미늄 층(44)은 그 위에 증착된다. 상기 알루미늄 층(44)은 CVD 또는 스퍼터링에 의해 증착될 수 있다. 도 3f에 도시된 바와 같이, 포토레지스트 층은 포토레지스트 라인(46)을 형성하기 위해 증착되고 패턴화된다. 상기 포토레지스트 라인(46)은 또한 충전된 비아(24)와 약간 어긋나게 정렬된다. 상기 알루미늄 층(44)은 염소계 화학품을 사용하여 알루미늄 라인(48)을 형성하기 위해 이방성 에치된다. 라이너/배리어 층(42)에서의 에칭 단계는 도 3g에 도시되어 있다. 도 3h에 도시된 바와 같이, 라이너/배리어 층(42)이 알루미늄 층(30) 아래로 이방성 에칭되어 라인(50)을 형성한다.
기판(22)의 상부 표면상에 남겨진 알루미늄 층(30)은 느린 에치 속도 방법(low etch rate method) 및 얇은 라인(52)을 형성하기 위한 플로오르계 화학품을 조심스럽게 사용하여 에치된다. 도 3i에 도시된 바와 같이, 알루미늄 라인(48, 52)은 비록 충전된 비아(24)와 정확하게 정렬되지는 않지만, 공극이 생기지 않는다. 마지막으로, 포토레지스트 라인(46)이 제거된다.
알루미늄 라인 아래의 라이너 배리어 층의 사용은 다양한 에칭 화학작용이 알루미늄 라인을 에칭하기 위해 또 라이너-배리어 층을 에칭하기 위해 사용되는 것을 허용한다. 후자의 에칭은 충전된 비아로부터 알루미늄을 제거하지 않기 위해 제어될 수 있다. 기판의 표면 상에 남겨진 알루미늄을 에칭할 경우, 이는 매우 얇은 층이기 때문에, 충전된 비아 내에 알루미늄 에칭을 피하기 위해, 염소계 에칭 액을 사용한 빠른 에칭보다 오히려 플로오르계와 같은 느린 에칭 속도로 에칭될 수 있다.
본 발명이 비록 특정된 방법 단계들에 대해 기술되어 있지만, 당업자는 당업계에 알려진 바와 같이 재료의 특성 및 프로세스를 다양하게 변경할 수 있다. 따라서, 본 발명은 첨부된 청구항들의 범위에 의해서만 한정된다.
Claims (13)
- 유전체 기판내의 알루미늄 충전 비아 상에 알루미늄 라인을 형성시키는 방법에 있어서,a) 상기 기판내에 비아를 형성하는 단계;b) 상기 기판의 표면 및 비아상에 등각 라이너-배리어층을 증착하는 단계;c) 상기 비아를 부분적으로 충전시키는 기판 표면상의 알루미늄층을 증착하는 단계;d) 약 350 - 500℃의 온도로 기판을 가열하여, 상기 알루미늄층이 비아 안으로 확산되어 충전되는 단계;e) 상기 충전된 비아 상에 더 두꺼운 알루미늄층을 증착하는 단계;f) 상기 알루미늄층 상에 포토레지스트 라인을 형성하는 단계;g) 알루미늄 라인을 형성하기 위하여, 상기 알루미늄층을 이방성 에칭하는 단계; 및h) 상기 포토레지스트를 제거하는 단계를 포함하는 것을 특징으로 하는 알루미늄 라인 형성방법.
- 제 1항에 있어서, 단계 d) 후에 기판의 상부 표면 상에 잔존하는 알루미늄이 에칭되고, 상기 알루미늄층을 증착하기 전에 라이너-배리어 층이 증착되며, 단계 g) 후에 상기 충전된 비아로부터 알루미늄을 제거하지 않고, 상기 라이너-배리어층을 이방성 에칭하는 것을 특징으로 하는 알루미늄 라인 형성방법.
- 제 1항에 있어서, 단계 c)후에 기판의 상부 표면 상에 잔존하는 알루미늄 상에 라이너-배리어 층이 증착되며, 상기 라이너-배리어는 상기 알루미늄 라인 아래에 라인을 형성하기 위하여 이방성으로 에칭되며, 상기 잔존하는 알루미늄 층은 상기 충전된 비아로부터 알루미늄을 제거하지 않고 에칭되는 것을 특징으로 하는 알루미늄 라인 형성방법.
- 제 1항에 있어서, 단계 c)의 알루미늄 층은 알루미늄 화합물로부터 화학 기상 증착에 의해 증착되는 것을 특징으로 하는 알루미늄 라인 형성방법.
- 제 1항에 있어서, 단계 c)내의 압력은 약 0.2 내지 30 밀리토르인 것을 특징으로 하는 알루미늄 라인 형성방법.
- 제 2항에 있어서, 알루미늄은 염소계 화학품을 사용하여 에칭되는 것을 특징으로 하는 알루미늄 라인 형성방법.
- 제 1항에 있어서, 상기 라이너-배리어는 플루오르계 화학품을 사용하여 에칭되는 것을 특징으로 하는 알루미늄 라인 형성방법.
- 제 3에 있어서, 상기 잔존하는 알루미늄층은 플루오르계 화학품을 사용하여 에칭되는 것을 특징으로 하는 알루미늄 라인 형성방법.
- 금속 충전된 비아 상에 알루미늄 라인을 형성하는 방법에 있어서,a) 비아를 포함하는 기판상에 약 400 - 1000 옴스트롱 두께의 알루미늄 층을 화학 기상 증착에 의해 증착하여, 상기 비아를 부분적으로 충전하는 단계;b) 약 350 - 500℃의 온도에서, 약 0.2 내지 30 밀리토르의 압력으로 가열하여, 상기 기판을 어닐링함으로써, 상기 비아를 알루미늄으로 충전하는 단계;c) 상기 기판의 표면 상에 잔존하는 알루미늄을 제거하는 단계;d) 상기 기판과 충전된 비아 상에 유전체 라이너- 배리어 층을 증착하는 단계;e) 알루미늄 층을 증착하는 단계;f) 상기 알루미늄 층을 에칭하여, 상기 충전된 비아 상에 알루미늄 층을 형성하는 단계;g) 상기 라이너-배리어 층을 상기 기판까지 에칭하는 단계를 포함하는 것을 특징으로 하는 알루미늄 라인 형성방법.
- 제 8항에 있어서, 단계 c)의 알루미늄은 에칭에 의해 제거되는 것을 특징으로 하는 알루미늄 라인 형성방법.
- 제 9항에 있어서, 단계 c)의 알루미늄은 화학 금속 연마에 의해 제거되는 것을 특징으로 하는 알루미늄 라인 형성방법.
- 유전체 기판 내의 알루미늄 충전된 비아 상에 알루미늄 라인을 증착하는 방법에 있어서,a) 상기 기판내에 비아를 형성하는 단계;b) 상기 기판 상에 약 400 내지 1000 옴스트롱의 두께로 알루미늄 층을 증착하여, 상기 비아를 알루미늄으로 부분적으로 충전하는 단계;c) 약 350 - 500℃의 온도에서, 약 0.2 내지 30 밀리토르의 압력으로 상기 기판을 어닐링하여, 상기 비아를 알루미늄으로 충전하는 단계;d) 상기 기판 상에 라이너-배리어 층을 증착하는 단계;e) 상기 라이너-배리어 층 상에 알루미늄 층을 증착하는 단계;f) 상기 알루미늄 층의 이방성 에칭에 의해 알루미늄 라인을 형성하는 단계;g) 상기 단계 f)에서 사용된 것과는 상이한 에칭 화학품을 사용하여 상기 라이너-배리어 층을 이방성 에칭하는 단계;h) 단계 g)의 에천트로 기판 표면 상의 하부 알루미늄을 에칭하는 것을 특징으로 하는 알루미늄 라인 증착방법.
- 알루미늄 라인과 충전된 비아 사이의 오정렬을 보정할 수 있는, 기판 내의 알루미늄 충전된 비아 상에 알루미늄 라인을 형성하기 위한 방법으로서,상기 기판 상에 라이너 배리어 층과 알루미늄 층을 교대로 증착시키는 단계 및 알루미늄 층과 라이너 배리어 층을 에칭하기 위하여, 상이한 이방성 에천트를 사용하여, 상기 알루미늄 충전된 비아 내에 공극이 형성되지 않는 단계를 포함하는 것을 특징으로 하는 알루미늄 라인 형성방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/632,486 | 2000-08-04 | ||
| US09/632,486 US6509274B1 (en) | 2000-08-04 | 2000-08-04 | Method for forming aluminum lines over aluminum-filled vias in a semiconductor substrate |
| PCT/US2001/024117 WO2002013240A2 (en) | 2000-08-04 | 2001-08-01 | Method for forming aluminum lines over aluminum-filled vias in a semiconductor substrate |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030020440A true KR20030020440A (ko) | 2003-03-08 |
Family
ID=24535707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-7001600A KR20030020440A (ko) | 2000-08-04 | 2001-08-01 | 반도체 기판 내의 알루미늄-충전 비아 상에 알루미늄라인을 형성하는 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6509274B1 (ko) |
| JP (1) | JP2004513508A (ko) |
| KR (1) | KR20030020440A (ko) |
| WO (1) | WO2002013240A2 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7670946B2 (en) * | 2006-05-15 | 2010-03-02 | Chartered Semiconductor Manufacturing, Ltd. | Methods to eliminate contact plug sidewall slit |
| US7704885B2 (en) * | 2007-05-24 | 2010-04-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method for fabricating the same |
| US11227829B2 (en) | 2018-03-29 | 2022-01-18 | Intel Corporation | Device terminal interconnect structures |
| US11532558B2 (en) | 2019-09-27 | 2022-12-20 | Intel Corporation | Metallization barrier structures for bonded integrated circuit interfaces |
| US11444024B2 (en) * | 2020-11-02 | 2022-09-13 | Intel Corporation | Subtractively patterned interconnect structures for integrated circuits |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05198525A (ja) | 1992-01-21 | 1993-08-06 | Sony Corp | 配線構造及び配線の形成方法 |
| KR960010056B1 (ko) | 1992-12-10 | 1996-07-25 | 삼성전자 주식회사 | 반도체장치 및 그 제조 방법 |
| KR970001883B1 (ko) | 1992-12-30 | 1997-02-18 | 삼성전자 주식회사 | 반도체장치 및 그 제조방법 |
| JP3382031B2 (ja) | 1993-11-16 | 2003-03-04 | 株式会社東芝 | 半導体装置の製造方法 |
| US5926736A (en) * | 1996-10-30 | 1999-07-20 | Stmicroelectronics, Inc. | Low temperature aluminum reflow for multilevel metallization |
| US5854140A (en) * | 1996-12-13 | 1998-12-29 | Siemens Aktiengesellschaft | Method of making an aluminum contact |
| US6110828A (en) * | 1996-12-30 | 2000-08-29 | Applied Materials, Inc. | In-situ capped aluminum plug (CAP) process using selective CVD AL for integrated plug/interconnect metallization |
| US6139697A (en) * | 1997-01-31 | 2000-10-31 | Applied Materials, Inc. | Low temperature integrated via and trench fill process and apparatus |
| US5981378A (en) | 1997-07-25 | 1999-11-09 | Vlsi Technology, Inc. | Reliable interconnect via structures and methods for making the same |
| US6255226B1 (en) * | 1998-12-01 | 2001-07-03 | Philips Semiconductor, Inc. | Optimized metal etch process to enable the use of aluminum plugs |
-
2000
- 2000-08-04 US US09/632,486 patent/US6509274B1/en not_active Expired - Fee Related
-
2001
- 2001-08-01 JP JP2002518505A patent/JP2004513508A/ja not_active Withdrawn
- 2001-08-01 KR KR10-2003-7001600A patent/KR20030020440A/ko not_active Application Discontinuation
- 2001-08-01 WO PCT/US2001/024117 patent/WO2002013240A2/en active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| US6509274B1 (en) | 2003-01-21 |
| WO2002013240A3 (en) | 2002-10-17 |
| JP2004513508A (ja) | 2004-04-30 |
| WO2002013240A2 (en) | 2002-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9111768B2 (en) | Semiconductor devices, methods of manufacture thereof, and methods of forming resistors | |
| US6910907B2 (en) | Contact for use in an integrated circuit and a method of manufacture therefor | |
| US7691739B2 (en) | Via electromigration improvement by changing the via bottom geometric profile | |
| US7476605B2 (en) | Method of manufacturing semiconductor device | |
| US20070252277A1 (en) | Semiconductor devices and fabrication method thereof | |
| US6544871B1 (en) | Method of suppressing void formation in a metal line | |
| US6972453B2 (en) | Method of manufacturing a semiconductor device capable of etching a multi-layer of organic films at a high selectivity | |
| US20220165612A1 (en) | Selective patterning of vias with hardmasks | |
| US20090017620A1 (en) | Method of manufacturing semiconductor device for dual damascene wiring | |
| US20030064582A1 (en) | Mask layer and interconnect structure for dual damascene semiconductor manufacturing | |
| JP2000091422A (ja) | 多層配線構造の製造方法 | |
| KR20010110334A (ko) | 물결무늬 금속화층 생성을 위한 리소그래피 방법 | |
| US6455921B1 (en) | Fabricating plug and near-zero overlap interconnect line | |
| US20030203615A1 (en) | Method for depositing barrier layers in an opening | |
| KR20020010650A (ko) | 전자 디바이스 제조 방법 | |
| KR100342639B1 (ko) | 반도체 구조물의 제조 방법 | |
| KR20030020440A (ko) | 반도체 기판 내의 알루미늄-충전 비아 상에 알루미늄라인을 형성하는 방법 | |
| US7485574B2 (en) | Methods of forming a metal line in a semiconductor device | |
| US6518171B1 (en) | Dual damascene process using a low k interlayer for forming vias and trenches | |
| KR100364260B1 (ko) | 반도체 집적 회로의 제조 방법 | |
| KR100352304B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100247643B1 (ko) | 금속 배선 형성용 반응 챔버 및 이를 이용한 반도체 소자의 금속배선 형성방법 | |
| US20200066586A1 (en) | Controlling back-end-of-line dimensions of semiconductor devices | |
| KR100607368B1 (ko) | 반도체소자의 콘택홀 제조 방법 | |
| KR20010107101A (ko) | 반도체 소자의 금속 배선 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |