JP3526552B2 - 拡張性集積データ処理装置 - Google Patents

拡張性集積データ処理装置

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Description

【発明の詳細な説明】
【０００１】本発明は、拡張性集積データ処理装置、特
には、マイクロコンピュータに関し、一つ以上のプロセ
ッサを具備する処理ユニットおよび一つ以上のメモリを
具備する蓄積ユニットを具備し、キャリア基板上に設け
られるデータ処理装置であって、お互いに隣接して実質
的に平行に積み重ねられた主層を具備し、前記処理ユニ
ットと蓄積ユニットは１つ以上の主層に設けられ、各個
別の主層は、１つ以上のプロセッサおよび／または１つ
以上のメモリを具備し、かつその層中または層上におけ
る各主層は、その主層において内部電気接続を構成する
導電構造を具備する前記データ処理装置に関する。
【０００２】今日の半導体をベースとするデータ処理装
置の明らかなパラドックスは、近頃におけるマイクロプ
ロセッサの性能は平均として年６０％、そしてそれ故８
０年代の終わりから１９９８年までに約１００のファク
ターで向上しているが、ランダムにアクセス可能な書き
込み／読み出しメモリ、いわゆるＲＡＭのアクセス時間
は、年ごとに約７％減少し、それ故同じ期間で半分にな
っている。プロセッサの性能とＲＡＭのアクセス・バン
ド幅のギャップは、それ故過去１０年間で約５０のファ
クターで向上している。プロセッサの性能とアクセス時
間に関する開発は、それ故メモリ・バンド幅を向上させ
ることと、待ち時間、すなわち指令およびデータが取ら
れるときに生じる待ち時間を低減することの双方が必要
である。しかしながら、ダイナミックＲＡＭ（ＤＲＡ
Ｍ）の開発においての強調は、高蓄積密度を備えるＤＲ
ＡＭを実現するために、メモリ・セルのサイズを低減す
ることについてである。
【０００３】しかしながら、一般に、前記不釣合いの原
因は、相当に明白である。プロセッサは、計算タスクの
異なる相の間、一つ以上の種類のメモリとコミュニケー
ションしなければならず、ある場合には、そのコミュニ
ケーションは、例えば、その処理が、ルックアップ・テ
ーブルの使用を前提とするとき、非常に集約的なもので
ある。高い処理速度を達成するために、最も早くかつ最
も普通に使われるメモリが、中央処理ユニットと物理的
に一体化されて備えられる。残念ながら、その様なメモ
リは、その蓄積能力が十分であるならば、比較的大きな
チップ領域を費やしており、プロセッサと高速メモリと
の間の利用できる物理的な領域を配分するために、不利
な折衷が必要となっている。このことが、今度は、更な
るメモリ容量は、バス・ラインを介して更に離れたメモ
リ・ユニットにのみ得ることができるということを意味
する。各別個の場合における最適化により、一般的に得
られる結果は、トータルな装置のアーキテクチャは、チ
ップ領域の多くと中央処理ユニットの処理能力が、中央
処理ユニットと半導体基板上のバス・ラインを介してそ
の中央処理ユニットと接続される、より離れたメモリ・
ユニットとの間のデータ・フローを取り扱うのに用いら
れるというところで得られるというものである。
【０００４】より具体的には、これは、マイクロプロセ
ッサが、データベース処理およびマトリックス計算を実
行するとき、メモリ装置における時間の７５％を用いる
ということを意味する。開発は、最新のマイクロプロセ
ッサの、領域の６０％と、トランジスタの９０％が、チ
ップ上の特定のハードウェア、例えば、特定の高速メモ
リまたはキャッシュ・メモリにおいて増大する待ち時間
に対処するために用いられることによって、プロセッサ
の能力とアクセス・バンド幅との間のギャップを取り扱
うよう適合されるというものである。また、ダイナミッ
クＲＡＭ（ＤＲＡＭ）に関して、開発には予期されなか
った困難が生じている。１９８６年には、ＰＣ用に、典
型的には、最小のメモリ容量として３２個の１Ｍｂｉｔ
のＤＲＡＭが使用されていたが、１９９７年には最小の
メモリ・サイズのみの成長速度が、ＤＲＡＭ容量の成長
速度の半分であったので、２つの６４ＭｂｉｔのＤＲＡ
Ｍが用いられていた。今日のマイクロプロセッサのほと
んどが、キャッシュ・メモリを使用する方向に向けられ
ているので、より低い待ち時間が必要となるが、代わり
に、開発は、より高いバンド幅およびより高い待ち時間
に向けて進められている。２５６Ｍｂｉｔまたは１Ｇｂ
ｉｔの容量を備えるＤＲＡＭが、現実には、結果的にｂ
ｉｔ当たりのコストがより高いものとなり、かつエラー
制御のためにより高いバンド幅が要請されることになる
ので、ＤＲＡＭの容量を増大することが、解決策になら
ないことは明白である。しかしながら、後者の条件が合
えば、待ち時間はそれと対応してより高くなる。
【０００５】プロセッサの性能と、ＲＡＭアクセス時間
との間の不釣合いが引き起こす問題を解決するために、
トランジスタのほとんどがメモリ装置に用いられている
一つの同じチップ上で、論理処理とメモリを実行するこ
とが最近提案されている（パターソン（Ｐａｔｔｅｒｓ
ｏｎ）とアル（Ａｌ）による「インテリジェントＲＡＭ
（ＩＲＡＭ）：記憶および計算を行うチップ」１９９７
年ＩＥＥＥ国際固体回路会合２２４〜２２５頁）。この
種の集積データ処理装置は、インテリジェントＲＡＭま
たはＩＲＡＭと称されている。１Ｇｂｉｔの容量を備え
るＤＲＡＭの使用には、全プログラムおよびデータの組
を収容するのに十分大きな強力なプロセッサとメモリを
実現するのに十分なトランジスタが備えられる。この種
のＩＲＡＭにおいて、メモリは、例えば、１Ｋｂｉｔの
幅を持つメモリ・ゲートを備えるブロックに分割されて
いる。典型的なチップの大きさは、６００ｍｍ2であっ
て、ラインの転送速度を向上するためにより多くの金属
層を必要とし、かつまた可能ならば、同期ＤＲＡＭの高
速インターフェースのためのより早いトランジスタが要
請されるものとなる。ＩＲＡＭの場合において、示唆さ
れる可能な利点には、より低いメモリ待ち時間、例え
ば、１０-1のファクターで低減されたもの、より高いメ
モリ・バンド幅、例えば、１００のファクターでの増大
およびより低い消費電力が含まれる。メモリの大きさ
（幅の大きさ）は調整することができ、またＩＲＡＭ
は、対応する、蓄積に関する容量と処理を備える通常の
データ処理装置が占有するだけの大きさで基盤上の領域
を占めるものではない。
【０００６】代わりに、ベクトル・プロセッサを備える
ＩＲＡＭを使用することが、提案されている（ユー（Ｙ
ｏｏ）およびアル（Ａｌ）による「ＧＢ／ｓバンド幅を
備える３２バンクの１ＧｂのＤＲＡＭ」、ＩＳＳＣＣダ
イジェスト・オブ・テクニカル・ペーパーズ、３７８〜
３７９頁、１９９６年２月）。その様なベクトル・プロ
セッサは、リニア・ナンバー・アレーで作動する。ベク
トル・プロセッサは、キャッシュ・メモリを必要としな
いが、何百もの別個のメモリ・グループが用いられるよ
うな、大きなバンド幅を備えるスタティックＲＡＭ（Ｓ
ＲＡＭ）としてしばしば実現される低い待ち時間のメモ
リを必要とする。メモリ容量が１Ｇｂｉｔの、提案され
るＩＲＡＭシステムは、それ故、ベクトル・プロセッサ
の必要性に適合される。この先行技術は、どの様にＩＲ
ＡＭベクトル・マイクロプロセッサが実現されるかを概
略的に示唆する図１に示されている。チップ領域６ｃｍ
2の０．１８μＤＲＡＭプロセスに基づいて、ＩＲＡＭ
は、５０ＭＨｚの周波数で集約的に１００Ｇバイト／ｓ
メモリ・バンド幅を提供する１６個の１０２４ビット幅
メモリ・ポートを５００ＭＨｚで備える加算および積算
ユニットを有することができる。この種のＩＲＡＭは、
８ＧＦＬＯＰＳのスピードで、典型的なテスト・プログ
ラム（Ｌｉｎｐａｃｋ）を実行することができ、それは
クレイのベクトル・ベースのスーパーコンピュータ・プ
ロセッサ（クレイＴ−９０）より５倍速い。ＩＲＡＭが
ブレイク・スルーを有するかどうかは、チップ上のメモ
リ容量に依存し、というのも、これは、ゲームのような
グラフィックの製品のための１０−３２Ｍｂからネット
ワーク・コンピュータおよび携帯用ＰＣのための１２８
−２５６Ｍｂへと向上することが期待されているからで
ある。
【０００７】更には、処理速度を向上するために並列処
理を使用することもまた周知の技術である。これは、デ
ータおよびデータ・セットを並列で処理することを可能
とするアーキテクチャにおけるプロセッサに基づいて達
成されている。典型的な例は、非常に長い指令語（ｖｅ
ｒｙ ｌｏｎｇ ｉｎｓｔｒｕｃｔｉｏｎ ｗｏｒｄ
ｓ）（ＶＬＩＷ）を扱うことのできるアーキテクチャを
有するパイプライン・プロセッサまたはスーパースケー
ラー・プロセッサのような指令レベルでの並列プロセッ
サである。指令レベルで作動するだけでなく、並列にデ
ータを取り扱うプロセッサもまた開発されており、これ
は、パイプライン・アーキテクチャかシストリック（ｓ
ｙｓｔｏｌｉｃ）アーキテクチャで、および前述のよう
なベクトル・アーキテクチャで実現される。実現が困難
で、所望される目的は、処理レベルでの並列データ処理
を可能とするアーキテクチャ、すなわち、いわゆるＭＩ
ＭＤアーキテクチャ（多重指令多重データ（Ｍｕｌｔｉ
ｐｌｅ Ｉｎｓｔｒｕｃｔｉｏｎｓ， Ｍｕｌｉｔｉｐ
ｌｅ Ｄａｔａ）で作動できるデータ処理装置の開発で
ある。分配メモリかまたは共通メモリかを備えるＭＩＭ
Ｄアーキテクチャが提案されているが、実際上これらの
アーキテクチャのほとんどは、最初は異なる形での並列
な多重処理に基づくものであり、すなわちプロセッサ・
ネットワークの使用でのものである。これは今日、最適
な相互接続性で実現することが困難であり、またいずれ
にしろ、今日の半導体技術でのチップ構成において、と
りわけそのチップの大きさが数ｃｍ2に限定される限り
は、実現が不可能である。
【０００８】最新中央処理ユニットの理論上の処理速度
と、装置のトータルの速度との間のギャップが増大する
のは、予防が非常に困難で、例えば、シリコンをベース
とする半導体技術のみに基づいての、データ処理装置の
更なる開発によっては、ほとんど解決するのが不可能で
あることが証明されている重要な問題である。チップ・
サイズの増大も垂直構造を使用して、それによって一つ
の同じ基板材料上により多くの構成要素を達成する構造
上の解決法も適切ではないということが明らかになって
いる。これは、基板の半導体材料において実現されるス
イッチに明らかに依存するメモリ・セルを具備するメモ
リ装置と密接に関係している。換言すれば、メモリにお
ける各ビット・スポットは、基板の一部に排他的にアク
セスしなければならず、そしてそれ故に、メモリ装置と
プロセッサが並置して備えられなければならないところ
で、構造上の解決が要請される。例えば、いくつかの層
をお互いに積み重ねて、垂直構造を形成しようという試
みもまた失敗しており、というのも、電気アクセスおよ
び構成要素、例えばスイッチが、下にある同じ半導体基
板においてなおも必要であるからである。それ故、最大
の密度で既に使用されている基板領域で、多重層解決法
を用いてネット容量の増大は得られない。垂直積層回路
層を用いることで、別個の層における熱の四散について
更なる問題となり、というのも、今日の半導体をベース
とするメモリは、揮発性であってリフレッシュ電流を必
要とするからである。
【０００９】一般に、今日の半導体技術に基づく能動ス
イッチを用いる構成要素を備えるいくつかの層を積み重
ねることは、下にある層への横断電流路の使用を意味す
る。これによって、積み重ねられる層の数は、とりわけ
これらの異なる層および部分が、専門の電流路を必要と
するときに、大きく制限される。横断電流路の密なネッ
トワークによって占められる容積に加え、製造の複雑さ
そしてそれ故の生産コストは、積層における層の数と共
に直ちに増大する。
【００１０】集積データ処理装置における処理およびメ
モリ容量を増大し、また向上するプロセッサ速度に対応
して待ち時間が低減される一方で、十分なメモリ・バン
ド幅を達成する可能性は、今日の半導体技術では小さい
ように思われる。メモリ容量の増大は、今日のデータ処
理装置における全ての種類のメモリにとっての目的であ
るが、とりわけ、処理能力と装置のサイズおよびコスト
においてトレードオフの無い高速ランダム・アクセスを
備えるメモリについて、実現することが困難であること
が明らかになっている。必要な電気的な接続は、それ自
体問題であって、垂直または積み重ね構成の使用で実現
可能となるようには思われず、また共通の一層技術にお
けるチップ領域の増大では全く実現不可能である。
【００１１】それ故、本発明の主要な目的は、処理ユニ
ットおよびメモリ・ユニットが、さまざまな構成および
アーキテクチャにおいて、ほとんど無制限に容量を有
し、一方バンド幅要件および待ち時間が最適化され、容
量および転送時間に制限を置きつつ、別個の構成要素間
に電気的な接続をすることなく実現可能である、集積デ
ータ処理装置を提供することである。
【００１２】別の目的は、通常のダイナミックＤＲＡＭ
の使用を避け、代わりに別個に、例えば、ＲＡＭ機能、
ＲＯＭ機能または集積蓄積機能を提供するサブユニット
におけるメモリ・ユニット機能上の構成のための可能性
を有して、高速アクセスおよび大容量の双方を可能とす
る技術でメモリ・ユニットを実現する。
【００１３】第三の目的は、特にあらゆる形の待ち時間
を低減することであり、プロセッサ能力およびメモリ・
アクセスが最適に適合され、かつ好ましくは、処理ユニ
ットにおいてキャッシュ・メモリが避けられるようにす
る。
【００１４】第四の目的は、並列プロセッサ・アーキテ
クチャまたは並列に作動するプロセッサ間のダイナミッ
クな接続を備える多重プロセッサ・アーキテクチャのい
ずれに関してでも一つの同じ基板上に集積される、並列
処理用に最適な拡張性アーキテクチャを実現することを
可能とすることである。
【００１５】本発明の第五の目的は、容積測定の構成に
おいてかつ、水平および垂直双方向に延びて、データ処
理装置の別個の構成要素間で最適な相互接続性を提供
し、構成要素間でのデータ転送速度を低減する電流路を
備えた、集積データ処理装置を実現することである。
【００１６】前述のおよびその他の目的が、本発明によ
って、各主層が複数の副層から構成され、各副層が所定
幾何形状をもつ範囲の定まった部分を具備し、その範囲
の定まった部分が副層においてそれぞれ誘電体、半導体
または導電体領域を形成し、少なくとも１つの誘電体部
分に加えて、副層が１つ以上の半導体および／または導
電体部分を具備し、各副層において所定の電気特性をも
つ特定の限定された領域が、少なくとも１つの隣接す
る、隣り合った副層における１つ以上の対応する部分に
的確に重畳した関係で設けられ、このように設けられた
特定の部分が、１つ以上の副層を通って垂直に伸びる副
層の平面において限定された集積回路素子を形成し、各
回路素子は、各主層における能動および／または受動回
路素子を形成する組成および電気特性に基づくものとさ
れ、能動および／または受動素子は、各場合に備えら
れ、相互に電気的に接続されて、問題の主層において１
つ以上のプロセッサおよび／または１つ以上のメモリを
実現する抵抗、キャパシタ、ダイオード、トランジスタ
およびメモリ素子を具備し、ただしそれらには制限され
ず、導電構造が副層における導電体部分によって形成さ
れ、水平導電構造を作り出すために水平に延びるか、副
層に隣接する１つ以上の隣り合った副層において対応す
る導電体部分と的確に重畳した関係になるよう提供さ
れ、副層において集積される導電構造は、主層における
三次元導電相互接続ネットワークを構成し、三次元で回
路素子相互を接続し、また任意で主層を相互に接続し、
またさらに主層を相互に接続するために、又は主層を基
盤と接続するために、またデータ処理装置の外部との接
続を確立するために付加的な導電構造が提供されること
を特徴とするデータ処理装置で達成される。
【００１７】本発明による利点のある実施例において
は、機能性ヒエラルキーの第１のレベルで機能的に一つ
以上の層を、結合されたプロセッサとメモリの層とし
て、または一つ以上の層を実質的にプロセッサ層とし
て、または一つ以上の層を実質的にメモリ層として構成
する技術で、一つ以上の層が数多くの副層の形で実現さ
れている。
【００１８】それとの関係で、ある層における処理ユニ
ットが、機能性ヒエラルキーの第２のレベルで、一つ以
上のプロセッサまたは一つ以上のプロセッサの部分とし
て機能的に構成されていて、少なくとも一つのプロセッ
サが中央処理ユニットまたはデータ処理装置におけるマ
イクロプロセッサを構成し、更に可能なプロセッサが、
制御および／またはコミュニケーション・プロセッサと
してそれぞれ選択的に構成されることもまた利点があ
る。
【００１９】本発明による利点のある実施例において
は、ある層における蓄積ユニットは、機能性ヒエラルキ
ーの第２のレベルで一つ以上のメモリまたは一つ以上の
メモリの部分として機能的に構成され、少なくとも一つ
のメモリはＲＡＭを構成し、データ処理装置における少
なくとも一つの中央処理ユニットまたはマイクロプロセ
ッサと接続され、また更に可能なメモリが高速メモリ，
ＲＯＭ，ＷＯＲＭ，ＥＲＡＳＡＢＬＥおよびＲＥＷＲＩ
ＴＥＡＢＬＥとしてそれぞれ選択的に構成されている。
【００２０】この関係において、２つ以上のＲＡＭが中
央処理ユニットに接続され、その中央処理ユニットにお
ける２つ以上のサブユニットにそれぞれ割当てられ、Ｒ
ＡＭとサブユニットは、１つ以上の主層において選択さ
れた組み合わせで分配されて、最適な相互接続トポロジ
ーを提供するのが有利である。１つ以上の共通ＲＡＭと
接続される２つ以上の中央処理ユニットが設けられるな
らば、各中央処理ユニットは、好ましくは相互に隣接す
る主層中に設けられ、または２つ以上の主層間で選択さ
れた組み合わせにおいて分布され、そして共通のＲＡＭ
が１つ以上の主層の選択された組み合わせにおいておよ
び／または後者に隣接するかまたはその間に貼り付けら
れて、最適の相互接続トポロジーを提供する１つ以上の
メモリ層において備えられる。
【００２１】最後に、本発明のこの実施例において、少
なくとも蓄積ユニットの一部は集積メモリ、ＲＡＭ，Ｒ
ＯＭ，ＷＯＲＭ，ＥＲＡＳＡＢＬＥまたはＲＥＷＲＩＴ
ＥＡＢＬＥまたはそれらの組み合わせとして選択的に構
成される集積メモリを有利に構築することができる。デ
ータ処理装置が、いくつかのプロセッサ層およびいくつ
かのメモリ層を具備する本発明の実施例において、メモ
リ層は、それらの間の信号路を低減するために有利とな
るものであり、プロセッサ層は後者の間に貼り付けられ
る。
【００２２】本発明によると、更なる導電構造を、他の
主層における導電構造と接触するために、１つ以上の主
層の少なくとも一方の側の端部上での電気端部接続とし
て有利に備えることができ、および／または主層と基板
との間の電気接続を提供し、および／または１つ以上の
主層における垂直導電構造としてもまた提供され、主層
を横切る方向に他の主層における導電構造と接触するた
めにそれらの平面に垂直に電気接続を形成し、および／
または主層と基板との間に電気接続を提供する。
【００２３】本発明によると、１つ以上の主層が、有機
薄膜材料、有機薄膜材料またはモノマー、オリゴマーお
よびポリマー有機材料および金属有機複合体から選択さ
れる材料またはこの種の材料の組み合わせから有利に形
成することができる。この関係で、全ての主層は、好ま
しくは、有機薄膜材料から形成される。
【００２４】本発明によると、１つ以上の主層が無機薄
膜材料、無機薄膜材料または結晶、多結晶および非晶質
の薄膜材料の中から選択される材料またはこの種の材料
の組み合わせから形成されることにも利点がある。
【００２５】最後に、本発明によると、１つ以上の主層
が、有機および無機薄膜材料の双方、この種の材料の組
み合わせ、モノマー、オリゴマーおよび高分子有機材料
および金属有機複合体の中から選択される材料またはこ
の種の材料の組み合わせおよび無機薄膜材料または結
晶、多結晶および非晶質薄膜材料またはこの種の材料の
組み合わせの中から選択される材料から形成されること
に利点があり得る。
【００２６】ここで、本発明が実施例という実例と関係
して、また同じ参照番号が通常は同様の部分を示すが、
同様の部分にはどこでも参照番号が備えられている訳で
はない添付した図面を参照して、より詳細に説明され
る。
【００２７】本発明の開始点は、本発明によるデータ処
理装置が相互に隣接する、実質的に平行な積層形状で、
実現することができ、特に主層において測定された電気
特性を実現するいくつかの副層から構成され、また一つ
または２，３の層において離れている処理ユニットも蓄
積ユニットも大きな度合いで能動装置を使用する。これ
は、以下でより厳密に記述される新規な材料とアーキテ
クチャを用いて実現可能である。最も概略的な形状で、
これは図２に示されており、それぞれがプロセッサ層Ｐ
及び数多くのメモリ層Ｍ1，Ｍ2．．．からなる多層構造
が基板Ｓ上に備えられる。基板Ｓは、例えば、シリコン
からなり、またその上に備えられる層Ｐは、少なくとも
中央処理ユニット（図示されていない）と、可能である
なら１つ以上の制御及び通信プロセッサが含まれるプロ
セッサ層を実現する。それゆえプロセッサ層は能動構成
要素を具備し、また例えばシリコン基板上に無機半導体
技術においてうまく実現される。プロセッサ層の上に、
データ処理装置における蓄積ユニットを構成する、異な
るメモリ層Ｍ1，Ｍ2．．．が積層された構成で備えら
れ、別々のメモリが各別々のメモリ層に備えられ、例え
ばＲＡＭ、ＲＯＭ，ＥＲＡＳＡＢＬＥまたはＲＥＷＲＩ
ＴＥＡＢＬＥとして構成され、最後に記述した概念は消
去可能および書替可能なメモリの双方をカバーする。図
２におけるデータ処理装置の各層Ｐ，Ｍは、水平または
垂直の導電構造を具備し、それは各層における構成要素
間での、及び層自体においての、接続を提供する。これ
は以下においてより厳密に記述される。
【００２８】図３は、本発明によるデータ処理装置の第
１の実施例をより明白に示しており、また機能性ヒエラ
ルキーの第１レベルで実質的に実現されている。ここで
再度、プロセッサ層Ｐは、基板Ｓ上に備えられ、１つ以
上の中央プロセッサ及び可能ならば制御及び通信プロセ
ッサを実現するために、以前通りトランジスタのような
能動構成要素を含む。プロセッサ層Ｐの上に、メモリ・
インターフェース１が備えられプロセッサ層Ｐを超え、
基板Ｓ上に延びる。メモリ・インターフェースの上には
メモリ層Ｍ1，Ｍ2．．．が備えられる。プロセッサ層Ｐ
及びメモリ層Ｍの双方とメモリ・インターフェース１
は、図示されない水平導電構造を具備し別々の構成要素
間に接続を提供するが、さらに、これらの導電構造は、
メモリ層Ｍにおいて、メモリ層の側面での電気的な端部
接続及び、図に示される別々のメモリ・バス・モジュー
ル２’に備えられるメモリ・バス２へと伝えられる。各
メモリ層Ｍ1，Ｍ2．．．には、対応するメモリ・バス２
1，２2．．．が備えられ、それらは今度は、メモリ・バ
ス・モジュール２’における水平及び垂直双方の導電構
造として生成される。
【００２９】図４は、本発明によるデータ処理装置の別
の実施例を示す。以前通りプロセッサ層Ｐが基板Ｓ上に
備えられ、一方、メモリ・インターフェース１がプロセ
ッサ層Ｐより上に備えられ、基板Ｓに接触することなく
これをカバーする。別々のメモリ層Ｍ1，Ｍ2．．．がメ
モリ・インターフェース１の上に備えられるが、この実
施例においては別々のメモリ・バス・モジュールが拒否
されている。代わりに、メモリ・バス２は、メモリ層Ｍ
1，Ｍ2．．．に延びる垂直導電構造としてそのまま生成
され、メモリ・インターフェース１への接続を提供す
る。メモリ・バス２は、蓄積ユニットにおける図示され
ないメモリのアドレス・ラインへの接続を提供し、その
アドレス・ラインは、各メモリ層Ｍにおける水平な導電
構造の形状に備えられる。好ましくは、プロセッサ層Ｐ
に最も近く位置付けられるメモリ層Ｍ1が、ＲＡＭとプ
ロセッサ層Ｐとの間の信号路ができる限り短くなるよう
に、書き込み／読み取りメモリ（ＲＡＭ）で実現され
る。メモリ層Ｍ1は、数多くのＲＡＭで実現され、また
各ＲＡＭのＩ／Ｏポートが、メモリ・バス２1上に、と
りわけＲＡＭごとに備えられ、これは図示されている通
りである。残りのメモリ層Ｍ2．．．は、非常に大きな
数で存在しており、データ処理装置の集積メモリを実現
することができる。しかしながら、原則として、ＲＡＭ
と集積メモリそれぞれの物理的な実現には違いがある必
要がなく、別々のメモリ層におけるメモリは、正確に同
じ技術で実現することができるということが理解され
る。それ故ＲＡＭと同様に、集積メモリが、書き込み／
読み取りメモリ、ＥＲＡＳＡＢＬＥまたはＲＥＷＲＩＴ
ＥＡＢＬＥとして、そっくりそのまま実現されるメモリ
で実現されるが、またＷＯＲＭ（Ｗｒｉｔｅ Ｏｎｃ
ｅ， Ｒｅａｄ Ｍａｎｙ Ｔｉｍｅｓ）（１度書き込
み多数回読み取り）型のメモリを具備してもよい。
【００３０】好ましくは、記述されたような本発明によ
る別々の主層は、ある技術における数多くの薄い副層の
形状で、また結合されたプロセッサ及びメモリ層として
主層を実現し、１つ以上の主層を実質的にメモリ層とし
て実現することを可能とする材料で実現される。これ
は、以下でより厳密に記述される。その関係で、この目
的の主層を実現するために用いられる技術が、機能性ヒ
エラルキーを形成し、その機能性ヒエラルキーにおける
第１のレベルが、結合されるプロセッサまたはメモリ層
か、または別々のプロセッサまたはメモリ層として機能
的に層を構成する。そして、機能性ヒエラルキーにおけ
る第２のレベルは、処理ユニットを１つ以上のプロセッ
サまたはプロセッサの１部として機能的に構成し、また
これらは、要請通りデータ処理装置における１つ以上の
中央処理ユニット及びマイクロプロセッサを構成し、か
つ必要ならば、専用のプロセッサまたは可能ならばそれ
ぞれ制御及び／または通信プロセッサとして構成され
る。機能性ヒエラルキーの第３のレベルでは、応用され
る技術は、別々のプロセッサのアーキテクチャ、例えば
中央処理ユニットを、並列して作動するいくつかの実行
ユニットを備える並列プロセッサとして実現する。した
がって、機能性ヒエラルキーの第２のレベルにおいて応
用される技術は、蓄積ユニットを１つ以上のメモリまた
はメモリの１部として機能的に構成する。機能性ヒエラ
ルキーの第３のレベルでは、１つ以上のメモリがＲＡＭ
として実現され、そして１つ以上の中央処理ユニットと
接続され、さらに可能なメモリが、選択的に高速メモ
リ、ＲＯＭ、ＷＯＲＭ、ＥＲＡＳＡＢＬＥ及びＲＥＷＲ
ＩＴＥＡＢＬＥとして構成される。そしてこれらのメモ
リは、蓄積ユニットの集積メモリに含まれ、そしてそれ
らがＥＲＡＳＡＢＬＥまたはＲＥＷＲＩＴＥＡＢＬＥと
して構成されるならば、それらは現実にはＲＡＭとして
作動することができるが、通常のＲＡＭの場合よりもず
っと大きな蓄積能力を備える。しかしながら、無機半導
体に基づく今日のダイナミックＲＡＭをずっと超える蓄
積能力を備えるＲＡＭを実現するのに、また、少なくと
も共通ＰＣの集積蓄積能力に近付く蓄積能力を備えるＲ
ＡＭを実現するのに、応用技術が用いられることに反す
るものはない。
【００３１】前述した特徴及び利点は、薄膜技術におい
て実現される構成要素に実質的に基づく、本発明による
データ処理装置によって実現可能である。とりわけその
関係で、副層は、別々の薄膜として現れ、例えばプロセ
ッサ層及び／またはメモリ層である主層への積層によっ
て結合される。プロセッサにおけるトランジスタのよう
な能動構成要素において、半導体の薄膜材料が使われ、
それは無機、有機、非晶質または多結晶である。
【００３２】メモリ材料及び論理装置において不揮発性
薄膜材料が用いられ、これらの構成要素が、電力供給の
中断の場合に所定の論理状態を維持するものとされる。
【００３３】とりわけメモリ層においてメモリを実現す
るのに用いられる薄膜材料は、自然にダイオード接合を
形成し、さらにまたそれらが、異方性導電薄膜材料に基
づくようなものとされる。これにより、メモリが、能動
構成要素を必要とせずに高蓄積密度及び大蓄積容量を可
能とする、電気的にアドレス可能な受動マトリックスと
して構成される、アドレス構成が可能となる。とりわ
け、全体のメモリ層が、各個別の場合において、薄膜技
術において実施されるメモリ・モジュールの形で実現さ
れる。技術的にどうこれが実現されるか、例えば共通基
板上への別々の層の連続した堆積によるか、または別々
の独立した極薄層を接合することによるかは、周知であ
る。これはまた以下で、より詳細に記述される。
【００３４】ここで図５を参照して、本発明によるデー
タ処理装置の第３の実施例が記述され、図５は、より完
全に実行された実施例を示す。この実施例において、い
くつかのプロセッサ層Ｐが用いられる。これらのプロセ
ッサ層の第１のものＰ1が、基板Ｓの最も近くに位置付
けられるプロセッサ・インターフェース３に隣接して備
えられる。第１のプロセッサ層Ｐ1及び第２のプロセッ
サ層Ｐ2の間には、図面に指示されるように、いくつか
のプロセッサ５が差し重ねられて具備され、第１のメモ
リ層Ｍ1及びプロセッサ層Ｐ1におけるプロセッサ５に指
定される、１つ以上のＲＡＭ６が備えられる。メモリ層
Ｍ1の上にいくつかのプロセッサを備える第２のプロセ
ッサ層Ｐ2が続き、そこにプロセッサ層Ｐ2におけるプロ
セッサに指定された１つ以上のＲＡＭ６を備えるメモリ
層Ｍ2が指定される。メモリ層Ｍ2の上に今度は、第３の
プロセッサ層Ｐ3が再度いくつかのプロセッサ５を備え
て続き、そしてプロセッサ層Ｐ3におけるプロセッサに
指定された１つ以上のＲＡＭ６を備えるメモリ層Ｍ3が
続く。指定されたＲＡＭ層Ｍ1，Ｍ2，Ｍ3を備えるプロ
セッサ層Ｐの数は３よりも十分に大きく、また図５に示
されるような実施例は、もちろん純粋に概略的で説明的
なものであるということが理解される。
【００３５】メモリ層Ｍ3の上にメモリ・インターフェ
ース１が備えられ、またこの上にさらなるメモリ層
Ｍ4，Ｍ5．．．が非常に大きな数続き、そしてデータ処
理装置において集積メモリをうまく実現する。これらの
更なるメモリ層Ｍ4，Ｍ5は、メモリ・バス２を介して、
メモリ・インターフェース１に伝達される垂直導電構造
の形状に実現される。メモリ層Ｍ1，Ｍ2，Ｍ3における
別々のＲＡＭもまた、対応して、垂直メモリ・バス２を
介して延びる別々の層を経てメモリ・インターフェース
１に伝達される。更に別々のＲＡＭ上のＩ／Ｏポートに
導かれるメモリ・バス７が、プロセッサ層Ｐ1，Ｐ2，Ｐ
3におけるプロセッサ５の間に備えられ、メモリ層Ｍ1，
Ｍ2，Ｍ3においてＲＡＭを指定する。各プロセッサ５に
つき、そのような２つのメモリ・バス７が引用され、別
々の指令及びデータ・バスを、記号を用いて指示する。
これはもちろん無条件である。プロセッサ・インターフ
ェース３がＩ／Ｏバス８を経て可能な外部ユニットに接
続され、それと対応してＩ／Ｏバス９がメモリ・インタ
ーフェース１に備えられる。
【００３６】図５に示される実施例において、とりわけ
本発明によって、数多くのプロセッサ５及び少なくとも
プロセッサに指定される対応する数のＲＡＭで構成され
るデータ処理装置が提供される。処理ユニットをいくつ
かのプロセッサで構成し、かつ各プロセッサに１つ以上
のＲＡＭを備えることによって、データ・バスの垂直構
成が、同時に非常に大きな転送速度を可能とし、ＲＡＭ
のＩ／Ｏポートのための大きなバンド幅ででさえ待ち時
間の問題を解決することが大きな程度まで可能となる。
【００３７】以下でより詳細に記述される技術で、特
に、並列でのアドレッシングを可能とし、非常に高いサ
イクル時間ででさえ、非常に大きな転送バンド幅を完全
に使用する技術で、更にＲＡＭが実現されるとき、前述
の、高いプロセッサの性能と長いアクセス時間との間の
ギャップの問題が解消できる。現実には、適当なアーキ
テクチャにおいて、並列して作動するいくつかのプロセ
ッサを備えるデータ処理装置が実現され、別々のプロセ
ッサの適切な実施例で、例えば、プロセッサそれ自体に
おける並列処理もまた用いることによって、通常の技術
において実現される周知のスーパーコンピュータに近付
き、またはそれを超える能力を持つ集積データ処理装置
が実現される。この目的で、図５に示されるように、プ
ロセッサ・バス４が備えられる。以下で記述されるとお
り、並列して作動することが可能で、またプロセッサ・
バス４を経て相互に接続され、更に一つ以上のＲＡＭに
密接に接続して備えられるいくつかのプロセッサ５の使
用で、待ち時間の問題を大きな程度削減する実施例が提
供されるのみならず、データ処理装置の容積測定の実施
例によってプロセッサと従属ＲＡＭとの最適な相互接続
性が可能となる。プロセッサ５およびＲＡＭ６のネット
ワークが、図５に示されるように実施されるならば、所
定のタスクに最適に適合される能力を提供するためにダ
イナミックに構成される。その構成は、例えば、プロセ
ッサ・バス４が接続されるプロセッサ・インターフェー
ス３において有利に備えられる、特定の図示されない制
御プロセッサで実行される。
【００３８】前述の通り、プロセッサは別々の層または
プロセッサ層Ｐにおいて備えられる必要は無く、またそ
れと対応して、蓄積ユニットにおける全メモリの別々の
層またはメモリ層Ｍに備えられる必要は無い。プロセッ
サおよびメモリに所属して、例えば、プロセッサに指定
されたＲＡＭが、一つの同じ主層中に備えられ、このよ
うなものは図６に示されていて、また本発明によるデー
タ処理装置の実施例も示している。再度、Ｉ／Ｏインタ
ーフェース８を備えるプロセッサ・インターフェース３
が、ここで基板Ｓ上に提供され、かつこのプロセッサ・
インターフェース３の上に一つ以上のプロセッサを備え
るプロセッサ層Ｐ1が続く。プロセッサ・インターフェ
ース３と、プロセッサ層Ｐ1の双方が、図６におけるデ
ータ処理装置における最も低い層として、かつ基板に隣
接して通常の、例えばシリコンをベースとする半導体技
術で実現される。下に横たわるプロセッサ層Ｐ1におけ
るプロセッサ５に指定される一つ以上のＲＡＭ６を備え
て構成される第１のメモリ層Ｍ1が、後者の上に提供さ
れる。しかしながら、図６において、メモリ層Ｍ1にお
ける別々のＲＡＭ６が特に強調される。他方、メモリ層
Ｍ1におけるメモリが、どのようにバス７を介して下に
横たわるプロセッサ層Ｐ1に直接接続されながら、積層
構成が、そのようなバス７が垂直導電構造として実施さ
れることによって、多数備えられることを可能とし、か
つ層上の構成層が、その様なバスの非常に大きな数の接
続をプロセッサ層Ｐ1とメモリ層Ｍ1との間に提供し、そ
して加えて短い信号路を有することを可能とするのかが
示されている。表面への並置する配列が、対照的により
長い経路接続を、そしてそれ故、より長い転送時間を必
要とする。更には、図６におけるデータ処理装置には、
相互に接続され、同じプロセッサ・バス４を介してプロ
セッサ・インターフェース３に接続されるプロセッサが
備えられる、結合されたメモリおよびプロセッサ層ＭＰ
1，ＭＰ2およびＭＰ3が提供される。全ての結合された
メモリおよびプロセッサ層ＭＰは、一つ以上のプロセッ
サ５および一つ以上のＲＡＭ６を具備する。結合された
メモリとプロセッサ層ＭＰの上には、以前通り、外部ユ
ニットへのＩ／ＯインターフェースＱを備えたメモリ・
インターフェース１が備えられ、かつメモリ・インター
フェース１の上には、所望の数だけのメモリ層Ｍ2，Ｍ3
等が続き、可能ならばデータ処理装置の集積メモリとし
て実現される。これらのメモリ層Ｍ2，Ｍ3は、今度は層
Ｍ2，Ｍ3．．．を経て、垂直導電構造２として実現され
るメモリ・バスを介して、メモリ・インターフェース１
に接続される。
【００３９】図２乃至図６において、本発明によるデー
タ処理装置が、装置の異なる層を通る断面で示されてお
り、しかしながら、データ処理装置の層状の構造が、実
際は例えば垂直な導電構造２が表面に渡って分布される
よう備えられ、それ故メモリとプロセッサと付随するイ
ンターフェースの間の数多くの接続を提供する容積測定
構成を実現し、また同様に、例えば、各場合におけるプ
ロセッサ・バス４が異なる層中で水平および垂直方向に
延び、一つの同じ層内にまたは三次元的に構成されたネ
ットワークにおける異なる層上に分配されるプロセッサ
を接続することが理解される。その関係で、「水平な」
および「垂直な」という表現が、導電構造のために用い
られるとき、これによって最初に記述された概念がどこ
ででも層に沿って延び、実質的にその上下側と並列な導
電構造を意味し、そしてそれに対応して、第２の概念
が、どこでもその構造が層の上下側に実質的に垂直に延
び、これらを横切る構造を意味するということが理解さ
れる。純粋に実際的に結果として「水平な」および「垂
直な」はまた、下に横たわる実質的に平面の基板との関
係で、層の方向を言及するものでもあり、層は相互に平
行であるだけでなく、基板Ｓの表面との関係で並列に延
びるものでもある。
【００４０】原則として、本発明によるデータ処理装置
が、基板から離れていて、実質的に有機材料で、可能な
らば金属有機複合体で、全体的に実現され、また薄膜技
術において実行されるということに反するものはない。
純粋に実際的に、プロセッサ・インターフェース３と基
板Ｓに隣接する最も低いプロセッサ層Ｐ1とを備え、例
えば、一つの可能性として、シリコンに基づく通常の周
知の半導体技術において、これらの層に構成要素を自由
に実現するものとすることは利点がある。しかしなが
ら、もちろんこれらの層が、有機薄膜技術において実現
されると言うことに反するものは無い。
【００４１】蓄積ユニットにおけるメモリが、いかに実
際に実現されるかが、ここで以下により厳密に記述され
る。同様に、例えば、トランジスタや導電構造のような
能動構成要素の実施例の実例が記述され、ここでまた、
これらの構成要素を実現するための異なる適切な材料お
よび技術が、簡潔に記述される。図２乃至図６に示され
るような実施例におけるデータ処理装置が利用できる
か、またはとりわけ出願人によって差し当たって開発中
である技術で実現される。
【００４２】本出願人に譲渡され、ここで参照すること
によって一体化されるＩＮＯ特許出願９７２８０３で
は、データの蓄積または処理に適切な電気的にアドレス
可能な論理装置が開示されている。データ・メモリとし
て構成されるこの装置の実施例が、図７ａに示されてい
る。メモリは、本発明においてメモリ層Ｍの一つにおけ
る層として実現することのできる、層のような連続する
構造を形成するメモリ媒体１０を具備する。メモリ媒体
１０は、適切なエネルギーの影響によって、物理的また
は化学的状態の変化を経る実質的に有機材料によって形
成される。メモリ媒体１０は、図７ａに示されるよう
に、実質的に直交する電極１１および１２のマトリック
スの間に備えられ、メモリ媒体との関係でこれらがどこ
ででもメモリ媒体に直接接触する、実質的に直交する電
極マトリックスを形成するものとされる。電極１１，１
２は、前述のメモリ層Ｍにおける導電構造として実現さ
れることが理解される。下に横たわる電極１１と上に横
たわる電極１２との間の交差点において、電圧、電流ま
たは電界の影響のもとで、所定のセルの論理値を表すこ
とのできる状態に達する論理セルが、メモリ材料１０に
おいて形成される。それ故、これらの論理セルは、図７
ａに示されるように、メモリにおいてメモリ要素を構成
する。電極１１，１２の各々は、アドレス・ライン１３
を介してメモリ・バス・モジュール２’と接続され、ま
たメモリ・バス・モジュールは、メモリ・バス２を経て
データ処理装置における別の層に提供され、問題のメモ
リ層と空間的に離れているメモリ・インターフェース１
と接続され、この目的のメモリ・バス２は、データ処理
装置における異なる層を経て延びる垂直導電構造として
部分的に実現されており、これは概略的に、電極１２の
一つに沿って取られた図７ａのメモリを通る断面を示す
図７ｂに指示される。図７ｃおよび図７ｄは、上に横た
わる電極１１と下に横たわる電極１２との間の交差点に
おいて形成される別々のメモリ・セル１４を通る断面を
示す。電極１２および１１が、メモリ媒体１０中または
上に備えられ、これに直接接触するかまたはそれは前記
メモリ媒体の両面上に図示されない誘電体層が備えられ
て、電極１１，１２がメモリ媒体１０と間接的に接触す
るものとされる。電極１１，１２に電圧が印加されるな
らば、各場合において、メモリ素子を通して直接または
間接の電気接続が得られ、それが限定的な状態とされる
か、またはメモリ素子１４における限定的な状態が検出
されるものとなる。メモリ素子１４における状態の変化
は、この場所におけるメモリ材料の電流または電圧特性
における変化または材料のインピーダンス値における変
化である。適切な材料を選択することによって、電圧ま
たは電界が無い特定の状態が永遠のものとなり、その状
態が永遠に維持され、またそれ故、図７ａにおけるメモ
リが不揮発性の電気的にアドレス可能なメモリ装置を実
現する。メモリ材料それ自体は、ポリマー材料、例え
ば、共役ポリマーであり、またそれは異方性導電材料を
具備していて、電極間を横切る方向にのみ導電する材料
であって、メモリ材料において縦方向に伝播する電流が
生成されないものとされる。メモリ材料１０はまた、こ
のように実現されるか、電圧または電界の影響のもと
で、結晶から非晶質相へのまたはその反対の転移を引き
起こす物質が添加され、相状態の電流／電圧特性が限定
され、検出を可能としている。問題のメモリ層Ｍにおけ
る水平導電構造の形状で実現される電極１１，１２は、
それら自体、導電の有機材料であって、堆積された金属
有機複合体の形状で、またはメモリ材料の表面１０上の
材料として実現される。更には、メモリ素子または論理
セル１０，１４が電極１１，１２間に整流ダイオードを
実現し、図７ａのメモリ装置が、そのようなダイオード
の電気ネットワークを形成するものとされている。この
結果は、以下により厳密に記述されているが、この種の
ダイオード・ネットワークは、電極マトリックスにおけ
るメモリ素子から別のメモリ素子への漏れ電流による書
き込みおよび／または検出エラーを防止する。特に、自
然にメモリ素子１４においてダイオード接合を形成する
有機メモリ材料１０が用いられている。更には、電流ま
たは電界の影響のもとで、メモリ材料１０が別の論理セ
ルの抵抗値に変化を引き起こす反応を経るように、論理
セルが実現されることは利点があるものと見なされる。
そして、論理セルの値は、論理セルのインピーダンスを
測定することによって検出され、この検出はもちろん、
図７ａに示されるようなメモリ装置の内容の読み取りに
対応する。メモリ素子の論理値が、反対にスイッチされ
るならば、図７ａにおけるメモリ装置は、書き込み／読
み取りメモリまたはＥＲＡＳＡＢＬＥ型のメモリを実現
するが、論理値が反転不可能に切り替えられ、図７ａの
メモリ装置がこのようにリード・オンリー・メモリ（Ｒ
ＯＭ）またはＷＯＲＭ型のメモリを実現するようにする
ことに反するものはない。図７ａに示されるような、積
み重ねられたメモリ層Ｍなる形状のメモリ装置を用いる
ことによって、これらは相互に分離されなければなら
ず、またこのことは、電極の各側に誘電体薄膜層１５を
設けることによって実行できる。ここで電極１１，１２
がメモリ材料の表面上に位置付けられるならば、それら
は同時に図７ｄに示されるように、これらの誘電体層１
５に一体化される。
【００４３】図７ａにおける種々のメモリ装置におい
て、メモリ装置それ自体は同じ電気構成を有しており、
使われるメモリ材料１０は強誘電体材料の薄膜であり、
この種の強誘電体材料は印加される電界のもとで第１ま
たは第２の極性状態を達成し、そして無秩序状態から極
性状態の一つに、第１の極性状態から第２の極性状態ま
たはその反対に切り替えられる。そして、論理セルまた
はメモリ素子１４が、電極１１，１２間の強誘電体材料
の薄膜において実現される。論理素子１４に指定された
限定極性状態は、論理素子の論理値またはメモリ素子に
蓄積されるデータ値を表す。各場合において、論理セル
またはメモリ素子は、図７ｃおよび図７ｄに示されるよ
うに構成される。論理材料またはメモリ媒体が、強誘電
体薄膜であるならば、論理セルまたはメモリ素子１４
は、しかしながら、また図７ｃにおいて線Ａ−Ａ’に沿
って取られた断面における、図７ｆの平面図の図７ｅに
示されるように実現される。ここで、上に横たわる電極
１２は、下に横たわる交差電極１１から分離ステップ１
５’によって空間的に離されている。そして強誘電体薄
膜における能動領域が、図７ｅに示されるような電極１
２の両面上の細いストライプとして現れ、下に横たわる
電極１２の方向に延び、このようなものは図７ｆに示さ
れていて、フィールド・ラインが更に矢印で指示されて
いる。ここで記述されるような、強誘電体薄膜に基づく
メモリ装置の製造において、第１の電極が適切な材料の
パターニングによって形成され、例えば、図示されない
絶縁基板上に設けられる。絶縁層の連続する層１５は、
この上に設けられ、その上に、上に横たわる電極１２
が、実質的に直交する電極マトリックスが得られるよう
に設けられる。電極１２の堆積の後、絶縁材料１５は、
別のやり方で電極間の部分上でエッチングされて取り除
かれ、そして強誘電体薄膜１０は、電極上の連続する層
として提供され、このことが図７ｆに指示されている。
強誘電体薄膜１０は、セラミック材料で形成されるか、
強誘電体液晶材料であっても良いが、好ましくはポリマ
ーまたはコポリマー、例えば、フッ化ビニリデン／三フ
ッ化エチレン・コポリマーにより形成される。
【００４４】図７ａに示されるメモリ装置は、本発明に
よるデータ処理装置の蓄積ユニットに含まれ、その場合
に、図７ｇに示されるように、適切なだけの数の積み重
ねられたメモリ層Ｍk-1，Ｍk．．．が備えられる。別々
の層における電極１１，１２およびアドレスライン１３
は、再度水平な導電構造として備えられ、メモリ・バス
２を有するメモリ・バス・モジュール２’に接続され
る。これらのメモリ・バス２は、水平な導電構造かまた
は垂直な導電構造かであって、メモリ層ＭとＩ／Ｏイン
ターフェースＱを備える下に横たわるメモリ・インター
フェース３との間の接続を提供し、このようなものは図
７ｇに示されている。図７ｇに示されるように実行され
るとりわけ利点のあるさまざまなメモリ装置が、交差す
る並列電極１１，１２に沿っておよびそれらを通っての
断面である、図７ｈに示される実施例で得られる。第１
のメモリ層Ｍk-1における絶縁基板上に下に横たわる電
極１１が以前通り備えられ、その上に、上に横たわる電
極１２が備えられる。第１の層Ｍk-1におけるこの上に
横たわる電極１２は、それに続くメモリ層Ｍkにおいて
下に横たわる電極１１を構成し、またそれと対応してメ
モリ層Ｍkにおける上に横たわる電極１２は、上に横た
わる層Ｍk+1中に、下に横たわる電極１１を構成する。
このように、図７ｇに示され、メモリ層Ｍで実施される
メモリ装置は、図７ｇの実施例に示されるような２ｎの
電極の組の代わりに、ｎ＋１の電極の組１１，１２で出
現する。積層された論理デバイスまたは積層された構成
において実現されるメモリ・ユニットにおけるこの種の
電極の構成は、参照することによってここに一体化さ
れ、かつ本出願人に譲渡されているＮＯ特許出願９８０
８７１に開示される。
【００４５】本発明によるデータ処理装置において用い
られる、論理装置またはメモリ装置を実現する更なる技
術上の解決法が、ここで記述される。これは、ここで参
照することによって一体化され、本出願人に譲渡されて
いるＮＯ特許出願９７３３９０により詳細に記述される
電極手段で達成される。図８ａは、検出情報蓄積および
／または情報指示機能を有する機能素子１７を備える、
この電極手段の実施例を示す。本発明の目的のために、
論理構成素子を実現するのに用いられるスイッチング機
能か、またはメモリ装置においてメモリ素子を実現する
のに用いられる情報蓄積機能かを備える論理セルとし
て、機能素子１７が機能することが望ましい。特に、機
能素子１７は、電気的に敏感であって、そして電極手段
が機能素子の受動電気アドレッシングを可能とするもの
となっている。図８ａにおける手段において、下に横た
わる電極１１は、例えば、図示されない基板上に設けら
れ、この電極の上には、ブリッジ構成の下に横たわる電
極１１と交差する、上に横たわる電極１２が備えられて
おり、電極１１，１２の間に電気的な絶縁材料の層１５
が備わり、それはまた全電極１２の下で、それらと図示
されない下に横たわる基板との間に延びる。電極１１，
１２双方の上に導電または半導体材料であって、電極１
１，１２の双方に電気的にコンタクトするコンタクト層
１６が備えられる。電極１２の２つの反対側の端部に沿
って、かつ第１の電極１１に向けて下方にコンタクト層
は電極１１，１２の交差点で能動領域を形成する。とり
わけ、コンタクト層１６における材料は、異方性導電体
または半導体であって、ポリマー材料において完全に実
現される異方性導電体を適応することが更になお望まし
い。この理由は、以下で述べられる。コンタクト層１６
の上に電極１１，１２の交差点に隣接して、または交差
点に、機能素子１７が備えられる。原則として、機能素
子１７は、電極１１，１２の交差点上のコンタクト層１
６の交差点において設けられ、かつその一部として形成
され、そして実質的にそれらと正角であって、機能素子
１７が実質的にコンタクト層に形成される能動領域に対
応するものとなっている。
【００４６】図８ａに示される通り、機能素子１７が別
々の素子として実現され、また電極１１，１２の交差点
であって、コンタクト層１６の上および上面に備えられ
る。第１の電極１１は、利点があるようにアルミニウム
で作ることができ、それは低い仕事関数を有し、一方、
他方の電極１２はアルミよりも高い仕事関数を有する金
で作られる。機能素子１７のおよびコンタクト層１６の
基礎構造が図９に示されている。金属１は、その手段に
おいて第１のそして下に横たわる電極１１を構成し、ア
ルミニウムで作られる。それは、ポリマー１で整流ショ
ットキー接合を構成し、ここで電極１１における金属１
が陰極を構成する。ポリマー１は、好ましくは、ポリチ
オフェン（ｐｏｌｙｔｈｉｏｐｈｅｎｅ）である第１の
ポリマー材料からなる。電極１２の金属２は、構造のア
ノードを構成し、ポリマー１において非整流接合を形成
する。別のポリマー材料であるポリマー２は、機能素子
１７を構成し、電圧または電界の印加における電流／電
圧特性を変化するように実現される。機能素子１７にお
いて用いられるような、第２のポリマー材料は、好まし
くは、水溶性ポリチオフェン（ＰＯＷＴ）である。
【００４７】図９における構造は、機能素子１７の導電
状態の直接検出を、その手段の電流／電圧特性に基づい
て可能とする。図８に示される電極手段は、電気的にア
ドレス可能な論理装置、とりわけ受動のアドレス可能な
メモリ装置において用いられ、このようなものは、図１
０において概略的に実現されているものが示されてい
る。複数の電極１１，１２は、それらが実質的に垂直な
ｘ，ｙ電極のマトリックスを形成し、電極の各交差点に
おいて図８の電極手段を備える。電極手段が図９に示さ
れる構造で実現されるとき、各場合において同じ導電方
向を有するダイオード１３が得られるのは、ｘ電極およ
びｙ電極の各交差点である。別々の電極手段が固有の整
流機能をもって実現されることもまた可能である。この
整流機能は、図１０に示される受動マトリックスにおい
て用いられる電極手段をアドレスするのにクロストーク
の問題を回避するために必要である。別々の電極手段の
選択的なアドレッシングは、すなわち、各電極手段にお
いて整流コンタクト、例えば、下に横たわる電極１１と
コンタクト層１６との間で述べられたようなものがなけ
ればならないということを要請する。マトリックスにお
けるｘ，ｙ位置の機能素子１７がアドレスされるとき、
隣接する交差点で電流の転移があってはならない（ｘ＋
１，ｙ），（ｘ−１，ｙ），（ｘ，ｙ＋１）または
（ｘ，ｙ−１）。その関係において、図１０のダイオー
ド１８が、電極１１，１２の間の交差点における電極手
段の整流機能と等価のモデルを構成するのみであるとい
うことが理解される。
【００４８】図１０の電極マトリックスにおいて、ｘ，
ｙ電極１１，１２の間の交差点の機能素子に電圧が印加
されるか、またはそれが電界にさらされるとき、機能素
子は、例えば、抵抗、容量または電流／電圧特性におい
て変化を起こす。そして、受動の電気的なアドレス可能
なメモリが実現され、各個別のメモリ素子への書き込み
が行われ、メモリ素子はもちろん図８に示される機能素
子１７を有する電極手段に対応している。コンタクト層
１６それ自体をメモリ材料として用いることもまた可能
であり、そして、メモリ位置またはビット・スポットへ
の、すなわち、別個のメモリ・セルへの書き込みが、電
極手段における能動領域のコンタクト層の電気特性を変
更することによって実行される。例えば、書き込みは、
導電性を破壊することによって実行され、メモリ素子に
おいて電極１１，１２間にもはや電気的なコンタクトが
得られないものとなる。これは、リード・オンリー・メ
モリ（ＲＯＭ）またはＷＯＲＭ型のメモリを実現するの
に用いられる。メモリ１０はまた、コンタクト層におけ
る導電性が、徐々に低減されるように実現される。この
低減が、前もって決められたステップにおいて行われる
ならば、各メモリ素子はいくつかのビットを蓄積し、図
１０におけるメモリ装置が、所定の多重レベルのコード
によって各メモリ・セルにおける蓄積を実現することが
できる。これは、蓄積密度を大きな程度増大することが
できる。その関係で、前述のＮＯ特許出願９７２８０３
はまたも参照される。
【００４９】図８に示される電極手段はまた、一般に、
本発明によるデータ処理装置において論理装置として用
いられる。これは、各電極手段における機能素子１７
が、それがある状態から別のものへと、可能ならばいく
つかの状態の間で切り替えることができ、そしてそれ故
に論理ゲートまたは論理ネットワークを実現するために
用いられるよう適合されることが前提である。図１０に
示される装置がＲＡＭまたはＥＲＡＳＡＢＬＥ型のメモ
リを実現するのに用いられるならば、もちろん同じ条件
が存在する。ＮＯ特許出願９７３３９０において開示さ
れる装置を、純粋に実用的に、１ｃｍ2の大きさのオー
ダーでかつ完全に薄膜技術においてメモリ装置を実現す
るのに用いることができる。そして、別々のメモリ素子
が、実際的にできる限り小さく作られ、電極のためのパ
ターニング方法でコンタクト層及び機能素子を獲得す
る。原則として、コンタクト層における材料が等方性導
電材料であるということに反するものではないが、しか
しこれはコンタクト層が薄く、かつ図１０のマトリック
スにおける電極間交差点である電極手段間の距離が大き
いという条件に基づくものである。図１０に示されるよ
うに、実現されるメモリ装置において高い蓄積密度を有
することが望ましいならば、図８に示されるような電極
手段の延長は小さく、かつ電極マトリックスにおける交
差点１１，１２がお互いに非常に近接して位置付けられ
るものとなる。そして図８の電極手段において、異方性
導電材料を、特にポリマー材料を用いることが明らかに
利点のあるものである。
【００５０】最後に、コンタクト層はまた非線型電流／
電圧特性で実現され、半導体有機材料、例えば、半導体
ポリマーで作られるということが記述される。そして開
始点として図９に示される構造で、図８のトランジスタ
機能をもつ電極手段を実現することが可能となる。これ
についてはここでは更に詳細に記述しないが、本発明に
よるデータ処理装置における処理ユニット及び蓄積ユニ
ットの能動構成素子を実現するのに用いられるトランジ
スタについての記述と関係して以下で記述される。前記
において、図７乃至図１０の記述との関係があって、蓄
積ユニットにおいてメモリとして実現される情報蓄積機
能を実現するのに、そこに示される手段が用いられるこ
とを実質的に前提としている。既に記述された通り、電
極間に用いられる論理材料または能動材料が、元にもど
ることを可能として切り替えることができるならば、一
般に論理装置を実現するのに用いられることに反するも
のはない。図７乃至図１０に示される手段の製造につい
ての更なる記述はここでは省略され、それは、部分的に
は当業者にとって周知のものであり、また部分的には前
述のノルウェー特許出願及びそこに引用される参考文献
に開示されていて、その関係でそこへの参照を一般的に
行うことができる。
【００５１】ここでトランジスタについて、とりわけ本
発明によるデータ処理装置における処理ユニット及び／
または蓄積ユニットの能動構成素子として用いられ、ま
た本発明によるデータ処理装置において用いられるプロ
セッサやインターフェースを実現するのに一般に用いら
れている電界効果トランジスタ（ＦＥＴ）について記述
される。第１のプロセッサ層がシリコン基板に隣接して
備えられるならば、そのプロセッサ層が集積回路の形状
での装置で、そしてモノリシックの集積回路としてでは
あるが、可能ならばまたハイブリッドの集積回路として
実現することができるということにもちろん反するもの
はない。非晶質無機半導体に基づき薄膜技術において実
現される電界効果トランジスタは、実質的にシリコンを
ベースとする技術において通常のモノリシックの解決法
で、例えば集積される。１０ｎｍの厚さの層における非
晶質Ｓｉ：Ｈの形状の能動半導体材料で薄膜トランジス
タの実施例の実例（Ｄ．Ｂ．トマソン（Ｔｈｏｍａｓｓ
ｏｎ）らによるＩＥＥＥＥＩ．Ｄｅｖ．Ｌｅｔｔ．，第
１１７頁第１８巻、１９９７年３月）が図１１に示され
る。金属であるゲート電極２１が基板２０に設けられ
る。このゲート電極の上に窒化シリコン（ＳｉＮ）の形
状で絶縁膜２４が備えられ、その上に１０ｎｍの厚さの
層で、非晶質Ｓｉ：Ｈの形状の能動半導体材料が備えら
れる。ドレイン及びソース電極２２は、それぞれ能動半
導体材料２３上に相互に離れて備えられる。それらはゲ
ート電極２３において用いられるのとは別の金属で作ら
れる。基板Ｓ上に直接かまたは基板Ｓ上に備えられるプ
ロセッサ・インターフェース３に隣接して備えられるプ
ロセッサ層Ｐの使用は、上述の通り双方の層を完全に通
常の半導体技術において、モノリシックかまたはハイブ
リッドの集積回路の形状で実現することを可能とし、ま
た更なる、上に横たわるプロセッサおよびメモリ層が、
実質的な有機材料に基づく技術で完全に実現されるなら
ば、本発明によるデータ処理装置のためのハイブリッド
の解決法が獲得される。
【００５２】プロセッサ層、メモリ層及びインターフェ
ース層の全ての主層が、完全に有機薄膜技術において実
現されることにもまた反するものはない。その関係で、
図１２に示されるような有機薄膜トランジスタを用いる
のが便利である（Ａ・ドダバラパ（Ｄｏｄａｂａｌａｐ
ｕｒ）らによるＡｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．第４２
２７乃至２９頁、第６９巻、１９９６年１２月）。ここ
で、非晶質有機複合体、例えばポリマーまたは芳香族分
子、の形状の能動半導体材料が用いられる。ゲート電極
２１が基板２０上に備えられ、ゲート電極の上に絶縁体
２４が備えられ、それはまたゲート電極の表面に酸化膜
被覆を施すことによって作られ、例えばゲート電極表面
の材料を酸化することによって実現される。ドレイン及
びソース電極が、絶縁体層２４の上に相互に離して備え
られ、ドレインまたはソース電極の上に能動有機半導体
材料の層２３が備えられ、それもまたゲート絶縁体２４
の露呈された部分を被覆する。有機半導体材料は、共役
ポリマーまたは芳香族分子である。
【００５３】図１１及び図１２に示されるような、薄膜
技術において実現される電界効果トランジスタは、垂直
方向に非常に小さな大きさを有しており、それ故本発明
によるデータ処理装置におけるプロセッサ・ユニットと
メモリ・ユニットが前提として生成される、非常に薄い
層において用いられる。しかしながら、図１１及び図１
２において示される電界効果トランジスタは、水平幾何
において実現され、それ故層の比較的大きな水平表面を
占める。垂直幾何で電界効果トランジスタの形状の能動
構成素子が用いられ、薄膜技術において実現され、かつ
有機材料に基づくものであるならば、層においてより大
きな装置が得られる。
【００５４】この種の電界効果トランジスタは、ノルウ
ェー特許出願９８０２２４に開示され、それはここで参
照することによって一体化され出願人に譲渡されてい
る。基板２０上に、トランジスタにおける第１の電極を
構成する導電材料の膜２２が備えられる。この膜上に第
１の絶縁体２５を構成する絶縁材料が備えられ、またそ
の上に、更にトランジスタにおける第２の電極２１を構
成する導電材料が備えられる。この第２の電極２１上
に、トランジスタにおける第２の絶縁体を構成する絶縁
材料２５が備えられ、第２の絶縁体の上に、トランジス
タの第３の電極を構成する導電材料の膜２２’が備えら
れる。電界効果トランジスタとして実現されているの
で、第１及び第３の電極２２，２２’はトランジスタの
それぞれドレイン電極及びソース電極またはその反対を
構成する。第２の電極２１は、ゲート電極を構成する。
第２及び第３の電極２１，２２’及び絶縁体２５の双方
が第１の電極２２上に設けられ、前者が後者の上にあっ
て基板２０が垂直な段を形成し、その延長が図１３の参
照番号２６で指示されている。このように第２または第
３の電極２１及び２２’及び絶縁体２５によって構成さ
れる構造が、第１の電極２２上の垂直な段２６を形成す
る基板の一部及び水平に延びる層のみを覆い、または薄
膜技術において実現される基板は非常に小さく例えば数
十ナノメートルである。垂直な段２６に含まれるゲート
電極２５の露呈された表面上に電界効果トランジスタの
ゲート絶縁体を構成する絶縁材料２４が備えられる。例
えば、トランジスタのソース電極である第３の電極２
２’の上で、垂直な段６の上でトランジスタのドレイン
電極である第１の電極２２の下方に非晶質、多結晶また
は微細結晶、無機または有機半導体材料である能動半導
体材料の層２３が備えられる。
【００５５】ゲート電極２５は、ゲート絶縁体２４によ
って能動半導体材料２３に対し絶縁され、電荷注入が防
止されるものとなる。実質的に垂直なトランジスタ・チ
ャンネル２３’が能動半導体材料２３において定義さ
れ、ソース及びドレイン電極２２，２２’間で、図示さ
れるように垂直な段２６に実質的に隣接して延びる。第
１の電極２２及び第３の電極２２’がそれぞれドレイン
電極であるかソース電極であるかは選択的である。トラ
ンジスタの効果は、ゲート電位によってディプリーショ
ン・モードかまたはエンリッチメント・モードかによっ
て定められる。薄膜技術においてこの電界効果トランジ
スタの製造に関し、引用された特許出願が参照される。
薄膜技術において実現される電界効果トランジスタは、
垂直方向に、本発明によるデータ処理装置において用い
られる薄膜技術において実現されたプロセッサ層または
メモリ層の厚さと完全に一致する大きさを有するが、例
えば図２に示される薄膜トランジスタよりずっと小さな
水平方向の延びを有し、それ故問題の層においてより高
い装置密度を備える。薄膜技術で実現されたＭＩＳ構造
をもつ更なる電界効果トランジスタが、米国特許第５３
４７１４４号（ガーニエル（Ｇａｒｎｉｅｒ）らによ
る）に開示されており、それは参照することによってこ
こに一体化されまた本出願人に譲渡されている。薄膜技
術において実現されそこに示されるＭＩＳＦＥＴが、本
発明によるデータ蓄積装置の切り替えまたは増幅装置と
して用いられる。このトランジスタはソース電極とドレ
イン電極との間に薄い半導体膜を有する。半導体層は、
絶縁材料の薄膜の表面に接触し、それは他方の表面で導
電ゲート電極と接触する。半導体材料それ自体が、測定
された分子量を持つ少なくとも一つの共役有機複合体を
具備する。絶縁材料の薄膜が少なくとも５なる誘電率を
有する絶縁有機ポリマーにおいて作られる。
【００５６】図１１，図１２及び図１３の装置について
の記述に関し、現実に分離され、特筆される層は、本発
明によるデータ処理装置におけるプロセッサ層Ｐまたは
メモリ層Ｍに図示される装置が含まれるとき、副層であ
るということが理解される。
【００５７】更には、半導体が有機ポリマーまたはオリ
ゴマーに基づくものである他の能動半導体複合体も、近
年提案され記述されている。したがって、処理ユニット
または蓄積ユニットである、実質的に有機材料から形成
される装置で、本発明によるデータ処理装置を実現する
ことは一般に困難なものではない。
【００５８】本発明には、電気特性が電磁放射、粒子放
射または電界の影響で変えられる有機材料を用いること
が特に興味深い。とりわけ本発明では、１つ以上の副層
または、１つ以上の主層への接合前後に処理されるその
ような材料から、所定の強度または周波数特性をもつ電
磁放射を印加して個別の主層を生成することが興味深
く、このように、主層に含まれる別々の副層Ｐ，Ｍ，Ｍ
Ｐが、選択された部分において所望の電気特性を、例え
ばマスクを通して空間的に変調される印加放射または空
間光変調器によって得るものとなる。この種のプロセス
は、それ故原則として、共通の半導体技術におけるフォ
トリソグラフィの処理を用いることと類似する。
【００５９】本発明において、プロセッサ層Ｐであれメ
モリ層Ｍであれ、個別の主層は、主層に接合される前に
異なる特性を備えた副層によって構成される。メモリに
おいて例えばメモリ材料は中央の副層に備えられ、そし
て個別の電極層に取り囲まれ、個別の副層の間には個別
の絶縁層が備えられ、このようなものは例えば図７ｇか
ら明らかである。それと対応して、例えば図１２のトラ
ンジスタのような能動装置が、所定の特性を有する副層
２０，２１，２２，２３を堆積することによって構築さ
れる。しかしながら、図１２のトランジスタ構造に類似
するものは、例えば光での照射によって接合する前に別
個の副層が別々に処理されるので、１つの同じ有機材料
中に実現することができると考えられ、パターニングさ
れた及びパターニングされてない副層の各々が、薄膜技
術における電界効果トランジスタの実現に至る所望の電
気特性を得るものとなる。すなわち、第１の副層は絶縁
体、第２の副層は導電体、第３の副層は半導体、第４の
副層は絶縁体、そして最後に第５の副層は再度導電体で
なければならない。本発明で用いられるために、メモリ
・ユニットに関していようとプロセッサ・ユニットに関
していようと、完全に有機材料、例えばポリマーにおい
て実現された能動装置、例えば上述のトランジスタを使
用することも望ましい。同様に、薄膜ポリマーの形状で
完全に実現された集積回路を生成することもとりわけ重
要である。前述の通り、とりわけガーニエルらは実質的
にポリマー技術において完全に実現されるＭＩＳ電界効
果トランジスタを開発し特許を取得している。装置の集
積を同時に可能とする薄膜技術において、有機電解効果
トランジスタを実現できることは一般に重要である。
【００６０】ＵＶ放射への露呈によって所望の電気特性
を備えたポリマー材料を使用して、ポリマーにおいて完
全に実現されたＭＩＳＦＥＴの一例が、Ｄ．Ｍ．デ・リ
ュウ（ｄｅ Ｌｅｅｕｗ）らによるＩＥＤＭ第３３１乃
至３３６頁（１９９７年）の論文「ポリマー集積回路及
び光ダイオード」に開示されている。
【００６１】ポリマーで完全に集積回路を製造するため
に、ドープされた導電ポリアニリン（ｐｏｌｙａｎｉｌ
ｉｎｅ）膜（ＰＡＮＩ薄膜）の光化学反応パターニング
が用いられる。これらは適当な溶媒に溶解し、また溶液
に光開始剤が加えられ、その後溶液がポリアミド膜のよ
うな適当な基板上に堆積される。その後ＰＡＮＩ膜を、
マスクを通して深くＵＶ放射に露呈することによって、
露呈された領域における最初の導電ポリアニリンが、非
導電ロイコエメラルディン（ｌｅｕｃｏｅｍｅｒａｌｄ
ｉｎｅ）の形に変換される。ここでの開始点は導電ポリ
マー材料であり、その面抵抗は、最初は１ｋｇｏｈｍ／
ｓｑｕａｒｅであるが、露呈後それは１０13ｏｈｍ／ｓ
ｑｕａｒｅより大きな面抵抗を得る。
【００６２】このように、そうでなければ導電マトリッ
クスであったものに、誘電体構造が生成される。加え
て、この種の薄膜は、露呈後平坦化される必要がない。
【００６３】図１４は、Ｄ．Ｍ．デ・リュウらによるＭ
ＩＳＦＥＴを示す。ここでドープされたポリアニリンＰ
ＡＮＩがポリイミド基板２０上に薄膜２２として堆積さ
れる。適切なマスクを通してＵＶ光に露呈した後、絶縁
構造２５が、さもなければ導電ＰＡＮＩ膜２３であった
所に形成される。ＰＡＮＩ膜においてなおも導電性の領
域２２が、それぞれＭＩＳＦＥＴトランジスタのソース
及びドレイン電極を定義する。ＰＡＮＩ膜２５は２００
ｎｍよりも厚い必要はなくポリイミド基板２０の厚さと
一致する。ＰＡＮＩ膜２２の上に、更なる層２３が、有
機半導体材料であるポリチエニリン・ビニレン（ｐｏｌ
ｙｔｈｉｅｎｙｌｅｎｅ ｖｉｎｙｌｅｎｅ）またはＰ
ＴＶの形状で堆積される。ＰＴＶ層２３は、典型的には
５０ｎｍの厚さであって、周知の膜堆積技術によって堆
積される。半導体ＰＴＶ膜は、実質的に図１４に示され
るようなＭＩＳＦＥＴトランジスタの電気パラメータを
決定する。ＰＴＶ層の上に、今度はポリビニル・フェノ
ール（ＰＶＰ）の２５０ｎｍの厚さの層２４が、例えば
スピン・デポジションによって堆積される。このＰＶＰ
層２４は、電界効果トランジスタのゲート絶縁体を形成
し、ＵＶ放射及び可視光に対して不透明である。別のＰ
ＡＮＩ膜２１が、ＰＶＰ層２４の上に堆積され、再度紫
外線で照射されてパターニングされ、図１４に示される
ような絶縁構造２５が形成される。領域２１は、なおも
導電性であり、ＭＩＳＦＥＴ構造のゲート電極を形成す
る。
【００６４】そのようなトランジスタのいくつかが、集
積回路において結合されるならば、例えばあるトランジ
スタにおけるソース及びドレイン電極と別のトランジス
タのゲート電極との間の垂直電流接続が用いられなけれ
ばならない。この種の垂直電量は、機械的に実現するこ
とができるが、ＮＯ特許出願９８０３８５において提案
された方法を用いることがずっと興味深く、それは参照
することでここに一体化され、また出願人に譲渡されて
いる。この特許出願において、製造技術に関して数多く
の利点を提供する、本来的に最初は非導電性または誘電
材料である、導電性及び半導体構造を生成する方法が与
えられている。そのような構造は、薄膜において水平及
び垂直の電流路を実現し、例えばさまざまな薄膜技術を
実行し更には同じ技術を用いて能動及び受動装置を実現
するのに用いられる。
【００６５】かなり長い間、ある有機巨大分子、ポリマ
ーまたは生物材料でさえ電気的及び／または光学的信号
を制御または修正する特性を有するということが技術上
周知であった。そのような材料は一般には分子性電子材
料として知られている。この種の材料の一例が、Ｚ．
Ｙ．ファ（Ｈｕａ）とＧ．Ｒ．チェン（Ｃｈｅｎ）によ
るバキューム（Ｖａｃｕｕｍ）第４３巻第１１号第１０
１９乃至１０２３頁（１９９２年）の論文「光、電気及
び電子薄膜メモリ用の新たな材料」において開示されて
いる。この材料は、電子ドナーとしての異なる金属と電
子アクセプタ分子として機能するＴＣＮＱ（７，７，
８，８−テトラシアノクイノジメタン、Ｃ12Ｈ4Ｎ4）に
よって形成される有機金属電荷転送複合体Ｍ（ＴＣＮ
Ｑ）である。この材料は、電界または光放射の影響を受
け、またはその目的で、熱または電界の形で供給される
エネルギーも、高インピーダンス状態から低インピーダ
ンス状態へと移動する。その反応は可逆的で、Ｍ（ＴＣ
ＮＱ）は２状態の切り替え媒体、例えば消去可能なメモ
リ材料を実現するのに用いられるものとなる。電子ドナ
ーＭを、Ｌｉ，Ｎａ，Ｋ，Ａｇ，ＣｕまたはＦｅのよう
な異なる材料の中から選択することによって、ある波長
の光に敏感なＭ（ＴＣＮＱ）改良が得られる。例えば１
００乃至２００ｎｍの薄層において、Ｍ（ＴＣＮＱ）
は、非線型の電流電圧特性、ＲＯＭ及びＲＡＭを実現す
るのに用いられるものを有する。この目的で、Ｍ（ＴＣ
ＮＱ）が電流で制御される２状態の電気切り替えを、安
定して再現できるように可能とすることはとりわけ重要
である。電気的にアドレス可能なメモリにおいて、例え
ば高インピーダンス状態をバイナリー１を表すのに用
い、低インピーダンス状態を０に用いる。２つの状態の
間の移行時間は４００ｎｓ未満である。それ故その材料
は、例えば図７ａ乃至図７ｄと関係して開示され記述さ
れる種の、電気的にアドレス可能なメモリを実現するの
に用いられる。
【００６６】本発明の目的のために、しかしながら、本
発明によるデータ処理装置における副層を、製造工程に
おいて及びプロセッサ層Ｐまたはメモリ層Ｍまたはそれ
らの組み合わせＭＰなる意図した機能による副層の貼り
合わせの前に、よく定義されたモード及び導電の度合い
で、実現することを可能とする材料を利用することがと
りわけ望ましい。そのような材料は、以下で一般に転換
可能な材料ＣＭとして記され、その材料の電子特性の変
換は、光量子放射及び粒子放射双方を含む放射、熱また
は電界の影響のもとで可逆的または非可逆的に起こる。
放射または電界の空間的な変更によって、所望の電子特
性の変換が供給されるエネルギーまたは印加される電界
強度によって、材料はパターニングされる。これは、前
述のノルウェー特許出願９８０３８５においてより詳細
に記述される。前述のＰＡＮＩ膜と対照的に、材料は、
最初は誘電または非導電状態にあることが好ましい。材
料ＣＭが、電界または光によって影響されないとき、そ
れはもちろんその誘電特性を保留し絶縁体を形成し、一
方それは変換の度合いによって、影響される領域で半導
体または導電体の特性をもって現れる。それ故導電膜の
領域は、製造工程において、安定して所定の度合及びモ
ードの導電性が備わり、その目的で導電性をもって現
れ、ダイオード及びトランジスタの能動材料を形成する
個別の副層における電極及び電流路を形成するのに、ま
たは半導体として用いられるものとなる。メモリ材料と
して用いられるならば、変換は更に可逆的なものであっ
て、材料ＣＭが２状態の電気スイッチを構成し、前述し
た種類の電気的にアドレス可能かつ消去可能なメモリを
可能とするものとなる。図７ａ乃至図７ｈに示されるメ
モリと関係する記述について参照のこと。材料ＣＭは、
典型的には有機材料、例えば所定の周波数範囲において
光の影響のもと、最初の第１の状態から第２の状態へと
移行する分子、オリゴマー及びポリマーである。もちろ
ん、第１の状態と第２の状態の間の移行は、導電性の度
合い及びモードにおける変化によって特徴付けられると
いうことが理解される。
【００６７】光の照射によって絶縁状態から導電状態へ
移行する材料の例として、異なる共役ポリマーが記述さ
れ、気体または液体または染料の染み込まされたポリフ
ェニレン・ビニレン（ＰＰＶ）前駆体の形状において適
切なドーパントに露呈することが、照射によってそれら
を共役ポリマーに変換する光の強い周波数選択吸収と同
時に用いられる。更にはＰＰＶ（ＤＭＥＯ−ＰＰＶ）か
ら得られる２，５−ジメトキシフェニレン（ｄｉｍｅｔ
ｏｘｙｐｈｅｎｙｌｅｎｅ）であってもよく、それから
形成される高分子電解質膜の除去反応によって、絶縁か
ら半導体状態へ移行する。そしてレーザー光での照射に
よって完全に共役されたチェーンが形成される。当業者
にとってそのような有機またはポリマーをベースとした
材料の大多数は周知のものであって文献で記述されてお
り、再度前述のノルウェー特許出願及びその中で引用さ
れた参考文献が参照され、その他のものとして有機を基
礎とした薄膜トランジスタの記述がある。半導体ＰＰＶ
は、１０００ｋＶでのＮｅ+のイオン照射によって、ス
ルホン酸塩前駆体によって形成される。
【００６８】図１５は本発明による方法によって生成さ
れ、４つの副層ＳＳ１乃至ＳＳ６をもつ薄膜技術におい
て実現された、導電体及び半導体構造をもつ順方向にバ
イアスされたｐｎ接合ダイオードを示す。層ＳＳ３及び
ＳＳ４は、それぞれ副層ＳＳ２及びＳＳ５における電極
２９の間に備えられる能動半導体材料を含む。副層ＳＳ
３における能動材料２３’は、ｎ型ドープされた半導体
であり、一方副層ＳＳ４における隣接する能動材料２３
はｐ型にドープされた半導体である。層ＳＳ２及びＳＳ
５における電極２９は、水平導電構造または層ＳＳ１及
びＳＳ６における導電路２７によって接触されている。
図１５におけるダイオード構造の個別の層は、典型的に
約１００ｎｍの厚さを有しており、全体構造は、厚さが
１μｍ未満の多層構造を形成するものとなっている。ダ
イオード構造の水平伸長領域は、導電体及び半導体構造
を生成する方法によって決定されるが、例えば可視また
は紫外光を用いることによって１μｍ未満の伸長が得ら
れる。
【００６９】図１６は、本発明で用いられ、完全に薄膜
技術における有機材料で実現されるＭＯＳＦＥＴを概略
的に示す。ゲート電極２１が副層ＳＳ１に備えられて水
平導電構造２７と接続され、一方副層ＳＳ２はゲート絶
縁体２４を構成する。能動半導体材料２３が副層ＳＳ３
に備えられてゲート電極２１として表示される。ソース
及びドレイン電極２２が、続いての副層ＳＳ４に備えら
れる。最上層ＳＳ５における水平導電構造が、副層ＳＳ
４におけるソース及びドレイン電極２２とそれぞれ接触
する。電極及び電流路２７が同じ電気特性を有し、また
水平導電構造２７が層ＳＳ４中に備えられて、そこにお
ける電極２２と接触することができるので、図１６のＭ
ＯＳＦＥＴ構造は、合計４つの副層ＳＳ１乃至ＳＳ４を
具備するものとなる。そして各副層は、特に導電構造か
らなるか、誘電体であるか半導体構造を具備する。この
種のＭＯＳＦＥＴの厚さは１／２μｍであり、現在の技
術で実現されるような水平面における伸長は、最大数μ
ｍから１μｍ未満である。
【００７０】図１６におけるＭＯＳＦＥＴ構造は、今度
は論理ゲート、例えば図１７ａにおいて示されるような
ＣＭＯＳ技術の論理インバータにおいて用いられる。こ
の種のインバータは、それぞれＮＭＯＳＦＥＴ及びＰＭ
ＯＳＦＥＴにおけるドレイン及びソース電極の並列接続
によって形成される。この目的で垂直導電構造２８が生
成されて、全ての副層ＳＳ１乃至ＳＳ１１を通り電極２
２’を接続する。インバータからの出力信号は、この導
電構造２８上を図の左の水平導電構造２７に伝達され
る。ＭＯＳＦＥＴのゲート電極２１は、図の右の副層Ｓ
Ｓ６における水平導電構造２７を介して入力信号を受け
取る。ゲート電極２２はもちろん同じ電位であるので、
それらは図１７に示されるインバータにとって共通であ
り、図において、それらのＭＯＳＦＥＴは、背中合わせ
の配列で実現されることが示されている。また副層ＳＳ
１及びＳＳ１１における垂直導電構造もまた、図１７に
示されるように、副層ＳＳ２及びＳＳ１０に移動され
る。そして、図１７ｂのインバータ構造は、図１７に示
されるような７つのそして１１ではない副層で構成され
る。すべての副層の厚さは１μｍ未満であり典型的には
約０．７μｍの厚さで実現され、一方、インバータの水
平の延びは、図１６におけるＭＯＳＦＥＴ構造の記述と
関係して、前述されるのと同じ大きさを有する。
【００７１】図１６に示されるＭＯＳＦＥＴ構造のよう
な能動構成素子は、本発明において集積回路、例えば本
発明によるデータ処理装置におけるプロセッサを形成す
るのに用いられる。そのような集積回路は、所望の電気
特性を有し、かつ完全に有機薄膜技術において実現され
る構造をもつ副層の積み重ねによって形成される。特に
以下の例は、ＣＭＯＳ技術において実現されるＡＮＤゲ
ートと、例えば図１６に示されるトランジスタ構造を用
いて接続される。
【００７２】電界効果トランジスタのような能動素子
が、いかにして多層構造において、例えば論理ゲートと
して機能装置に結合されるのかを理解するのを容易にす
るために、相補型ＭＯＳ技術（ＣＭＯＳ技術）において
実現されるＡＮＤゲートの回路図を示す図１８が参照さ
れる。ＣＭＯＳ・ＡＮＤゲートは、スイッチとしてのエ
ンリッチメント型のＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴ
それぞれで実現される。２つの入力信号Ａ及びＢが、Ｐ
ＭＯＳＱ1及びＱ2のゲート電極及びＮＭＯＳＱ3及びＱ4
のゲート電極にそれぞれ伝達される。双方の入力信号ス
イッチＡ及びＢがハイであるならば、出力信号Ｘ-はロ
ーである。この場合、Ｑ3及びＱ4は双方ともオンであっ
て、ＰＭＯＳスイッチＱ1及びＱ2は共にオフとなり、す
なわち電流は流れず、それ故出力信号Ｘ-はローとな
る。反対に入力信号Ａかまたは入力信号Ｂの一方がロー
であるか双方ともがローであるならば、それと対応して
ＰＭＯＳトランジスタＱ1及びＱ2はオンに切り替えら
れ、出力信号Ｘ-はハイとなり、直列して接続されてい
るＮＭＯＳＱ3，Ｑ4は、一方かまたは双方ともがオフと
なり電流が流れない。以下で見られる通り装置Ｑ1，
Ｑ2，Ｑ3，Ｑ4はＮＡＮＤゲートを実現し、ＡＮＤゲー
トを実現するためには、ＮＡＮＤゲートの出力を、ＣＭ
ＯＳ技術において並列に接続されるＰＭＯＳスイッチＱ
2及びＮＭＯＳスイッチＱ6をそれぞれ使って、また実現
される論理インバータに接続することが必要である。こ
れは標準ＣＭＯＳインバータであって、その入力信号Ｘ
-がハイであるならばその出力信号Ｘは入力信号Ｘ-の反
転されたものとなり、それ故ローである。反対にローの
入力信号Ｘ-がハイの出力信号Ｘに反転され、これは双
方がハイであるＮＡＮＤゲートへの入力信号Ａ及びＢに
対応する。換言すれば、図１８に示される回路がＡＮＤ
ゲートを実現することは容易に理解され、当業者は、対
応する論理ＯＲ及びＮＯＲゲートが実現され、いかなる
数の入力をも有することを理解する。しかしながら、原
則として、全てのブール関数が、一種類のゲート及びＣ
ＭＯＳ技術において実現される１つ以上のインバータの
組み合わせで、例えば図１６に示されるトランジスタを
用いて実現できる。
【００７３】ＡＮＤゲートは、図１９ａ乃至図１９ｄに
示されるような薄膜技術において、図７に示されるもの
に対応するＭＯＳＦＥＴ構造を用いて、純粋に実用的に
実現することができる。図１９ａ乃至図１９ｄは完全に
薄膜技術において、また４つの副層ＳＳ１，ＳＳ３乃至
ＳＳ５において備えられる能動および受動装置で実現さ
れたＡＮＤゲートを示す。第１の副層ＳＳ１（図１９
ａ）は、下付文字が図１８におけるＭＯＳＦＥＴＱ1乃
至Ｑ6の対応する下付文字を指し示すゲート電極ｇ1乃至
ｇ6を含む。入力Ａ及びＢは、それぞれゲート電極ｇ1，
ｇ3及びｇ2，ｇ4に、水平導電構造または電流路２７を
介して伝達される。それと対応してインバータにおける
ゲート電極ｇ5，ｇ6は、水平電流路２７と接続される。
垂直導電構造が２８で示され、記号Δは、それが副層Ｓ
Ｓ１から垂直方向に上向きに延びることを指示する。図
１９ｂにおいて、記号Δ及び∇は同様に層ＳＳ３におけ
る垂直導電構造２８が、この層を通ってその両面上に垂
直に延びるということを指示する。垂直層ＳＳ３は、層
ＳＳ１における対応するゲート電極ｇ1乃至ｇ6に指定さ
れ、それらを表示する能動半導体材料ｂ1乃至ｂ6を備え
る領域を具備する。層ＳＳ２は、この副層を通ってその
両側上に延びる垂直な導電構造２８から排他的に離れて
おり、ＡＮＤゲートを実現するＭＯＳＦＥＴＱ1乃至Ｑ6
のための共通ゲート絶縁体を形成する誘電体材料からな
ることに注意すべきである。層ＳＳ２は、もちろんＳＳ
１とＳＳ３の間に位置付けられているが、図面からは除
外されている。層ＳＳ４（図１９ｃ）は、層ＳＳ３の上
でそれに隣接して設けられ、対応するＭＯＳＦＥＴＱ1
乃至Ｑ6のそれぞれソース電極ｓ1乃至ｓ6及びドレイン
電極ｂ1乃至ｂ6を具備する。層ＳＳ３に位置する能動半
導体材料ｄ1乃至ｄ6は、ここで縫い線で指示される。垂
直電流路２８もまた層ＳＳ４を通ってその両側に延び、
図１４ｄに示される副層ＳＳ５における水平電流路２７
と接触する。この水平電流路２７ｄは、対応するＭＯＳ
ＦＥＴＱ2，Ｑ3のドレイン電極ｄ2及びｄ3の間の接続に
対応し、また更にＱ1のドレイン電極ｄ1と接続される。
別の水平電流路２７は、Ｑ3のソース電極ｓ1とＱ4のド
レイン電極ｄ4との間の直列接続を実現する。ソース電
極ｓ4及びｓ6は、更なる水平な導電構造を２７上に接地
され、一方層ＳＳ５において最も右の水平導電構造２７
には、電圧Ｖddが供給され、更にＱ1，Ｑ2及びＱ5それ
ぞれのソース電極ｓ1，ｓ2，ｓ5と接続する。図１９ｄ
において最上の更なる水平電流路２７はＱ5，Ｑ6のドレ
イン電力ｄ5，ｄ6とＸで記される出力線との間の並列接
続を形成する。Ｑ1，Ｑ2，Ｑ3，Ｑ4からなるＮＡＮＤゲ
ートからの反転出力信号Ｘ（バー）は、垂直電流路２８
上に伝達される。図２０は、図１９における層が、いか
に積み重ねられた構成で現れ、ここではゲート絶縁体を
そなえる層ＳＳ２が含まれているかを概略的に示す。し
かしながら、明瞭化のため、積層は個別の副層ＳＳ１乃
至ＳＳ５で展開してはいるが正しく表現して示され、全
ての副層を通る垂直電流路２８のコースが縫い線で指示
される。ゲート電極層ＳＳ１乃至ＳＳ５が、下に横たわ
り図示されない誘電体層上に備えられているので、図１
１に示される全体のＡＮＤ構造は０．７５μｍの厚さと
約１００μｍ2（１２．８μｍ2）の面積を有する。それ
故構造の容積は約７５μｍ3となる。控えめの空間上の
解像度で、これは、この種の約１００００の論理ゲート
が、１ｍｍ2の面積上に十分１μｍ未満の厚さで実現さ
れるということを意味する。それと対応して縮小された
電流路２７，２８の長さは一緒にして６０μｍとなる。
【００７４】電流路長の低減およびＡＮＤゲートの構造
の大きな簡略化は、図１に示されるように、ＭＯＳＦＥ
Ｔ構造を垂直に積み重ねることによって達成される。再
度、図１９および図２０と同じ参照番号が用いられ、垂
直ＡＮＤゲート構造が、トランジスタＱ1，Ｑ3のゲート
電極ｇ1およびｇ3が同じ共通の電位上にあり、Ｑ2，Ｑ4
のゲート電極ｇ2およびｇ4が別の共通電位上に、そして
Ｑ5，Ｑ6のゲート電極ｇ5およびｇ5が第３の共通電位上
にあるということを利用しているということが分かる。
それ故、トランジスタＱ1乃至Ｑ6は、対応するＭＯＳＦ
ＥＴ構造Ｑ1，Ｑ3；Ｑ2，Ｑ4；Ｑ5，Ｑ6の共通ゲート電
極ｇ1，ｇ3；ｇ2，ｇ4；ｇ5，ｇ6によってペアになるよ
うに背中合わせとした構成で実現される。ペアとして接
続されたＭＯＳＦＥＴ構造の各々は、図２１においてＭ
ＯＳＦＥＴ構造の各々において、Ｑ3の下、Ｑ1とＱ4の
間、およびＱ2とＱ5の間に位置付けられる絶縁層上に備
えられる。ゲート電極ｇはまた、もちろん、ゲート絶縁
体のそれぞれを具備する明確に記されていない絶縁層に
よって能動半導体材料から絶縁されている。図１９およ
び２０における水平電流路は、ここで層を通って延びる
垂直電流路によって実質的に置き換えられ、図１８の等
価回路に示されるような、同じ接続を備える。とりわ
け、図２０の構成において、また、垂直に実現されてい
る電流路２８が示されており、そして以下に見られるよ
うに、以前通り、Ｑ5，Ｑ6のゲート電極ｇ5，ｇ6を、Ｑ
2，Ｑ3のドレイン電極ｄ2，ｄ3とＱ1のドレイン電極ｄ1
との間の接続に接続する。
【００７５】基板１を含む図２１ａの垂直ＡＮＤゲート
構造は、合計３０の副層によって生成され、そのうちの
６つの比較的厚い絶縁層が、ゲート絶縁体を形成し、ま
た、３つの対応する厚い絶縁層がＭＯＳＦＥＴ構造のペ
アとなった組み合わせを相互に絶縁する。それ故、図２
０の記述と関係して指示されたのと同じ大きさで、図２
１ａの積層構成全体が約３．６μｍの厚さを有し、１６
μｍ2の領域上に備えられる。またここで、ソースおよ
びドレイン電極ｓ，ｄの電流路もまた、これらと同じ層
中に設けられ、このようなものが図２１ｂに示されてお
り、また、図２１ｂの構成の合計容量が、こうして約５
０μｍ3になり、図２０の構成に関して１／３の容量の
低減となる。しかしながら、最も重要なことは、指示さ
れた大きさから図２０における構成にある電流路が、約
５０μｍの長さを有し、図２１ａ，２１ｂの構成におい
て最適の実施例では２０μｍよりも十分小さく、それが
約６０％の低減を意味するということである。この関係
で、図２１ａ，２１ｂが概略的であり、垂直電流路はよ
り明確に現れるために、水平平面中で相互に置き換えら
れるということが、特に考慮されなければならない。し
かしながら、それらは、同じ平面中にあり、構造の側面
の一つに平行である。
【００７６】今日の薄膜技術の範囲の中で、かつ変換可
能な有機材料の照射によって、薄膜中に導電および半導
体構造を作り出すために、前述されたような技術を用い
て、水平方向における一次元の大きさを低減することが
完全に可能となり、少なくとも大きさの一桁だけ構成素
子密度が向上するものとなる。これは、図２０の構成が
１ｍｍ2上に見られる種類の約１０5の論理ゲートを実現
し、また十分１μｍ以下の層の厚さを有し、一方、図２
１ａ、図２１ｂの構成が幾分より良い形状ファクター
で、同じ面積上に約６・１０5のゲートを実現し、装置
密度の向上が、図２０の構成の装置密度に関して約２５
％となることを意味する。この種の構成素子密度の改良
は、前述の通り、大きさの一桁で面積密度を改良するこ
と以外の何ものでもないものを前提としており、これは
おそらくは、上限の無いものであって、０．２μｍの大
きさのオーダーでのピッチは、今日の技術では達成可能
であるように思われ、面積密度を大きさの二桁で増大す
ることが可能となり、そしてそれ故、約０．５μｍの厚
さで１ｍｍ2の大きさの層において１０6の論理ゲートを
備えることができるものとなる。
【００７７】本発明によるデータ処理装置は、好ましく
は、例えば、シリコンの結晶半導体基板上の積層形状
で、そしてその上に適合した無機半導体技術において実
現された層を続けて構成される。この第１の層は、好ま
しくはプロセッサ層Ｐであり、またはプロセッサ・イン
ターフェース、またはプロセッサ層とプロセッサ・イン
ターフェースとの組み合わせを構成し、後者のものは、
他の、例えば、有機技術において実現される多重プロセ
ッサ・ネットワークの制御されたダイナミックな接続性
に貢献し、通常の無機半導体技術において実施される、
底面層の上に積み重ねられたプロセッサ層Ｐまたは組み
合わされたプロセッサとメモリ層ＭＰ中に備えられる。
このようにして、ハイブリッドの無機／有機実施例が得
られ、そのアーキテクチャによって無機半導体層の上の
積層中に備えられる非晶質および多結晶材料をベースと
して、更なるプロセッサおよびメモリと結合される高速
プロセッサ回路が可能となる。このように、完全なデー
タ処理装置がハイブリッドとして現れ、通常の半導体技
術、例えば、シリコンを、また可能ならばガリウム砒素
技術をベースとするもの、更に加えては、有機材料およ
び堆積、パターニングおよび物理的化学的処理のための
それ自体は周知の方法を用いて、その様な材料において
それぞれプロセッサおよびメモリ層Ｐ，Ｍ，ＭＰを生成
するのに適切な技術を含む。このハイブリッドの実施例
の重要な特徴は、例えば、基板においてシリコンをベー
スとする回路が、無機材料からの危害または汚染無しに
シリコン技術の標準的な生産ラインで製造されるという
ことである。有機材料からなる層は、専用の生産ライン
において連続する製造工程において適用される。
【００７８】本発明によってでさえ、層、電流供給およ
び電流路の間の接続は、フォト変換によって生成できる
ことが好ましく、すなわち、最初は有機の誘電体有機層
材料において導電体水平および垂直構造を生成し、電気
接続もまたもちろん、より伝統的な方法、例えば、エッ
チングやパンチングなどを含むリソグラフィーまたは機
械技術によって生成することができる。
【００７９】純粋に語句上は、および製造技術は、とも
にハイブリッドの有機／無機実施例、または完全な有機
実施例におけるもので、有機材料から形成される層は、
導電および半導体構造を生成するための所望の操作を完
了した後に、積層構成で堆積される。別個の層および副
層は、例えば、薄膜のフォト変換についての処理によっ
て、例えば、連続するラインで生成され、その後、層が
一緒に積み重ねられて積層構造を形成する。フォト変換
はまた、すでに積層された処理の施されていない層にお
いても起こるが、しかしこれは、その時の積層が各層に
おける材料がスペクトラムの選択性があり、別々の層に
ついて特定で層から層へと異なる波長範囲の照射を用い
ることのみによって、フォト変換されるものであること
が前提となる。そして、フォト変換は、積層の最も低い
層から始まらなければならない。しかしながら、この種
の方法は、積層される層の数に制限がある。
【００８０】層の処理が連続するラインで別々に起こ
り、そこでラインにおける様々な工程の各層または副層
が、異なる処理工程を経るならば、大きな数の副層が主
層に接合され、また主層が積層構造になることが実際的
に可能となる。層における有機材料と、フォト変換工程
の使用により、今日の無機半導体技術での場合よりもず
っと簡単で安価な製造が可能となる。リールからリール
への処理を用いることで、大容量高速度で、また本質的
な大きさの制限無く生産を実行することが可能となる。
しかしながら、別個の副層を主層に接合し、主層を積層
構成にする上で、別個の層における垂直の導電構造が相
互に正確に重なり合い、例えば、電極および能動半導体
装置における能動半導体材料も同じく正確に重なること
を確実にするために、とりわけ、層間での正確な重なり
合いが重大なものとなる。重なり合いの正確さのための
要件は、導電体および半導体構造の製造において実現さ
れるピッチによって与えられるが、また実際上、例え
ば、強誘電体方法を用いることによって、または機械的
電気的ナノ技術を用いて解決することもできる。しかし
ながら、本発明によるデータ処理装置を実現するのに用
いられる生産方法は、本発明の範囲の外にあり、しかし
ながら、いくつかの関連技術が、公開特許および願書中
に引用した参考文献に記載されており、参照することに
よってここに一体化するものと見なす。
【００８１】本発明によるデータ処理装置は、能動構成
素子を具備する全ての機能ユニットが基板にアクセスで
きなければならないという不利益を完全に無くす。これ
は、設計者に開放された可能性について劇的な結果を有
し、またそれ故、本発明によるデータ処理装置は、デー
タ処理のための革新的な解決法を実行することができ、
性能に関して利点を結果として生じる。
【００８２】このように、本発明によるデータ処理装置
は、原則として機能性ヒエラルキーの第１のレベルで、
無制限に拡張性があり、どれだけのプロセッサとメモリ
層Ｐ，Ｍまたはそれらの組み合わせＭＰが使用されるか
の制限が無い。機能ヒエラルキーの第２のレベルで、拡
張性は、同程度にまで無制限であり、データ処理装置
は、望まれるだけ多くのプロセッサを備えて実現され、
一方、積層構成および垂直導電構造における層の使用に
より、並列して作動すべきプロセッサのネットワークの
最適な相互接続のトポロジーを可能とする。それと対応
して、機能性ヒエラルキーの第２のレベルもまた蓄積ユ
ニットに含まれる異なるメモリの型についての無制限の
拡張性を提供し、かつ原則として、ＲＡＭと集積メモリ
との間の差は、どのようにアドレッシングが起こるかに
のみ依存し、それは好ましくは、データのアクセスおよ
び中央処理ユニットへのそれらの転送を最適化するため
に、各ＲＡＭに専用のプロセッサを指定する。再度、垂
直電流路の使用は、最適に短い信号路を提供し、そして
従来技術を用いるときに存在する待ち時間問題は、実質
的に無くされる。最後に、機能性ヒエラルキーの第３の
レベルのデータ処理装置は、別個のメモリ・ユニットま
たはプロセッサの最適な構成を垂直構造を用いることで
可能とし、そこでは、これらはプロセッサかメモリ・ア
ーキテクチャかを実行するのに用いられる。とりわけ、
機能性ヒエラルキーの第２および第３のレベルの双方
は、第２のレベルで、並列して作動し、また三次元で共
通のプロセッサを実行することを可能とするネットワー
クにおける最適の相互接続性で接続されるプロセッサを
用いることによって、または、個別のプロセッサにおけ
る拡張可能なアーキテクチャを用いる、例えば、パイプ
ライン・プロセッサにおいて「スーパーパイプライン」
することによって、または原則として無制限の拡張およ
び最適な相互接続性をもっての繰り返しに基づいて並列
アーキテクチャを用いることによって、拡張可能な処理
の可能性を提供する。とりわけ、本発明によるデータ処
理デバイスは、貼り付けられたメモリ、すなわち、プロ
セッサ層Ｐ間に貼り付けられたメモリ層Ｍ、または結合
されたメモリとプロセッサ層ＭＰを用いることを簡単に
し、待ち時間の低減および性能の向上が結果として得ら
れている。これは、本発明によるデータ処理装置が、Ｍ
ＩＭＤ処理（多重指令、多重データ）を用いるコンピュ
ータ・アーキテクチャである、あらゆる種類のＭＩＭＤ
アーキテクチャを実現するためのユニークな可能性を提
供する。
【００８３】本発明のデータ処理装置が、いかにして拡
張性ＭＩＭＤアーキテクチャを実現するのに用いられ、
また拡張性データ処理装置に現れる待ち時間および休止
時間を許容し、隠すのにどのようにＩＲＡＭの概念が用
いられるかについて簡単な記述がここで与えられる。
【００８４】前述の通り、基本的な拡張性はまた、特定
のプロセッサまたはメモリ・アーキテクチャを実行する
機能性ヒエラルキーの第３のレベルでもまた利用でき
る。本発明によるデータ処理デバイスにおけるメモリ・
ユニットに関して、その別々のメモリの種類間に一般的
な差異はなく、それらは物理的に同じ原理に基づいてい
る。機能性ヒエラルキーの第２のレベルでのメモリ・ユ
ニットにおけるメモリの構成は、それぞれのメモリが、
ＲＡＭとしてまたは集積蓄積メモリとして実行されるか
どうかを決定する。ＲＡＭと集積蓄積メモリとの間の差
異は、このように使用される尺度とアドレッシング・モ
ードの一つである。原則として、ＲＡＭは、いわば無制
限の大きさに作られ、そして典型的には、本発明による
データ処理装置においては、１００Ｍｂｙｔｅから１Ｇ
ｂｙｔｅまで別々に蓄積するＲＡＭが用いられる。その
サイズのＲＡＭは、ＲＡＭに蓄積されるデータのアクセ
スおよびアドレッシングがプロセッサ容量の大きな部分
を必要とし、そして通常の長いアクセス時間では、この
段階で既に待ち時間の問題が生じている。データ処理装
置における各ＲＡＭをデータのアクセスおよび検索のた
めの専用プロセッサで実行することにより、処理ユニッ
トにおける中央プロセッサまたはＣＰＵを形成するプロ
セッサが、データ処理業務から解放され、指令に基づく
動作を実行するためにのみ排他的に用いられる。この種
の構成は、ＩＲＡＭの概念を実現し、以下で少しばかり
より詳細に記述される。
【００８５】処理ユニットにおける、以下でＣＰＵと記
されるプロセッサのアーキテクチャは、本発明の範囲外
であるが、機能性ヒエラルキーの第３のレベルにある、
データ処理装置が、並列アーキテクチャに基づくＣＰＵ
を含んで、周知の形状のＣＰＵのほとんどを実現すると
いうことが理解される。本発明の目的として、データ並
列性および機能並列性を、例えば、データ並列性のため
にベクトル・アーキテクチャを使用するプロセッサを用
いることによって、結合することが特に適切であり、一
方、機能並列性は同時にパイプライン・アーキテクチャ
によって実現される。概略的にこれは図２２に示され、
それは同時にまた、反復による並列性の概念を例示す
る。数多くのパイプラインＰＬ１，ＰＬ２，．．．ＰＬ
ｍがそれぞれ実行ユニットＥＵ１，ＥＵ２，．．．から
作られる。入力データＤｉｎの異なる組が各個別のパイ
プラインに伝達され、問題のパイプラインＰＬにおける
各ステップについてのそれぞれの実行ユニットＥＵ１，
ＥＵ２，．．．における特定の指令Ｉ１，Ｉ２，．．．
によって処理され、それは一組の出力データＤｏｕｔを
出力する。入力データの組は、連続してローディングさ
れ、パイプラインＰＬの第１の段階の実行ＥＵ１におけ
る指令Ｉ１の実行の後、データの組が更に指令Ｉ２など
によって実行する次の実行ユニットＥＵ２に転送するも
のとなる。同時に、新しいデータの組が、連続的に各個
別のパイプラインＰＬに分配され、それは、組み立てラ
イン技術に基づく生産工程と違わないように、このよう
にデータ処理動作を行う。プロセッサは、全て並列して
作動する多数のパイプラインＰＬを有する。これは、並
列性の新しい概念、すなわち反復を導入する。この場合
に、並列性はまた、機能ユニットの反復、すなわち、多
数存在して並列して作動するパイプラインＰＬによって
達成される。この関係において、例えば、機能ユニッ
ト、この場合はパイプライン、間の並列性の欠如によっ
ておよび、加えて、いわゆるＲＡＷに依存する（Ｒｅａ
ｄ Ａｆｔｅｒ Ｗｒｉｔｅ ｄｅｐｅｎｄｅｎｔ）指
令の処理によって生ずる待ち時間のために、待ち時間を
回避することが重要となるということに注意すべきであ
る。この形状の待ち時間は、固有のものであり、それ
故、処理速度は、反復の形の集積並列性によって得られ
る。最後に、論理的な観点から異なる種類のパイプライ
ンが、例えば、整数または浮動数についての動作のため
の、またはメモリ・アクセスおよび蓄積を実行するため
のものが存在するということに注意すべきである。パイ
プラインの論理の種類によって、問題のパイプラインに
おける段階の数は様々であって、例えば、整数指令また
は論理指令を処理するためのパイプラインは、典型的に
は４乃至６段階を具備しており、一方、浮動数操作を実
行するためのパイプラインは、典型的には、２段階より
多く有している。全ての種類の指令、すなわち、整数指
令，浮動数指令および論理指令が同じ物理的パイプライ
ンにおいて処理され、それは多くのすなわち、１０乃至
１５以上の段階および実行ユニットを具備するとき、ス
ーパーパイプラインという語になる多重機能パイプライ
ンが周知であるということもまた記述される。
【００８６】本発明の目的のために、重要であるのは、
データ処理装置の層をなす実施例によって垂直構造とし
て実行される反復した数多くのパイプラインを持つ、す
なわち、各パイプラインが問題のプロセッサ層における
多くの副層に延びる、マイクロプロセッサの実現が可能
となるということである。各パイプラインＰＬ内の別個
の実行ユニットＥＵは、同様に、実質的に垂直な構造で
構成され、例えば、それらは、図２０に示されるものに
かなり類似して実現される論理ゲートを具備する。
【００８７】本発明において用いられるのに適切な異な
るプロセッサのアーキテクチャを実現することは、前述
の通り本発明の範囲内のものではないが、機能性ヒエラ
ルキーの第３のレベルにおいて、一般に、データ並列ま
たは機能並列概念に基づいていようが、または反復およ
び組み合わさったパイプラインを用いていようが、所望
のプロセッサ・アーキテクチャを実現するのにほとんど
無制限の可能性が存在するということに注意すべきであ
る。
【００８８】とりわけ、本発明の目的は、スレッドまた
は処理レベルでの並列アーキテクチャを実現することが
できるというものである。これは、本発明によるデータ
処理装置が、ＭＩＭＤコンピュータとして実現されるこ
とを意味する。ＭＩＭＤコンピュータは、並列コンピュ
ータの最も一般的なクラスであり、それらはアーキテク
チャの性質からの制限が無く、一組のプロセッサによっ
てデータの組について自発的な動作を行う。スレッド並
列性と処理並列性は、機能並列性のサブクラスを構成
し、スレッドおよび処理の双方は、指令の連続として見
られる。しかしながら、スレッドは、処理内でかつそれ
に属して生成される。処理内で生成される全てのスレッ
ドは、処理の源、とりわけ、アドレス・ベースを共有す
る。換言すれば、プロセス・スレッド・モデルは、プロ
セス・モデルそれ自体よりよりきめ細かい分配モデルを
有する。一般に、ＭＩＭＤ並列コンピュータは、将来の
データ技術を表すものと見なされており、この見解は、
次第に比較的簡単で廉価に多重プロセッサ・システムに
接続されるマイクロプロセッサを作ることを可能とした
集積回路技術内で進んでいる工程において、次第に全て
が優勢なものとなってきている。９０年代の後半におい
て、集積並列システムの形をとるＭＩＭＤコンピュータ
は、１千より多いプロセッサで作られている。これらの
システムは、一般に、拡張性並列コンピュータと呼ばれ
る。本発明によるデータ処理装置は、この種の拡張ＭＩ
ＭＤ並列コンピュータを実現するのに十分適切であっ
て、ヒエラルキーの第１のレベル、すなわち、コンピュ
ータは多数のプロセッサ層と対応するメモリ層の拡張さ
れた数とを認識する、および最適の相互接続性を提供す
るネットワーク・トポロジーの使用で、メモリとプロセ
ッサの配分を可能とする機能性ヒエラルキーの第２のレ
ベルの双方で、拡張は起こる。そして、プロセッサ自体
が、例えば、前述された種類の並列アーキテクチャで実
現されることは必要な要件ではない。ＭＩＭＤコンピュ
ータ・アーキテクチャは、最も簡単な形状において、単
一のメモリ・モジュールと接続された単一のプロセッサ
からなるフォン・ノイマン・コンピュータの自然な一般
化を表す。フォン・ノイマン・コンピュータが拡張され
ていくつかのプロセッサとメモリ・モジュールを具備す
るならば、基本的に、２つの代替がある。第１の代替
は、プロセッサ／メモリのペアを反復して、それらを、
個別の処理素子として結合ネットワークにおいて接続し
たものからなる。いずれの処理素子も、別の処理素子に
おけるメモリ・モジュールに直接アクセスすることはで
きない。この種のＭＩＭＤコンピュータは、分配メモリ
・システムを持つＭＩＭＤアーキテクチャまたは、メッ
セージ分配ＭＩＭＤアーキテクチャと呼ばれ、図２３に
示される構造を有し、そこで、ＰＥは、処理素子または
ノードを、ＭＭはメモリをおよびＣＰＵはプロセッサを
示し、全てのノードＰＥ0，．．．ＰＥnは、結合ネット
ワークＣＮと接続される。図２４は、第３世代の多重コ
ンピュータ組織における処理素子ＰＥのより実際的な組
織を示し、ＳＷは切り替えユニットを、ＣＰは通信プロ
セッサを示す。本発明によるデータ処理装置は、この種
のアーキテクチャを実現するのに十分に適しているが、
例えば、ＭＰ層を通って延びる垂直構造として実現され
る、結合されたＭＰ層と切り替えユニットＳＷにおける
複数のノードＰＥを生成することによって、このアーキ
テクチャの不利益は、メモリＭＭとプロセッサＣＰＵが
お互いに独立して拡張しないように、処理素子ＰＥのみ
が、拡張するというものであるが、それは、多くの目的
について、データ処理装置の柔軟性に強く影響を及ぼ
す。
【００８９】第２の代替は、個別のプロセッサ層Ｐにお
いてか、個別のメモリ層Ｍにおいてかまたは結合された
プロセッサとメモリ層ＭＰにおいてかのそれぞれで、プ
ロセッサとメモリの組を形成するものである。いかなる
プロセッサＣＰＵも、切り替えネットワークＳＮを介し
て、いかなるメモリ・モジュールＭＭにもアクセスする
ことができ、このようなものが、図２５に示されてい
る。メモリ・モジュールの組ＭＭ０，ＭＭ１，．．．
は、全てのプロセッサＣＰＵ０，ＣＰＵ１，．．．によ
って共有される大域アドレス空間を定義する。この種の
並列アーキテクチャは、共有メモリ・システムを備える
ＭＩＭＤコンピュータと呼ばれ、通常は、多重プロセッ
サ・システムとして示され、一方、多重コンピュータの
ための分配メモリ・システムを備えるＭＩＭＤアーキテ
クチャと呼ぶのが普通である。後者はまた、本発明によ
るデータ処理装置上で集積することができるので、後者
の呼称は正確ではなく、おそらくはネットワークにおい
て接続される物理的に別々のデータ処理装置のために保
留されるのが最も良い。トポロジーによって、ＭＩＭＤ
アーキテクチャにおける切り替えネットワークは、静的
または動的ネットワークと分類される。静的ネットワー
クにおいて、切り替えユニットは永久に接続されてお
り、典型的には、直線またはポイントからポイントへの
接続として実現される。通常、分散されたメモリ・シス
テムを備えるＭＩＭＤアーキテクチャは、静的ネットワ
ークに基づいており、一方動的ネットワークは実質的に
多重プロセッサ・コンピュータ、すなわち共有メモリ・
システムを備えたＭＩＭＤアーキテクチャにおいて用い
られる。分配されたメモリ・システムを備えるＭＩＭＤ
アーキテクチャにおいて、ネットワークは本質的にはい
かなる長さでもあり得る送信完了メッセージで占めら
れ、それ故にメッセージ送信プロトコルはこの種のシス
テムにおいて大変重要である。共有メモリ・システムを
備えるＭＩＭＤアーキテクチャにおいて、短いけれども
頻繁なメモリのアクセスが、ネットワークの共通の使用
を特徴付ける。分配メモリ・システムを備えるＭＩＭＤ
アーキテクチャは、プログラムを行う上で特別な問題を
提供するが、一方共有メモリを備えたＭＩＭＤアーキテ
クチャは、通常簡単にプログラム可能であって、記号や
データを分ける必要が無く、また二つ以上のプロセッサ
がコミュニケーションする時、物理的にデータを動かす
必要もない。共有メモリ・システムを備えるＭＩＭＤア
ーキテクチャの不利益は、同期およびメモリの対立によ
る拡張性の問題、数多くのプロセッサで増大する問題で
ある。メモリ容量、すなわちＲＡＭ容量の対応する拡張
性は、待ち時間の問題および一般にＲＡＭ容量における
制限によって困難であることが分っている。
【００９０】本発明によるデータ処理装置は、全ての機
能レベルにおける拡張性を可能とするので、それは、共
有メモリ・システムを備えたＭＩＭＤアーキテクチャに
おける拡張性の問題を克服するために、共通の技術を実
行するのに非常に適切なものとなる。第一に、高い転送
速度および低い待ち時間を提供する切り替えネットワー
クの使用は、高い程度にまで拡張性の改善に貢献する。
更に、共通の共有メモリ・システムを、特別な小さな局
部メモリ、いわゆるキャッシュ・メモリで拡張し、多く
の場合における手順が、プロセッサ（ＣＰＵ）における
キャッシュ・メモリに位置付けられる局部データにアク
セスすることによってのみ実行することができるものと
することが提案されている。残念ながら、いつもがこう
いう場合ではなく、また加えて、新しい問題、キャッシ
ュ・メモリをベースとするシステムの性能を更に制限す
る、いわゆるキャッシュ可干渉問題が生じる。本発明に
よると、これは多かれ少なかれ個別ＣＰＵにおいて局部
メモリを放棄することによって最もよく対処され、そし
て代わりにＩＲＡＭ概念を確立し、そこでは専門のプロ
セッサが各ＩＲＡＭに接続され、全てのプロセッサ、Ｃ
ＰＵおよびアクセス・プロセッサの双方と、共通のプロ
セッサ・バスを介してコミュニケーションする制御およ
び通信プロセッサの制御のもとで、データのへのアクセ
スおよび検索のために排他的に用いられる。コミュニケ
ーションおよび経路付けのために、十分な容量が、最適
な相互接続性を可能とする水平および垂直双方の導電構
造を使用する、本発明によるデータ処理装置の層による
構築によって利点のあるやり方で再度確保される。これ
は、以下で幾分より詳細に記述される。制御および通信
プロセッサ、共通プロセッサ・バスおよびそれと接続さ
れるＩＲＡＭシステムは加えて、いわゆる垂直共有メモ
リ・システムまたは分配共有メモリ・アーキテクチャを
実現することを可能とする。ある意味でこの形状のアー
キテクチャは、分配メモリ・システムを表すが、メモリ
・アドレス空間の組織は、なおも局部メモリ、すなわち
アクセスすることができる全てのＲＡＭが、大域アドレ
ス空間の構成要素を形成し、プロセッサ・ユニットにお
ける全ての単一中央プロセッサが、別々のＲＡＭに、そ
して必要ならば、プロセッサ・バスを介してその他のど
のプロセッサにおける可能な局部メモリにもアクセスす
ることができるようなものである。最後に、全ての拡張
可能な多重プロセッサ・システムにおいて、解決されな
ければならない２つの基本的な問題、すなわち第１に、
遠くからローディングする時の待ち時間を許容し隠す能
力、および第２に、同期エラーによるデッド時間を許容
し隠す能力があるということに注意すべきである。本発
明によるデータ処理装置において共有メモリ・システム
を備えるＭＩＭＤアーキテクチャを用いることによっ
て、ＩＲＡＭ概念および貼り合わされたプロセッサとメ
モリ層を用いること、可能ならば共通のプロセッサとメ
モリ層およびネットワークによって共有される高速制御
および通信プロセッサによって制御されるデータの転送
を用いることによって、第１の問題は簡単なやり方で取
り扱われる。これらの問題のその他の解決方法が、周知
のコンピュータにおいて提案され用いられており、例え
ば、多重スレッド・アーキテクチャおよび高速コンテク
スト切り替え機構を用いることで、遠くからのローディ
ングにおける待ち時間問題および同期における待ち時間
問題を双方とも成功するやり方で解決することができ
る。この方法は、多重スレッド・コンピュータの構築に
つながり、しかしながらそれは、ここでは更に記述され
ない。拡張並列コンピュータの別のまた本質的な問題
は、Ｉ／Ｏ装置およびＩ／Ｏプロセッサの有効な取り扱
いである。この問題は、とりわけ大きなデータ容量が、
Ｉ／Ｏ装置と距離をおいて位置付けられたプロセッサと
の間で転送される時に生じる。
【００９１】本発明によるデータ処理装置において、部
分的に未解決の問題は、全ての機能性レベルでほとんど
無制限の拡張性によって本質的ではないものとされる。
大きなデータ容量の転送は、本質的には既に処理された
データの外部メモリおよび周辺装置、例えば、ディスプ
レイ装置への転送からなる。
【００９２】共有メモリ・システムを備えるＭＩＭＤア
ーキテクチャの実現は、使用される絶対的な数のメモリ
・モジュールおよび、いかにして、これらのメモリ・モ
ジュールがプロセッサと接続されるか、全てのメモリ・
モジュールのアドレス空間が常時システムにおける全て
のＣＰＵにとって利用可能である大域アドレス空間へと
統合されるかを絶対的に意味する。それ故、ＣＰＵおよ
びメモリのための切り替えネットワークが、全てのＣＰ
Ｕの間のまたはＣＰＵとＲＡＭとの間の一時的な接続が
備えられるように、動的ネットワークとして実現されな
ければならない。純粋に実用上、これはメモリのＲＡＭ
モジュールにおけるＲＡＭが、複数のやり方で、例え
ば、貼り合わされたメモリ層Ｍにおいてまたは結合され
たメモリとプロセッサ層ＭＰにおいて、各ＲＡＭがＩＲ
ＡＭとして実現され、またその専用のプロセッサを介し
てバスと接続されることで、分配することができること
を可能とする三次元多重バス・システムを用いることに
よって最もよく達成される。そして、全てのＲＡＭバス
が、共通の制御および通信プロセッサによって制御され
る。キャッシュ・メモリを用いることによって、三次元
多重バス・システムを使用してキャッシュ・メモリの可
干渉性を維持することは困難であることが判明したが、
ＩＲＡＭ概念は、個別のＣＰＵに専門の局部メモリが放
棄でき、一方多かれ少なかれ遠距離ローディングと関係
する待ち時間問題が削減または隠されることを意味す
る。本発明によるデータ処理装置は、三次元バスおよび
ネットワーク・トポロジーを実現することを可能とする
ので、最適な相互接続性を備える動的切り替えネットワ
ークを実現する事が可能となる。原則として、非常に大
きな数のプロセッサは、ここでは全て動的に相互に接続
される。データ処理装置の物理的な大きさによって、Ｒ
ＡＭ容量の適当な拡張で完全な接続性を備えて、動的に
接続される何十ものプロセッサで処理ユニットを実現さ
れる。これはおそらくは、数千のプロセッサで実現され
るクレイ型のスーパーコンピュータと比べて、無理強い
される数ではないが、本発明によるコンピュータの物理
的な大きさに照らして考慮しなければならず、基本的に
はそれは、ＰＣＭＣＩＡカードのための仕様書の一つに
対応する形状ファクターで、そして１ＴＦＬＯＰＳ以上
の処理速度で動作することのできる可能性が予測され実
現される。
【００９３】第４世代のコンピュータにおいては、主要
な３つの型のＭＩＭＤアーキテクチャに多かれ少なかれ
収束することが予測される。それ故、第４世代のコンピ
ュータは、分配メモリ・システムを備えるコンピュー
タ、共有メモリ・システムを備えるコンピュータおよび
多重スレッド・コンピュータの双方から取られる概念を
具備する。より詳しくは、多重スレッド・プロセッサを
経路、キャッシュ、メモリおよびカタログの使用と結び
つけることが可能となることが予測される。本発明によ
るデータ処理装置においては、メモリ・ユニットのＲＡ
Ｍの、ＩＲＡＭ概念および貼り合わせたプロセッサとメ
モリ層、可能ならば組み合わされたプロセッサとメモリ
層を用いて、そして更にはコミュニケーションのための
三次元構造を用いての物理的な実現および構成要素の実
現が、完全にキャッシュ・メモリの使用を削減し、そし
てそれによって待ち時間問題を生じることなくキャッシ
ュ可干渉性の問題が結果として生じている。しかしなが
ら、個別のＣＰＵにおける機能性ユニットが、局部専用
メモリで実現され、例えば、処理速度を増大するために
各機能ユニットにおいて集積されるデータ指令バッファ
として物理的に実現される。
【００９４】既に記述したとおり、ＩＲＡＭ概念が本発
明によるデータ処理装置において用いられ、好ましく
は、専用のプロセッサが各個別ＲＡＭに指定されてこの
ＲＡＭと接続され、そしてその唯一の業務がそこへのア
クセスと検索であり、一方処理ユニットのＣＰＵは完全
に論理および算術演算の実行を排他的に自由に取り扱え
るものとなる。結合されたＩＲＡＭとＣＰＵのレイアウ
トを基本的に実現したものが図２６に示され、それは個
別の層で展開されて本発明によるデータ処理装置におけ
るプロセッサ／ＩＲＡＭモジュールを示す。そこに示さ
れる実施例は、実質的に機能性ヒエラルキーの第１およ
び第２のレベル上の構成に対応することが理解される。
図２６において最も低い層は、基板Ｓを形成し、ここで
結合された制御および通信プロセッサ３０として示され
るプロセッサ・インターフェース３を具備する。制御お
よび通信プロセッサ３０は、プロセッサ・バス４を介し
てＩ／Ｏ回路３１に接続され、それは今度は、外部装置
および周辺装置とのコミュニケーションを実現するため
にＩ／Ｏインターフェース８と接続される。単一のライ
ン３３がまた、制御および通信プロセッサ３０をＩ／Ｏ
回路３１と接続する。更なる回路３２が基板Ｓ上に備え
られ、同様にプロセッサ・バス４を介して制御および通
信プロセッサ３０と接続される。この更なる回路３２
は、必要に応じて専用の回路、例えば、プログラム可能
な符号器の形状で実行される。制御および通信回路３０
上の記号Δは、プロセッサ・バス４が更に垂直バスとし
て基板Ｓの上に備えられる第１のプロセッサ層Ｐ1に伝
えられ、そこでプロセッサ・バス４は、層Ｐ1中に設け
られるマイクロプロセッサまたはＣＰＵ５を制御および
通信プロセッサ３０と相互接続する水平バスにおいて分
岐することを指示する。これにより、ここで４つの数で
示されるが、この数に限定される必要は全く無いマイク
ロプロセッサ５が並列で作動できることが確実になる。
第一のプロセッサ層Ｐ1の上に隣接して第２のプロセッ
サ層Ｐ2が備えられ、それはプロセッサ・バス４を介し
て層Ｐ1に接続される。プロセッサ層Ｐ2においては、多
数の専用プロセッサ３４が備えられ、図２６に示される
ようなメモリ層Ｍに備えられる多数のＲＡＭ６にアクセ
スするよう適合される。これは、メモリ／プロセッサ・
インターフェース７を介して起こり、それは、プロセッ
サ層Ｐ2とメモリ層Ｍとの間に貼り付けられる、より正
確には表記されない別の層中に備えられる。各ＩＲＡＭ
プロセッサ３４は、それぞれ指定されたインターフェー
ス７を介して、メモリ層ＭにおけるＲＡＭ６と接続さ
れ、独自に指定されたＲＡＭにおけるデータへのアクセ
スと検索およびさらにプロセッサ・バス４上の検索され
たデータの、中で処理を行うマイクロプロセッサ５への
転送のために排他的に作動する。この関係で、ここでは
三次元プロセッサ・バスとして予測し、構成されるプロ
セッサ・バス４が、ここでは図示されないスイッチやマ
ルチプレクサで実現されてもよいということが理解され
るべきである。
【００９５】プロセッサ層Ｐ1およびＰ2は、プロセッサ
・モジュールを実現し、またプロセッサ層Ｐ2、インタ
ーフェース７と貼り合わされた層およびＲＡＭ層Ｍは、
本発明によるデータ処理装置におけるＩＲＡＭモジュー
ルを実現する。もちろん、図に示されるようなＩＲＡＭ
プロセッサ７と指定されるＲＡＭ６の数が、必ずしもそ
れぞれ８に限定される必要は無く、各々より大きなまた
はより小さな数を具備してよいことが理解される。更に
は、各ＲＡＭ６は、例えば、少なくとも１Ｋｂの幅を持
つメモリ・ポートを具備し、または独自の幅の等しいメ
モリ・ポートを備えるいくつかのメモリ・グループから
なる。原則として、ＩＲＡＭモジュールにより提供され
るメモリ・バンド幅は、メモリ・ポートの数、ポート幅
およびポート周波数の積である。プロセッサ・バス４
は、プロセッサ層Ｐ2において、水平バスを介してＩＲ
ＡＭプロセッサを一緒に接続し、一方ＩＲＡＭプロセッ
サ３４とインターフェース７を介してのＲＡＭ６との間
の接続は、層Ｐ2，Ｍにおける垂直導電構造として形成
され、それは本発明によるデータ処理装置におけるＩＲ
ＡＭモジュールを形成する。層Ｍにおいて、各ＲＡＭ６
は、水平メモリ・バス３７を介してかつ更に図示されな
いメモリ・インターフェース１へと導く垂直メモリ・バ
ス２を介して相互接続される。図５参照。メモリ・イン
ターフェース１は、更にここでは示されないメモリへの
接続を提供し、それは更に例えば、本発明によるデータ
処理装置における蓄積ユニットの集積メモリを実現す
る、図示されないメモリ層に備えられる。このメモリ・
インターフェース１は、加えて、データを直接蓄積ユニ
ットにローディングするための独自のＩ／Ｏインターフ
ェース９を有し、このようなものは前述の図５に示され
ている。また、プロセッサ・バス４は、図において３６
で指示される垂直バスを介して、メモリ・インターフェ
ース９と接続される。更に、各層において菱形に分割さ
れた記号３５は、問題の層を通って垂直に延びる垂直構
造をここのプロセッサ・バス４がいかにして形成するか
を指示する。
【００９６】図２６の実施例は、機能性ヒエラルキーの
第２のレベル上の反復の例、すなわち、前述され減速と
して図２５に示されたような共有メモリ・システムを備
えるＭＩＭＤアーキテクチャを実行するための多重プロ
セッサ解決法を示す。制御および通信プロセッサ３０を
介して、全てのプロセッサ５，３４が、完全な接続性が
得られるように相互接続される。プロセッサ層Ｐ1にお
ける各マイクロプロセッサＣＰＵは、ＲＡＭ６における
データのアクセスおよび検索のためのＩＲＡＭプロセッ
サ３４の間で自由に切り替えられる。それ故、メモリ層
Ｍにおける全てのＲＡＭ６は、プロセッサ層Ｐ1におけ
る各マイクロプロセッサ５の大域アドレス空間を構成す
る。プロセッサ・バス４およびインターフェース７の垂
直区分における垂直導電構造を広く用いることで更に待
ち時間の低減に貢献する。
【００９７】図２６に示されるデータ処理装置の実施例
が、カード・フォーマットに適合され、またはその他の
便利な形状ファクターに従わされる。基板Ｓは、好まし
くは、シリコンで作られ、通常の無機半導体技術におい
て形成される構成要素は、完全に無機材料、例えば、ポ
リマーで実現されるプロセッサおよびメモリと一緒にハ
イブリッドの無機／有機の構造的な解決法を包含する
が、データ処理装置はまた完全に有機材料で実現されて
も良い。適切な形状ファクターを用いることによって、
シリコン基板は、層のように積み重ねられた構成のそれ
ぞれの側面端に沿って備えられる１つ以上のシリコン・
パネルで置き換えることができる。無機半導体技術にお
いて実現される回路や構成要素は、側面パネルに備える
ことができ、少なくとも１つの、しかし好ましくは、よ
り多くの層における電気的な端部接続を介して層中の導
電構造と接続される。
【００９８】好ましい実施例の前述した例において示さ
れるとおり、実際に応用されるデータ処理装置は、Ｉ／
Ｏ装置および外部および周辺装置、例えば、キーボー
ド、ＣＤ−ＲＯＭのような通常のメモリおよびディスク
・メモリまたは表示ユニットと接続される。しかしなが
ら、それは、本発明によるデータ処理装置が、例えば、
内臓ディスプレイを備えて実施されることと反するもの
ではない。データ処理デバイスが、カード・フォーマッ
トにおいて実施されるならば、ディスプレイはカードの
最上の層中で基板の反対側に備えられ、全有機技術にお
いて実現される。この種のディスプレイは、図８乃至図
１０に示され、それと関係して記述された技術で実現さ
れる。ディスプレイの別々の画素は、この場合、図８ａ
乃至図８ｃの電極手段における機能性素子１７に対応
し、それはこの目的で発光構成素子として実現される。
この関係において、前記引用されたＮＯ特許出願９７３
３９０を再度参照する。本発明によるデータ処理装置
は、加えられた電力供給で駆動され、そして図示されな
い接触手段および駆動手段が、例えば、基板との関係に
おいて提供される。しかしながらそれは、独自の、個別
のまたは内蔵された電源を、例えば、カード・フォーマ
ットの使用で、それ自体の電源モジュールに配置するこ
とができる薄型平面バッテリーの形状で、例えば、基板
Ｓの底面上に用いることに反するものではない。
【００９９】本発明によるデータ処理装置はまた、完全
に機能性ヒエラルキーの第２のレベル上で拡張できるの
で、現実には備えられるＣＰＵ５およびＲＡＭ６の数に
制限は無い。しかしながら、ＲＡＭとＣＰＵとの間に１
対１の対応が必ずしもある訳でなく、データは、ＲＡＭ
層のどのＲＡＭ６からでもＣＰＵ５へと取ってこられる
ということが、理解されるべきである。同時に、ＲＡＭ
アクセスのための専用のプロセッサ３４が、ＩＲＡＭ概
念を実現し、そしてここでそれは、もちろんＲＡＭ６と
アクセス・プロセッサ３４との間で１対１の対応にあ
る。
【０１００】本発明によるデータ処理装置の基礎を形成
する拡張性の概念は、提案されたＩＲＡＭシステムの記
述との関係における紹介で与えられたパラメータと一体
化される。例えば、本発明によるデータ処理装置が、Ｐ
ＣＭＣＩＡカードに対応する形状ファクターで、すなわ
ち、クレジットカードの大きさでＰＣＭＣＩＡタイプI
については厚さが３．３ｍｍ、タイプIIについては５ｍ
ｍおよびタイプIIIについては１０．５ｍｍで実現され
るとするならば、Ｇｂｙｔｅの容量を備えるＲＡＭおよ
びＴｂｙｔｅの容量を備える集積メモリを実現する事が
可能となる。そして、機能性ヒエラルキーの第１のレベ
ル上で、この種のカード構成において、約一千から数千
のプロセッサとメモリ層Ｐ，Ｍ，ＭＰが並列処理のため
の多数のインテリジェントＲＡＭ（ＩＲＡＭ）と一緒に
実現される。原則として、各個別のプロセッサまたはそ
の実行ユニットでさえ、動的に直接ＲＡＭに指定され
る。いわゆる垂直分配メモリ・システムの生成は、各個
別ＣＰＵに垂直な局部アドレス空間を提供し、それ故、
分配メモリ・システムを備えたＭＩＭＤアーキテクチャ
と共有メモリ・システムを備えたＭＩＭＤアーキテクチ
ャの利点を結合することができ、かつ対立の無い大域物
理アドレス空間を提供する。その意味するところは、数
Ｔｂｙｔｅｓ／ｓの範囲にあるメモリ・バンド幅が、単
に実現されることである。同時にデータおよび機能並列
ＣＰＵアーキテクチャの結合が、例えば、１０5の並列
浮動数パイプラインを用いて約１ＴＦＬＯＰＳなる論理
上の処理速度を提供する。本発明のメモリ容量は、いず
れにしろ制限が無く、ＲＡＭ容量はプロセッサ容量と共
に拡張し、積層中における垂直および水平構造の制限な
い組み合わせの可能性のおかげで、なおも最適な相互接
続性を保持する。例えば、タイプIのＰＣＭＣＩＡカー
ドとして構成される、本発明によるデータ処理装置は、
１０００層の積層の集積メモリ、各層において面積１０
０ｍｍ2および蓄積密度１０7ｂｉｔ／ｍｍ2、で例え
ば、各々２５０頁の普通の本１０6冊に対応する１．２
５・１０12ｂｙｔｅ（１．２５Ｔｂｙｔｅ）を蓄積する
ことができる。例えば、ＦＡＳＴ Ｖｉｄｅｏ Ｔｒａ
ｎｓｆｅｒとして商業化されていて、出願人の子会社で
あるオスローの会社Ｆａｓｔ Ｓｅａｒｃｈ ＆ Ｔｒ
ａｎｓｆｅｒ ＡＳによって開発された種のデータ圧縮
技術であれば、標準ビデオ・フォーマットから圧縮され
た、夕刻の長さの映画が１５００本以上、例えば、後の
復号および表示のために、本発明によるデータ処理装置
において蓄積される。
【０１０１】しかしながら、本発明によるデータ処理装
置は、決してＰＣＭＣＩＡカードとして実現されなけれ
ばならないものではないことに注意すべきである。反対
に、それはその目的のために適切な形状ファクタを与え
ることができ、例えば、薄いフレキシブルなシートまた
はいかなる長さでもあるバンドとして実現され、可能な
らばより少ない層で、また望ましくはハイブリッドの解
決法を使わずに有機材料で実現される。
【０１０２】本発明によるデータ処理装置をまとめる
と、ＰＣＭＣＩＡのような標準カード・フォーマットに
おいて全て実現される前に、第１の現実のパーソナル・
コンピュータに完全な携帯性を提供し、それは選択によ
ってはディスプレイ装置、キーボードおよびプリンタの
ような適切な周辺ユニットとどこででも接続され、また
プロセッサ機能およびアクセス時間に関して、いわゆる
スーパーコンピュータをも含めて全ての周知のコンピュ
ータを越える能力を有する。本発明によるデータ処理装
置の生産コストは、決して法外なものではなく、反対に
今日のＰＣのそれをずっと下回ることが期待され、今日
のデータ技術の概念に関してパラダイムの移行を表し、
個別化され、そして全く個人的な意味でさえものデータ
処理のほとんど無制限の可能性を提供する。 ［図面の簡単な説明］
【図１】従来技術によるベクトル・マイクロプロセッサ
を備えたＩＲＡＭを概略的に示す。
【図２】積層の形状で集積された本発明によるデータ処
理装置を概略的かつ原則として示す。
【図３】本発明によるデータ処理装置の第１の実施例を
概略的に示す。
【図４】本発明によるデータ処理装置の第２の実施例を
概略的に示す。
【図５】本発明によるデータ処理装置の第３の実施例を
概略的に示す。
【図６】本発明によるデータ処理装置の第４の実施例を
概略的に示す。
【図７ａ】本発明によるデータ処理装置における蓄積ユ
ニットに用いられるメモリの平面図および断面をそれぞ
れ概略的に示す。
【図７ｂ】本発明によるデータ処理装置における蓄積ユ
ニットに用いられるメモリの平面図および断面をそれぞ
れ概略的に示す。
【図７ｃ】図７ａにおけるメモリのメモリ素子の第１の
実施例の断面である。
【図７ｄ】図７ａにおけるメモリのメモリ素子の第１の
実施例の断面である。
【図７ｅ】図７ａにおけるメモリのメモリ素子の第２の
実施例の断面である。
【図７ｇ】いくつかの積み重ねられたメモリ層を具備す
る蓄積ユニットの断面である。
【図７ｈ】図７ｇにおける蓄積ユニットの詳細である。
【図８ａ】図７ａにおけるメモリにおいて用いられるメ
モリ素子の第３の実施例の斜視，断面および平面図をそ
れぞれ示す。
【図８ｂ】図７ａにおけるメモリにおいて用いられるメ
モリ素子の第３の実施例の斜視，断面および平面図をそ
れぞれ示す。
【図８ｃ】図７ａにおけるメモリにおいて用いられるメ
モリ素子の第３の実施例の斜視，断面および平面図をそ
れぞれ示す。
【図８ｄ】図７ａにおけるメモリにおいて用いられるメ
モリ素子の第３の実施例の斜視，断面および平面図をそ
れぞれ示す。
【図９】図８において示されるメモリ素子の基本的な実
施例である。
【図１０】図７ａにおけるメモリにおいて用いられ、図
８において示される実施例におけるメモリ素子を用いる
電極マトリックスを概略的に示す。
【図１１】本発明によるデータ処理装置において用いら
れる第１の電界効果トランジスタ（ＦＥＴ）を示す。
【図１２】本発明によるデータ処理装置において用いら
れる第２の電界効果トランジスタを示す。
【図１３】本発明によるデータ処理装置において用いら
れる第３の電界効果トランジスタを示す。
【図１４】本発明によるデータ処理装置において用いら
れる第４の電界効果トランジスタを示す。
【図１５】層材料の変換によって生成され、本発明によ
るデータ処理装置において用いられるダイオード構造の
概略断面を示す。
【図１６】層材料の変換によって生成され、本発明によ
るデータ処理装置において用いられるＭＯＳＦＥＴ構造
の概略断面を示す。
【図１７ａ】図１６のＭＯＳＦＥＴ構造を使用し、本発
明によるデータ処理装置において用いられる論理インバ
ータ構造の概略断面を示す。
【図１７ｂ】図１７ａのインバータ構造の変形の概略断
面を示す。
【図１８】ＣＭＯＳ技術において実現されるＡＮＤゲー
トの等価図である。
【図１９ａ】薄膜技術において実現され、図１６に示さ
れるようなＭＯＳＦＥＴ構造を用いての図１８の等価図
によるＡＮＤゲート構造における副層の平面図である。
【図１９ｂ】薄膜技術において実現され、図１６に示さ
れるようなＭＯＳＦＥＴ構造を用いての図１８の等価図
によるＡＮＤゲート構造における副層の平面図である。
【図１９ｃ】薄膜技術において実現され、図１６に示さ
れるようなＭＯＳＦＥＴ構造を用いての図１８の等価図
によるＡＮＤゲート構造における副層の平面図である。
【図１９ｄ】薄膜技術において実現され、図１６に示さ
れるようなＭＯＳＦＥＴ構造を用いての図１８の等価図
によるＡＮＤゲート構造における副層の平面図である。
【図２０】図１９における積層ＡＮＤゲート構造で、別
個の副層に分解した立体を示す。
【図２１ａ】図２０におけるＡＮＤゲート構造の別の変
形であって、別個のＭＯＳＦＥＴ構造が、垂直構成でお
互いの上に備えられ、かつ共通ゲート電極と相互にペア
にされているのを概略的に示す。
【図２１ｂ】図２１ａにおける実施例の変形を簡略化し
て概略的に示す。
【図２２】データ並列処理および機能並列処理を結合
し、本発明によるデータ処理装置において用いられるプ
ロセッサ・アーキテクチャを概略的に示す。
【図２３】分配メモリ・システムを備えるＭＩＭＤアー
キテクチャの原理を概略的に示す。
【図２４】図２３のＭＩＭＤアーキテクチャのより実際
的な実施例を概略的に示す。
【図２５】共用のメモリ・システムを備えるＭＩＭＤア
ーキテクチャの原理を概略的に示す。
【図２６】図２５におけるＭＩＭＤアーキテクチャが、
本発明によるデータ処理装置においていかに実現される
かを示す。
フロントページの続き (72)発明者 レイスタッド、ゲイリー、アイ ノルウェー国 サンドビカ、ヨングスツ ベン 19 (56)参考文献 特開 平９−92781（ＪＰ，Ａ) 特開 平５−190768（ＪＰ，Ａ) 特表 平９−503622（ＪＰ，Ａ) 国際公開97／015954（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/00 - 25/18

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】 １つ以上のプロセッサを具備する処理ユ
    ニットと、１つ以上のメモリを具備する蓄積ユニットと
    を具備する拡張性集積データ処理装置、特にはマイクロ
    コンピュータであって、前記データ処理装置は、キャリ
    ア基板（Ｓ）上に備えられ、相互に隣接し実質的に平行
    に積み重ねられた主層（Ｐ，Ｍ，ＭＰ）を具備し、前記
    処理ユニットおよび蓄積ユニットは１つ以上の主層に設
    けられ、各別個の主層は、１つ以上のプロセッサおよび
    ／または１つ以上のメモリを具備し、かつその層中また
    は層上の各主層は、その主層において内部電気接続を形
    成する導電構造を具備する前記データ処理装置におい
    て、 各主層は、複数の副層から形成され、各副層は、所定幾
    何学形状の範囲の定まった部分を具備し、その範囲の定
    まった部分は、副層においてそれぞれ誘電体、半導体ま
    たは導電体領域を形成し、その副層は、少なくとも１つ
    の誘電体部分に加えて１つ以上の半導体および／または
    導電体部分を具備し、各副層において所定の電気特性を
    持つ特定の範囲の定まった部分が、少なくとも１つの隣
    接する、隣り合った副層の１つ以上の対応する部分に的
    確に重畳した関係で備えられ、このように備えられたそ
    の特定の部分は、垂直に１つ以上の副層を通って延在し
    て、副層の平面において範囲の定まった集積回路素子を
    形成し、副層材料の組成および電気特性に依存する各回
    路素子は、各主層において能動および／または受動回路
    素子を形成し、その能動および／または受動素子は、少
    なくとも抵抗、キャパシタ、ダイオード、トランジスタ
    およびメモリ素子の一つを具備し、各場合においてそれ
    らは相互に電気的に相互接続された主層において１つ以
    上のプロセッサおよび／または１つ以上のメモリを実現
    し、前記導電構造は、副層における導電体部分によって
    形成され、水平導電体構造を作り出すためにそれぞれ水
    平に延び、または垂直導電体構造を作り出すためにその
    副層に隣接する１つ以上の隣り合った副層における対応
    する導電体部分と的確に重畳した接続において設けられ
    るものであって、副層において集積される導電体構造
    は、主層に置いて三次元の電気的相互接続ネットワーク
    を形成し、そこにおける回路素子を相互に三次元におい
    て相互接続し、また選択的には主層も相互に接続し、ま
    た更に主層をおよび／または基板を備える主層を相互に
    接続するためにかつ前記データ処理装置の外部への接続
    を作り出すために、前記データ処理装置において追加の
    導電体構造が備えられることを特徴とする前記データ処
    理装置。
  2. 【請求項２】 機能性ヒエラルキーの第１のレベル上
    で、１つ以上の主層を結合されたプロセッサとメモリ層
    （ＭＰ）として、または１つ以上の主層を実質的にプロ
    セッサ層（Ｐ）として、または１つ以上の主層を実質的
    にメモリ層（Ｍ）として、機能的に構成する技術におい
    て、１つ以上の主層を構成する前記副層が実現されるこ
    とを特徴とする請求項１に記載の拡張性集積データ処理
    装置。
  3. 【請求項３】 主層（Ｐ，Ｍ）中の処理ユニットが、機
    能性ヒエラルキーの第２のレベル上に、１つ以上のプロ
    セッサ（５）または１つ以上のプロセッサ（５）の１部
    として構成され、少なくとも１つのプロセッサが、前記
    データ処理装置における中央処理ユニットまたはマイク
    ロプロセッサ（５）を構成し、かつ他の更なるプロセッ
    サが、選択的に制御及び／または通信プロセッサとして
    それぞれ構成されることを特徴とする請求項２に記載の
    拡張性集積データ処理装置。
  4. 【請求項４】 中央処理（５）ユニットが、機能性ヒエ
    ラルキーの第３のレベル上に、１つの同じ主層（Ｐ，Ｍ
    Ｐ）または２つ以上の主層（Ｐ，ＭＰ）または主層を構
    成する副層において最適な相互接続トポロジーを提供す
    るように備えられて並列に作動するいくつかの実行ユニ
    ットと並列なプロセッサとして、機能的に構成されるこ
    とを特徴とする請求項３に記載の拡張性集積データ処理
    装置。
  5. 【請求項５】 ２つ以上の中央処理ユニットが備えら
    れ、各中央処理ユニット（５）が、相互に相互接続さ
    れ、並列して作動するように適合され、かつ各々の中央
    処理ユニットが最適な内部接続トポロジーを提供するよ
    う１つの同じ層（Ｐ，ＭＰ）または２つ以上の層（Ｐ，
    ＭＰ）に的確に重畳した状態で備えられることを特徴と
    する請求項３に記載の拡張性集積データ処理装置。
  6. 【請求項６】 主層（Ｍ，ＭＰ）における蓄積ユニット
    が、機能性ヒエラルキーの第２のレベル上に、１つ以上
    のメモリまたは１つ以上のメモリの１部として機能的に
    構成され、少なくとも１つのメモリは、ＲＡＭを構築し
    て、少なくとも１つの中央処理ユニットまたはマイクロ
    プロセッサと接続され、かつ他の更なるメモリが、選択
    的に高速メモリ、ＲＯＭ、ＷＯＲＭ、ＥＲＡＳＡＢＬＥ
    及びＲＥＷＲＩＴＥＡＢＬＥとしてそれぞれ構成される
    ことを特徴する請求項３に記載の拡張性集積データ処理
    装置。
  7. 【請求項７】 １つ以上のＲＡＭ（６）が中央処理ユニ
    ット（５）に接続され、それぞれ中央処理ユニット
    （５）に設けられた２つ以上のサブユニットに割当ら
    れ、ＲＡＭ（６）及びサブユニットは、選択された組み
    合わせで、１つ以上の主層（Ｐ，Ｍ、ＭＰ）に分配され
    て最適な内部接続トポロジーを提供することを特徴とす
    る請求項６に記載の拡張性集積データ処理装置。
  8. 【請求項８】 １つ以上の共通ＲＡＭ（６）に接続され
    る２つ以上の中央処理ユニット（５）が備えられ、各中
    央処理ユニットが、相互に隣接するプロセッサ，メモリ
    又は主層（Ｐ，ＭＰ）に備えられ、または２つ以上のプ
    ロセッサ、メモリ又は主層（Ｐ，ＭＰ）の間に選択され
    た組み合わせで分配され、かつその共通ＲＡＭが、選択
    された組み合わせで、１つ以上の主層（Ｐ，ＭＰ）中に
    及び／または後者に隣接するかその間に貼り合わされる
    １つ以上のメモリ層（Ｍ）中に備えられて最適の内部接
    続トポロジーを提供することを特徴とする請求項６に記
    載の拡張性集積データ処理装置。
  9. 【請求項９】 少なくとも蓄積ユニットの１部が、集積
    メモリを構築し、その集積メモリは、選択的にＲＡＭ，
    ＲＯＭ，ＷＯＲＭまたはＥＲＡＳＡＢＬＥまたはＲＥＷ
    ＲＩＴＥＡＢＬＥまたはそれらの組み合わせとして構成
    されることを特徴とする請求項６に記載の拡張性集積デ
    ータ処理装置。
  10. 【請求項１０】 データ処理ユニットが、いくつかのプ
    ロセッサ層（Ｐ）及びいくつかのメモリ層（Ｍ）を具備
    しており、そのメモリ層（Ｍ）間の、信号路を低減する
    ために、及びプロセッサ層（Ｐ）が後者の間に、貼り合
    わされることを特徴とする請求項２に記載の拡張性集積
    データ処理装置。
  11. 【請求項１１】 他の主層における導電体構造と接触す
    るためにおよび／または主層と基板との間の電気接続を
    提供するために、１つ以上の主層（Ｐ，Ｍ，ＭＰ）の少
    なくとも一方の側面端にまたはそれらの上に端部電気接
    続として更なる電気構造が備えられることを特徴とする
    請求項１に記載の拡張性集積データ処理装置。
  12. 【請求項１２】 １つ以上の主層（Ｐ，Ｍ，ＭＰ）にお
    ける垂直導電構造として更なる導電体構造が備えられ、
    他の主層における導電体構造と接触するためにおよび／
    または主層と基板との間に電気接続を提供するために、
    それらの主層を横切る方向であって、それらの平面に垂
    直に電気接続を形成することを特徴とする請求項１に記
    載の拡張性集積データ処理装置。
  13. 【請求項１３】 １つ以上の主層（Ｐ，Ｍ，ＭＰ）が有
    機薄膜材料から形成され、その有機薄膜材料は、モノマ
    ー、オリゴマー及び重合体有機材料及び金属有機複合体
    またはこの種の材料の組み合わせの中から選択されるこ
    とを特徴とする請求項１に記載の拡張性集積データ処理
    装置。
  14. 【請求項１４】 全ての主層（Ｐ，Ｍ，ＭＰ）が有機薄
    膜材料から形成されることを特徴とする請求項１３に記
    載の拡張性集積データ処理装置。
  15. 【請求項１５】 １つ以上の主層（Ｐ，Ｍ，ＭＰ）が無
    機薄膜材料から形成され、その無機薄膜材料が、結晶、
    多結晶及び非晶質薄膜材料またはこの種の材料の組み合
    わせから選択されることを特徴とする請求項１に記載の
    拡張性集積データ処理装置。
  16. 【請求項１６】 ２つ以上の主層（Ｐ，Ｍ，ＭＰ）が、
    有機及び無機薄膜材料の双方またはこの種の材料の組み
    合わせから形成され、その有機薄膜材料は、モノマー、
    オリゴマーおよび高分子有機材料ならびに金属有機複合
    体またはこの種の材料の組み合わせの中から選択され、
    また無機薄膜材料は、結晶、多結晶および非晶質薄膜材
    料またはこの種の材料の組み合わせの中から選択される
    ことを特徴とする請求項１に記載の拡張性集積データ処
    理装置。
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