KR101009401B1 - 연결배선 커패시턴스 분석용 테스트 패턴 - Google Patents

연결배선 커패시턴스 분석용 테스트 패턴 Download PDF

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Abstract

본 발명은 반도체 소자에 관한 것으로서, 특히, 연결배선 커패시턴스 분석용 테스트 패턴에 관한 것이다.
본 발명의 연결배선 커패시턴스 분석 테스트 패턴은 일정한 간격을 두고 일직선상에 배치된 서로 다른 길이의 다수개의 제 1 금속라인들과, 상기 금속 라인들과 동일한 레이어 상에 배치되고, 신호가 인가되면 상기 금속 라인들과의 사이에 기생 캐패시턴스를 유도하는 제 2 금속 라인을 포함하는 것을 특징으로 한다. 그러므로, 연결배선 커패시턴스를 측정할 때 생기는 패드 및 연결배선의 기생성분을 추출함으로써 정확한 연결배선 커패시턴스의 추출 및 분석을 할 수 있다.
커패시턴스, 금속라인

Description

연결배선 커패시턴스 분석용 테스트 패턴{Test Pattern for Analyzing Capacitance Characterization of Interconnection Line}
본 발명은 반도체 소자에 관한 것으로서, 특히, 연결배선 커패시턴스 분석용 테스트 패턴에 관한 것이다.
일반적으로 반도체 소자에서의 연결배선의 특성을 나타내기 위한 연결배선 커패시턴스를 측정 및 분석하는 테스트 패턴으로 빗(Comb) 타입의 커패시터가 사용되고 있다.
도 1은 횡방향 커플링 캐패시턴스(interconnect lateral coupling capacitance) 분석에 사용되는 일반적인 빗 구조를 갖는 캐패시턴스 패턴이다.
상위 빗(10)과 하위 빗(20)이 서로 다른 포텐셜(potential)을 가질 때에 유도되는 커플링(coupling) 캐패시턴스를 측정 분석함으로써 인터커넥트 라인의 단위 길이당 커패시턴스 값을 정의할 수 있다.
그러나, 실제 회로의 인터커넥트 라인들은 일반적인 테스트용 빗 구조에서 구현하는 평행 라인(parallel line)들로만 구성된 것이 아니기 때문에, 실제 회로의 커플링 캐패시턴스 값을 구하고자 하는데 있어서, 일반적인 연결배선 커패시턴 스 분석용 테스트 패턴은 적합하지 않다.
본 발명은 패드 및 연결배선의 기생성분을 추출하여 정확한 연결배선 커패시턴스 분석을 할 수 있는 테스트 패턴을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 연결배선 커패시턴스 분석 테스트 패턴은 일정한 간격을 두고 일직선상에 배치된 서로 다른 길이의 다수개의 제 1 금속라인들과, 상기 금속 라인들과 동일한 레이어 상에 배치되고, 신호가 인가되면 상기 금속 라인들과의 사이에 기생 캐패시턴스를 유도하는 제 2 금속 라인을 포함하는 것을 특징으로 한다.
본 발명은 연결배선 커패시턴스를 측정할 때 생기는 패드 및 연결배선의 기생성분을 추출함으로써 정확한 연결배선 커패시턴스의 추출 및 분석을 할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 연결배선 커패시턴스 분석 및 기생성분 디엠베딩용 테스트 패턴을 상세히 설명한다.
도 2는 본 발명에 따른 연결배선 커패시턴스 분석 테스트 패턴을 나타내는 도면이다.
도 2에 도시된 바와 같이, 본 발명에 따른 연결배선 커패시턴스 분석 테스트 패턴은 코너(coner) 및 가장자리 부 캐패시턴스(edge fringe capacitance)가 생성되는 비트라인들(200, 220 및 240), 비트라인들(220, 220 및 240)에 차징(charging)되는 캐패시턴스를 수집하기 위한 브랜치(branch,260) 비트라인들(200, 220 및 240)과 다른 포텐셜로써 비트라인들(200, 220 및 240)과의 커플링 캐패시턴스를 유도하는 금속 라인(280)을 포함한다.
렝쓰들(Lb1, Lb2 및 Lb3)은 비트라인들(200, 220 및 240) 각각의 길이를 나타내고, 비트라인 스페이스(Sb)는 비트라인들(200, 220 및 240) 간의 고정된 구간을 나타낸다.
비트라인들(200, 220 및 240)은 렝쓰들(Lb1, Lb2 및 Lb3)을 서로 다르게 구현하고, 비트라인 스페이스(Sb)는 값을 고정시킨다.
측면 기생 캐패시턴스(Ci)는 비트라인들(200, 220 및 240)의 길이에 대응하는 캐패시턴스를 나타내고, 측면 코너 기생 캐패시턴스(Cf)는 비트라인들(200, 220 및 240)의 양단의 코너(coner) 또는 에지(edge)에서 형성되는 캐패시턴스를 나타낸다.
비트라인들(200, 220 및 240)의 총 연결배선 커패시턴스(Ct)의 값은 측면 기생 캐패시턴스(Ci)와 측면 코너 기생 캐패시턴스(Cf)의 합으로 구성된다.
여기서, 렝쓰들(Lb1, Lb2 및 Lb3)은 총 커플링 커패시턴스(Ct)를 추출할 때 정확성을 기하기 위하여 최소한 3개 이상의 분리를 갖도록 한다.
이러한 본 발명에 따른 연결배선 커패시턴스 분석 테스트 패턴의 동작을 살펴보면 다음과 같다.
금속 라인(280)에 신호가 전달되면 비트라인들(200, 220 및 240)과 금속라 인(280) 사이의 유전성(dielectric)에 의해 전하가 유도되어 금속라인(280)과 비트라인들(200, 220 및 240) 사이에는 커플링 캐패시턴스가 형성된다.
즉, 비트라인들(200, 220 및 240)과 금속라인(280)의 사이의 일직선상 사이에는 측면 기생 캐패시턴스(Ci)가 유도되고, 비트라인들(200, 220 및 240)의 양단의 코너 또는 에지에서는 측면 코너 기생 캐패시턴스(Cf)들이 유도된다.
여기서, 각 비트라인들(200, 220 및 240)에 대응하는 측면 기생 캐패시턴스(Ci)를 구하는 식은 다음과 같다.
비트라인(200)의 캐패시터 길이 Lb1에 대응하는 측면 기생 캐패시턴스(Ci)는 수학식 1과 같이 구한다.
Figure 112010059668212-pat00007
그리고, 비트라인(220)의 캐패시터 길이 Lb2에 대응하는 측면 기생 캐패시턴스(Ci)는 수학식 2와 같이 구한다.
삭제
Figure 112010059668212-pat00008
그리고, 비트라인(240)의 캐패시터 길이 Lb3에 대응하는 측면 기생 캐패시턴스(Ci)는 수학식 3과 같이 구한다.
Figure 112010059668212-pat00009
여기서, ε은 유전물질의 절연상수(dielectric constant)이고, ε0는 진공상태의 유전율, Lb는 측면 기생 캐패시턴스(Ci)가 형성되는 캐패시터의 길이, H는 비트라인(200, 220 및 240)의 두께, d는 캐패시터를 형성하는 비트라인(200, 220 및 240)과 금속라인(280) 사이의 직선 거리에 해당한다.
그리고, 각 비트라인들(200, 220 및 240)의 각각의 연결배선 커패시턴스(Ct)의 값은 수학식 4와 같이 측면 기생 캐패시턴스(Ci)와 측면 코너 기생 캐패시턴스(2*Cf)의 합으로 구한다.
Figure 112010059668212-pat00010
그리고, 비트라인들(200, 220 및 240)의 총 기생 캐패시턴스(Ctotal)는 수학식 5와 같이 구할 수 있다.
Figure 112010059668212-pat00011
삭제
도 3은 서로 다른 비트라인 렝쓰(Lb1, Lb2 및 Lb3)를 갖는 세 개의 비트라인 들(200, 220 및 240)에서 측정된 캐패시턴스들을 이용하여 측면 코너 기생 캐패시턴스(Cf) 값을 추출할 수 있는 그래프를 나타낸다.
서로 다른 비트라인 렝쓰(Lb1, Lb2 및 Lb3)를 갖는 비트라인들의 각 기생 캐패시턴스값들(Ct1, Ct2 및 Ct3)을 피팅(fitting)하면, 피팅된 선이 y축과 만나는 교점의 값으로부터 2Cf의 값을 구할 수 있다.
따라서, 본 발명에 따른 연결배선 커패시턴스 분석 테스트 패턴은 회로 내의 기생 캐패시턴스 성분을 보다 정확하게 분석함으로써 실제 레이아웃을 표현할 수 있는 회로 시뮬레이션의 정확도를 높이는데 기여할 수 있다.
또한, 본 발명에 따른 연결배선 커패시턴스 분석 및 테스트 패턴은 비트라인의 연결배선 상의 캐패시턴스를 예를 들어 설명하였지만, 연결 배선 특성을 나타내기 위해 이용되는 모든 종류의 커패시터에 적용가능하다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1은 일반적인 기생 캐패시턴스 분석 테스트 패턴도.
도 2는 본 발명의 연결배선 커패시턴스 분석 테스트 패턴도.
도 3은 본 발명의 연결배선 커패시턴스 값들을 추출한 그래프.

Claims (5)

  1. 일정한 간격을 두고 일직선상에 배치된 서로 다른 길이의 다수개의 제 1 금속라인들;
    상기 금속 라인들과 동일한 레이어 상에 배치되고, 신호가 인가되면 상기 금속 라인들과의 사이에 기생 캐패시턴스를 유도하는 제 2 금속 라인;
    을 포함하는 것을 특징으로 하는 연결배선 커패시턴스 분석 테스트 패턴.
  2. 제 1항에 있어서,
    상기 제 1 금속라인들은
    최소한 3개 이상으로 구성됨을 특징으로 하는 연결배선 커패시턴스 분석 테스트 패턴.
  3. 제 1항에 있어서,
    상기 제 2 금속라인은
    상기 제 1 금속라인들과 동일한 간격으로 배치됨을 특징으로 하는 연결배선 커패시턴스 분석 테스트 패턴.
  4. 제 1 항에 있어서,
    상기 제 1 금속라인들과 상기 제 2 금속라인은 포텐셜이 서로 다른 것을 특 징으로 하는 연결배선 커패시턴스 분석 테스트 패턴.
  5. 제 1 항에 있어서,
    상기 제 1 금속라인과 상기 제 2 금속 라인 사이의 총 기생 캐패시턴스는
    상기 제 1 금속 라인의 가장자리로부터 제 2 금속 라인 사이에 형성되는 측면 코너 기생 캐패시턴스와 상기 제 2 금속 라인과 제 2 금속 라인 사이의 일직선상에 형성되는 측면 기생 캐패시턴스의 합임을 특징으로 하는 연결배선 커패시턴스 분석 테스트 패턴.
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* Cited by examiner, † Cited by third party
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KR100423659B1 (ko) 1998-06-02 2004-03-18 띤 필름 일렉트로닉스 에이에스에이 데이터 저장 및 처리장치와 그 제조방법
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