KR20100049241A - 연결배선 커패시턴스 분석용 테스트 패턴 - Google Patents
연결배선 커패시턴스 분석용 테스트 패턴 Download PDFInfo
- Publication number
- KR20100049241A KR20100049241A KR1020080108330A KR20080108330A KR20100049241A KR 20100049241 A KR20100049241 A KR 20100049241A KR 1020080108330 A KR1020080108330 A KR 1020080108330A KR 20080108330 A KR20080108330 A KR 20080108330A KR 20100049241 A KR20100049241 A KR 20100049241A
- Authority
- KR
- South Korea
- Prior art keywords
- capacitance
- test pattern
- bit lines
- metal
- line
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R27/00—Arrangements for measuring resistance, reactance, impedance, or electric characteristics derived therefrom
- G01R27/02—Measuring real or complex resistance, reactance, impedance, or other two-pole characteristics derived therefrom, e.g. time constant
- G01R27/26—Measuring inductance or capacitance; Measuring quality factor, e.g. by using the resonance method; Measuring loss factor; Measuring dielectric constants ; Measuring impedance or related variables
- G01R27/2605—Measuring capacitance
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/2601—Apparatus or methods therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2855—Environmental, reliability or burn-in testing
- G01R31/2872—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation
- G01R31/2879—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation related to electrical aspects, e.g. to voltage or current supply or stimuli or to electrical loads
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Environmental & Geological Engineering (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
본 발명은 반도체 소자에 관한 것으로서, 특히, 연결배선 커패시턴스 분석용 테스트 패턴에 관한 것이다.
본 발명의 연결배선 커패시턴스 분석 테스트 패턴은 일정한 간격을 두고 일직선상에 배치된 서로 다른 길이의 다수개의 제 1 금속라인들과, 상기 금속 라인들과 동일한 레이어 상에 배치되고, 신호가 인가되면 상기 금속 라인들과의 사이에 기생 캐패시턴스를 유도하는 제 2 금속 라인을 포함하는 것을 특징으로 한다. 그러므로, 연결배선 커패시턴스를 측정할 때 생기는 패드 및 연결배선의 기생성분을 추출함으로써 정확한 연결배선 커패시턴스의 추출 및 분석을 할 수 있다.
커패시턴스, 금속라인
Description
본 발명은 반도체 소자에 관한 것으로서, 특히, 연결배선 커패시턴스 분석용 테스트 패턴에 관한 것이다.
일반적으로 반도체 소자에서의 연결배선의 특성을 나타내기 위한 연결배선 커패시턴스를 측정 및 분석하는 테스트 패턴으로 빗(Comb) 타입의 커패시터가 사용되고 있다.
도 1은 횡방향 커플링 캐패시턴스(interconnect lateral coupling capacitance) 분석에 사용되는 일반적인 빗 구조를 갖는 캐패시턴스 패턴이다.
상위 빗(10)과 하위 빗(20)이 서로 다른 포텐셜(potential)을 가질 때에 유도되는 커플링(coupling) 캐패시턴스를 측정 분석함으로써 인터커넥트 라인의 단위 길이당 커패시턴스 값을 정의할 수 있다.
그러나, 실제 회로의 인터커넥트 라인들은 일반적인 테스트용 빗 구조에서 구현하는 평행 라인(parallel line)들로만 구성된 것이 아니기 때문에, 실제 회로의 커플링 캐패시턴스 값을 구하고자 하는데 있어서, 일반적인 연결배선 커패시턴 스 분석용 테스트 패턴은 적합하지 않다.
본 발명은 패드 및 연결배선의 기생성분을 추출하여 정확한 연결배선 커패시턴스 분석을 할 수 있는 테스트 패턴을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 연결배선 커패시턴스 분석 테스트 패턴은 일정한 간격을 두고 일직선상에 배치된 서로 다른 길이의 다수개의 제 1 금속라인들과, 상기 금속 라인들과 동일한 레이어 상에 배치되고, 신호가 인가되면 상기 금속 라인들과의 사이에 기생 캐패시턴스를 유도하는 제 2 금속 라인을 포함하는 것을 특징으로 한다.
본 발명은 연결배선 커패시턴스를 측정할 때 생기는 패드 및 연결배선의 기생성분을 추출함으로써 정확한 연결배선 커패시턴스의 추출 및 분석을 할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 연결배선 커패시턴스 분석 및 기생성분 디엠베딩용 테스트 패턴을 상세히 설명한다.
도 3는 본 발명에 따른 연결배선 커패시턴스 분석 테스트 패턴을 나타내는 도면이다.
도 3에 도시된 바와 같이, 본 발명에 따른 연결배선 커패시턴스 분석 테스트 패턴은 코너(coner) 및 가장자리 부 캐패시턴스(edge fringe capacitance)가 생성 되는 비트라인들(200, 220 및 240), 비트라인들(220, 220 및 240)에 차징(charging)되는 캐패시턴스를 수집하기 위한 브랜치(branch,260) 비트라인들(200, 220 및 240)과 다른 포텐셜로써 비트라인들(200, 220 및 240)과의 커플링 캐패시턴스를 유도하는 금속 라인(280)을 포함한다.
렝쓰들(Lb1, Lb2 및 Lb3)은 비트라인들(200, 220 및 240) 각각의 길이를 나타내고, 비트라인 스페이스(Sb)는 비트라인들(200, 220 및 240) 간의 고정된 구간을 나타낸다.
비트라인들(200, 220 및 240)은 렝쓰들(Lb1, Lb2 및 Lb3)을 서로 다르게 구현하고, 비트라인 스페이스(Sb)는 값을 고정시킨다.
측면 기생 캐패시턴스(Ci)는 비트라인들(200, 220 및 240)의 길이에 대응하는 캐패시턴스를 나타내고, 측면 코너 기생 캐패시턴스(Cf)는 비트라인들(200, 220 및 240)의 양단의 코너(coner) 또는 에지(edge)에서 형성되는 캐패시턴스를 나타낸다.
비트라인들(200, 220 및 240)의 총 연결배선 커패시턴스(Ct)의 값은 측면 기생 캐패시턴스(Ci)와 측면 코너 기생 캐패시턴스(Cf)의 합으로 구성된다.
여기서, 렝쓰들(Lb1, Lb2 및 Lb3)은 총 커플링 커패시턴스(Ct)를 추출할 때 정확성을 기하기 위하여 최소한 3개 이상의 분리를 갖도록 한다.
이러한 본 발명에 따른 연결배선 커패시턴스 분석 테스트 패턴의 동작을 살펴보면 다음과 같다.
금속 라인(280)에 신호가 전달되면 비트라인들(200, 220 및 240)과 금속라 인(280) 사이의 유전성(dielectric)에 의해 전하가 유도되어 금속라인(280)과 비트라인들(200, 220 및 240) 사이에는 커플링 캐패시턴스가 형성된다.
즉, 비트라인들(200, 220 및 240)과 금속라인(280)의 사이의 일직선상 사이에는 측면 기생 캐패시턴스(Ci)가 유도되고, 비트라인들(200, 220 및 240)의 양단의 코너 또는 에지에서는 측면 코너 기생 캐패시턴스(Cf)들이 유도된다.
그러면, 각 비트라인들(220, 220 및 240)의 각 기생 캐패시턴스들을 구하는 식은 다음과 같다.
그리고, 총 기생 캐패시턴스는 Ct= Ct1 + Ct2 + Ct3의 식으로 구할 수 있다.
도 3은 서로 다른 비트라인 렝쓰(Lb1, Lb2 및 Lb3)를 갖는 세 개의 비트라인 들(200, 220 및 240)에서 측정된 캐패시턴스들을 이용하여 측면 코너 기생 캐패시턴스(Cf) 값을 추출할 수 있는 그래프를 나타낸다.
서로 다른 비트라인 렝쓰(Lb1, Lb2 및 Lb3)를 갖는 비트라인들의 각 기생 캐패시턴스값들(Ct1, Ct2 및 Ct3)을 피팅(fitting)하면, 피팅된 선이 y축과 만나는 교점의 값으로부터 2Cf의 값을 구할 수 있다.
따라서, 본 발명에 따른 연결배선 커패시턴스 분석 테스트 패턴은 회로 내의 기생 캐패시턴스 성분을 보다 정확하게 분석함으로써 실제 레이아웃을 표현할 수 있는 회로 시뮬레이션의 정확도를 높이는데 기여할 수 있다.
또한, 본 발명에 따른 연결배선 커패시턴스 분석 및 테스트 패턴은 비트라인의 연결배선 상의 캐패시턴스를 예를 들어 설명하였지만, 연결 배선 특성을 나타내기 위해 이용되는 모든 종류의 커패시터에 적용가능하다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1은 일반적인 기생 캐패시턴스 분석 테스트 패턴도.
도 2는 본 발명의 연결배선 커패시턴스 분석 테스트 패턴도.
도 3은 본 발명의 연결배선 커패시턴스 값들을 추출한 그래프.
Claims (5)
- 일정한 간격을 두고 일직선상에 배치된 서로 다른 길이의 다수개의 제 1 금속라인들;상기 금속 라인들과 동일한 레이어 상에 배치되고, 신호가 인가되면 상기 금속 라인들과의 사이에 기생 캐패시턴스를 유도하는 제 2 금속 라인;을 포함하는 것을 특징으로 하는 연결배선 커패시턴스 분석 테스트 패턴.
- 제 1항에 있어서,상기 제 1 금속라인들은최소한 3개 이상으로 구성됨을 특징으로 하는 연결배선 커패시턴스 분석 테스트 패턴.
- 제 1항에 있어서,상기 제 2 금속라인은상기 제 1 금속라인들과 동일한 간격으로 배치됨을 특징으로 하는 연결배선 커패시턴스 분석 테스트 패턴.
- 제 1 항에 있어서,상기 제 1 금속라인들과 상기 제 2 금속라인은 포텐셜이 서로 다른 것을 특 징으로 하는 연결배선 커패시턴스 분석 테스트 패턴.
- 제 1 항에 있어서,상기 제 1 금속라인과 상기 제 2 금속 라인 사이의 총 기생 캐패시턴스는상기 제 1 금속 라인의 가장자리로부터 제 2 금속 라인 사이에 형성되는 측면 코너 기생 캐패시턴스와 상기 제 2 금속 라인과 제 2 금속 라인 사이의 일직선상에 형성되는 측면 기생 캐패시턴스의 합임을 특징으로 하는 연결배선 커패시턴스 분석 테스트 패턴.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080108330A KR101009401B1 (ko) | 2008-11-03 | 2008-11-03 | 연결배선 커패시턴스 분석용 테스트 패턴 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080108330A KR101009401B1 (ko) | 2008-11-03 | 2008-11-03 | 연결배선 커패시턴스 분석용 테스트 패턴 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20100049241A true KR20100049241A (ko) | 2010-05-12 |
KR101009401B1 KR101009401B1 (ko) | 2011-01-19 |
Family
ID=42275723
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020080108330A KR101009401B1 (ko) | 2008-11-03 | 2008-11-03 | 연결배선 커패시턴스 분석용 테스트 패턴 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101009401B1 (ko) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NO308149B1 (no) | 1998-06-02 | 2000-07-31 | Thin Film Electronics Asa | Skalerbar, integrert databehandlingsinnretning |
KR20070087846A (ko) * | 2005-12-28 | 2007-08-29 | 동부일렉트로닉스 주식회사 | 연결배선의 지연시간 특성 분석용 테스트 패턴 및 테스트패턴을 이용한 지연시간 특성 분석방법 |
KR100958624B1 (ko) * | 2007-12-26 | 2010-05-19 | 주식회사 동부하이텍 | 연결배선 커패시턴스 분석용 테스트 패턴 |
-
2008
- 2008-11-03 KR KR1020080108330A patent/KR101009401B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR101009401B1 (ko) | 2011-01-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101447482B (zh) | 晶片水平测量功率mos门器件栅电阻的改进校准法 | |
US7383140B2 (en) | Capacitance, inductance and impedance measurements using multi-tone stimulation and DSP algorithms | |
US7635985B2 (en) | Test pattern for analyzing delay characteristic of interconnection line and method for analyzing delay characteristic of interconnection line using the same | |
US9471739B2 (en) | Integrated circuit (IC) design method with enhanced circuit extraction models | |
KR20180127412A (ko) | 물체의 면을 광학적으로 측정하고 검사하기 위한 방법 및 시스템 | |
TW201232311A (en) | Parameter extraction method for semiconductor device | |
JP7071645B2 (ja) | 容量性電圧測定装置 | |
Parai et al. | Analog circuit fault detection by impulse response-based signature analysis | |
Dehkhoda et al. | Capacitive proximity sensor design tool based on finite element analysis | |
US7352192B2 (en) | Method and relative test structure for measuring the coupling capacitance between two interconnect lines | |
KR101009401B1 (ko) | 연결배선 커패시턴스 분석용 테스트 패턴 | |
US20120254811A1 (en) | Systems and methods for creating frequency-dependent rc extraction netlist | |
JP5144084B2 (ja) | 素子特性測定回路及び半導体装置 | |
CN109473367B (zh) | 一种soi工艺中mos电容测试结构及其实现方法 | |
KR100707586B1 (ko) | Mos 트랜지스터 소자의 게이트 산화막 정전용량 특성측정 방법 | |
KR100716798B1 (ko) | 고주파용 디바이스의 모델링 방법 | |
KR100958624B1 (ko) | 연결배선 커패시턴스 분석용 테스트 패턴 | |
CN104882434B (zh) | 一种电性测试结构及方法 | |
US9651585B2 (en) | Via layout techniques for improved low current measurements | |
KR20110079306A (ko) | Teg 패턴 및 이를 이용한 커패시턴스 추출 방법 | |
López et al. | Interferogram decodification on Nios II soft-core | |
Deng et al. | Electrical calibration of spring-mass MEMS capacitive accelerometers | |
CN113267398A (zh) | 电杆力学检测系统、控制方法和服务器 | |
Erickson et al. | De-embedding techniques for transmission lines: An application to measurements of on-chip coplanar traces | |
US20160217246A1 (en) | Test method, apparatus and non-transitory computer-readable recording medium storing test program |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |