KR20070087846A

KR20070087846A - 연결배선의 지연시간 특성 분석용 테스트 패턴 및 테스트패턴을 이용한 지연시간 특성 분석방법

Info

Publication number: KR20070087846A
Application number: KR1020050132481A
Authority: KR
Inventors: 박찬호
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2005-12-28
Filing date: 2005-12-28
Publication date: 2007-08-29
Also published as: US20070145364A1; US7635985B2

Abstract

연결배선의 지연시간 특성을 분석하기 위해 연결배선 자체의 파라미터 정보와 연결배선 공정 상의 파라미터 정보를 동시에 추출할 수 있는 본 발명의 일 실시예에 따른 테스트 패턴은, 동일한 폭의 복수개의 요철을 포함하는 구조로 형성되는 제1 금속라인; 상기 제1 금속라인과 동일한 레이어 상에 빗(Comb)모양으로 형성되되, 복수개의 볼록부가 상기 제1 금속라인의 각 요철에 삽입되도록 형성되는 제2 금속라인; 상기 제1 금속라인과 동일한 레이어 상에 빗(Comb)모양으로 형성되되, 복수개의 볼록부가 상기 제1 금속라인의 복수개의 요철들 사이에 삽입되도록 형성되는 제3 금속라인; 상기 제1 금속라인의 양단에 결합되는 복수개의 프로브 패드; 및 상기 제1 금속라인, 제2 금속라인, 및 제3 금속라인이 형성되는 레이어의 상부 레이어와 하부 레이어에 형성되는 그라운드 플레이트; 를 포함하는 것을 특징으로 한다.

Description

연결배선의 지연시간 특성 분석용 테스트 패턴 및 테스트 패턴을 이용한 지연시간 특성 분석방법{Test Pattern and Method for Analyzing Delay Characterization of Interconnection Line}

도 1은 본 발명의 일 실시예에 따른 테스트 패턴을 보여주는 도면.

도 2는 본 발명의 일 실시예에 따른 지연시간 특성 분석 방법에 대한 플로우차트.

도 3은 제1 금속라인의 폭 변화에 따른 커패시턴스값의 변화를 보여주는 그래프.

도 4는 제1 금속라인의 폭 변화에 따른 저항의 역수값의 변화를 보여주는 그래프.

본 발명은 반도체 소자 내부의 연결배선(Interconnection Line) 지연시간 측정용 테스트 패턴에 관한 것으로서, 보다 구체적으로, 연결배선의 지연시간에 영향을 미치는 연결배선 자체의 파라미터와 연결배선 공정 상에서의 파라미터를 동시에 추출할 수 있는 지연시간 측정용 테스트 패턴에 관한 것이다.

일반적으로 반도체 소자에서의 메탈라인에서의 지연시간을 예측하기 위해서는 커패시턴스나 저항 등의 연결배선 자체의 파라미터와 폭 감소율(Width Reduction)과 층간절연막의 두께(Thickness) 등의 연결배선 공정 상에서의 파라미터의 정보가 필요하다.

종래에는 연결배선상의 지연시간을 측정하기 위한 연결배선 자체의 파라미터 정보와 연결배선 공정 상에서의 파라미터 정보를 추출하기 위한 별도의 테스트 패턴을 이용하여 각각의 파라미터 정보를 얻었지만, 이러한 경우 각각의 파라미터 정보가 동일한 환경에서 추출되지 않을 수 있기 때문에, 연결배선에서 발생되는 지연시간을 정확하게 예측할 수 없다는 문제점이 있다.

본 발명은 상술한 문제점을 해결하기 위한 것으로서, 연결배선의 지연시간 특성을 분석하기 위해 연결배선 자체의 파라미터 정보와 연결배선 공정 상의 파라미터 정보를 동시에 추출할 수 있는 테스트 패턴을 제공하는 것을 그 기술적 과제로 한다.

또한, 본 발명은 상기 테스트 패턴을 이용하여 연결배선의 지연시간 측정에 필요한 각 파라미터 정보를 추출하는 방법을 제공하는 것을 다른 기술적 과제로 한다.

상술한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 연결배선의 지연시간 특성 분석을 위한 테스트 패턴은, 동일한 폭의 복수개의 요철을 포함하는 구 조로 형성되는 제1 금속라인; 상기 제1 금속라인과 동일한 레이어 상에 빗(Comb)모양으로 형성되되, 복수개의 볼록부가 상기 제1 금속라인의 각 요철에 삽입되도록 형성되는 제2 금속라인; 상기 제1 금속라인과 동일한 레이어 상에 빗(Comb)모양으로 형성되되, 복수개의 볼록부가 상기 제1 금속라인의 복수개의 요철들 사이에 삽입되도록 형성되는 제3 금속라인; 상기 제1 금속라인의 양단에 결합되는 복수개의 프로브 패드; 및 상기 제1 금속라인, 제2 금속라인, 및 제3 금속라인이 형성되는 레이어의 상부 레이어와 하부 레이어에 형성되는 그라운드 플레이트; 를 포함하는 것을 특징으로 한다.

또한, 상기 프로브 패드는 켈빈타입으로 구현되는 것을 특징으로 하고, 구체적으로, 상기 프로브 패드는 4개로 구현되고, 상기 4개의 프로브 패드는 상기 제1 금속라인의 양단에 각각 2개씩 결합되는 것을 특징으로 한다.

또한, 상기 제2 또는 제3 금속라인의 오목부가 상기 제1 금속라인을 사이에 두고 각각 상기 제3 또는 제2 금속라인의 볼록부에 대응되도록 형성되는 것을 특징으로 한다.

또한, 상기 제1 금속라인의 폭과 상기 제2 금속라인 및 제3 금속라인의 폭이 동일한 것을 특징으로 한다.

상술한 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 연결배선의 지연시간 특성을 분석하기 위한 방법은, 상기 제1 금속라인의 폭을 일정한 간격으로 변화시키면서 상기 제1 금속라인의 커패시턴스와 저항을 측정하는 단계; 측정된 제1 금속라인의 커패시턴스와 저항값을 이용하여 제1 금속라인의 단위길이당 커패 시턴스와 저항값을 산출하는 단계; 제1 금속라인의 단위길이당 커패시턴스로부터 절연막의 두께(Tox)값을 산출하고, 제1 금속라인의 단위길이당 저항으로부터 면저항값(Sheet Resistance) 및 폭 변화량(Width Reduction)을 산출하는 단계; 및 상기 커패시턴스값, 면저항값, 절연막의 두께값, 및 폭 변화량을 이용하여 연결배선의 지연시간 특성을 분석하는 단계; 를 포함하는 것을 특징으로 한다.

또한, 제1 금속라인의의 폭을 최소 3회 이상 변경시켜 가면서 상기 제1 금속라인의 커패시턴스와 저항값을 측정하는 것을 특징으로 하고, 이때, 상기 제1 금속라인과 제2 및 제3 금속라인의 간격은 동일한 것을 특징으로 한다.

또한, 상기 절연막의 두께를 산출하는 과정은, 상기 제1 금속라인의 폭에 해당하는 단위 길이당 커패시턴스의 값을 함수로 도시하는 단계; 상기 제1 금속라인의 각각의 폭에 해당하는 커패시턴스 값들의 추세선을 도시하는 단계; 및 상기 추세선을 이용하여 추세선의 기울기를 산출하고, 기울기 값을 이용하여 상기 절연막의 두께를 산출하는 단계; 를 더 포함하는 것을 특징으로 한다.

또한, 상기 면저항을 산출하는 과정은, 상기 제1 금속라인의 단위길이당 저항의 역수값을 산출하는 단계; 상기 제1 금속라인의 폭에 해당하는 단위 길이당 저항의 역수값을 함수로 도시하는 단계; 상기 제1 금속라인의 각각의 폭에 해당하는 단위길이다 저항의 역수값들의 추세선을 도시하는 단계; 및 상기 추세선의 기울기를 산출하고, 기울기 값을 이용하여 면저항의 값을 산출하는 단계; 를 더 포함하는 것을 특징으로 한다.

또한, 상기 폭 변화량을 산출하는 과정은, 상기 제1 금속라인의 단위길이당 저항의 역수값을 산출하는 단계; 상기 제1 금속라인의 폭에 해당하는 단위 길이당 저항의 역수값을 함수로 도시하는 단계; 상기 제1 금속라인의 각각의 폭에 해당하는 단위길이다 저항의 역수값들의 추세선을 도시하는 단계; 및 상기 추세선과 상기 제1 금속라인의 폭을 도시한 X축과의 교점(△W)을 산출함으로써 폭 변화량을 산출하는 단계;를 더 포함하는 것을 특징으로 한다.

이하, 첨부되는 도면을 참고하여 본 발명의 바람직한 실시예를 상세하게 설명한다.

도 1은 본 발명의 일 실시예에 따른 연결배선의 지연시간 특성을 분석하기 위한 테스트 패턴을 보여준다.

도시된 바와 같이, 테스트 패턴은 동일한 폭의 복수개의 요철을 포함하는 구조로 형성되는 제1 금속라인(2)과, 제1 금속라인(2)의 양단에 결합되는 복수개의 프로브 패드(4a~4d)와, 제1 금속라인(2)과 동일한 레이어 상에 빗(Comb)모양으로 형성되되, 복수개의 볼록부가 제1 금속라인(2)의 각 요철에 삽입되도록 형성되는 제2 금속라인(6a)과, 제1 금속라인(2)과 동일한 레이어 상에 빗(Comb)모양으로 형성되되, 복수개의 볼록부가 제1 금속라인(2)의 복수개의 요철들 사이에 삽입되도록 형성되는 제3 금속라인(6b)과, 및 제1 금속라인(2), 제2 금속라인(6a), 및 제3 금속라인(6b)이 형성되는 레이어의 상부 레이어와 하부 레이어에 형성되는 그라운드 플레이트(8)를 포함한다.

제1 금속라인(2)은 라인 커패시턴스(Line Capccitance)와 라인 저항(Line Resistance), 폭의 감소량(Width Reduction), 및 절연막의 두께(Dielectric Thickness)의 측정이 수행되는 금속라인이다. 이때 제1 금속라인(2)의 양단에는 면저항(Sheet Resistance)의 정확한 추출을 위해 켈빈 타입(Kelvin Type)의 프로브 패드가 연결된다. 즉, 4개의 프로브 패드(4a~4d)가 제1 금속라인(2)의 양단에 각각 2개씩 연결되는 것이다.

제 2금속라인 및 제3 금속라인(6a, 6b)은 어그레서 라인 커패시턴스(Aggressor Line Capacitance)를 형성하는 금속라인으로서 빗(Comb) 모양으로 형성되며, 상술한 바와 같이 제1 금속라인(2)과 동일한 레이어 상에 형성된다. 제2 및 제3 금속라인(6a, 6b)의 형상을 보다 구체적으로 설명하면, 제2 금속라인의 오목부는 제1 금속라인(2)을 사이에 두고 제3 금속라인의 볼록부와 대응되도록 형성되고, 제2 금속라인의 볼록부는 제1 금속라인(2)을 사이에 두고 제3 금속라인의 오목부와 대응되도록 형성된다. 이때, 도면에 도시하지는 않았지만, 제2 및 제3 금속라인(6a, 6b)에 결합되는 각각의 프로브 패드는 머지(Merge)된다.

다음으로, 절연막의 두께를 측정하는 기준이 되는 그라운드 플레이트(8)는 상술한 바와 같이 제1, 제2, 및 제3 금속라인(2, 6a, 6b)가 형성되는 레이어의 상부 레이어와 하부 레이어에 각각 형성된다. 즉 그라운드 플레이트(8)가 제1, 제2, 및 제3 금속라인(2, 6a, 6b)을 샌드위치 모양으로 덮도록 형성하는 것이다. 도면에 도시하지는 않았지만, 그라운드 플레이트(8)에도 각각의 프로브 패드를 결합시키게 된다.

상술한 바와 같은 테스트 패턴은 링오실레이터(Ring Oscillator)에 삽입되는 인터컨넥트 로드(Interconnect Load)와 동일한 구조로 형성되어 있어서, 연결배선 의 지연시간 특성을 분석하기 위한 커패시턴스 및 저항값을 보다 정확하게 추출할 수 있다.

상술한 바와 같은 테스트 패턴을 이용하여 지연시간의 특성을 분석하는 방법은 다음과 같다. 먼저, 상기 테스트 패턴의 제1 금속라인(2)과 제2 및 제3 금속라인(6a, 6b)의 간격(DR2)은 고정시키고, 제1 금속라인(2)의 폭을 일정한 간격으로 변화시키면서 제1 금속라인(2)의 커패시턴스와 저항을 측정한다(S100). 바람직한 실시예에 있어서, 정확한 데이터의 추출을 위해서 제1 금속라인의(2)의 폭을 최소 3회 이상 변경시켜 가면서 측정한다.

측정된 제1 금속라인(2)의 커패시턴스와 저항값으로부터 제1 금속라인(2)의 단위길이당 커패시턴스와 저항을 산출한 후(S110), 제1 금속라인(2)의 단위길이당 커패시턴스로부터 절연막의 두께(Tox)를 산출하고, 제1 금속라인(2)의 단위길이당 저항으로부터 면저항(Sheet Resistance) 및 폭 변화량(Width Reduction)을 산출한다(S120). 마지막으로 상기 테스트 패턴을 이용하여 산출된 커패시턴스값, 면저항값, 절연막의 두께값, 및 폭 변화량을 이용하여 연결배선의 지연시간 특성을 분석한다(S130).

이때 절연막의 두께를 산출하는 방법을 도 3을 참조하여 구체적으로 설명한다. 도 3에 도시된 바와 같이, 제1 금속라인(2)의 폭에 해당하는 단위 길이당 커패시턴스의 값을 함수로 도시한다. 이때 측정된 커패시턴스 값 모두가 이용되는 것이 아니라, 측정된 커패시턴스값 중 제1 금속라인(2)과 다른 레이어와의 커패시턴스 값, 즉 제1 금속라인(2)이 형성된 레이어의 상부 및 하부 레이어와의 커패시턴 스값이 이용된다. 도 3에는 제1 금속라인(2)이 형성된 레이어와 그 하부 레이어와의 커패시턴스 값(Ct)과 제1 금속라인(2)의 폭(W)과의 관계가 도시되어 있다. 다음으로, 그 값들의 추세선을 이용하여 추세선의 기울기(Ci)를 산출한 후, 다음의 수학식을 이용하여 절연막의 두께를 산출한다.

여기서,

는 유전율(Dielectric Permittivity)을 나타내는 것으로서, 진공상태의 유전율과 층간절연막의 유전율을 곱한 값이다.

다음으로, 도 4를 참조하여 면저항과 폭 변화량을 산출하는 방법을 구체적으로 설명한다. 먼저, 도 4에 도시된 바와 같이, 제1 금속라인(2)의 단위길이당 저항(R)의 역수(Reciprocal of R)값을 산출하고, 제1 금속라인(2)의 폭에 해당하는 단위 길이당 저항의 역수값을 함수로 도시한 후, 그 값들의 추세선을 이용하여 추세선의 기울기(S)를 산출하고, 다음의 수학식을 이용하여 면저항(Rsh)의 값을 산출한다.

또한, 상기 추세선과 제1 금속라인(2)의 폭의 수치가 도시되어 있는 X축과의 교점(△W)을 구함으로써, 반도체 기판 상에서의 실제 라인의 폭과 레이아웃 상에서 의 라인의 폭의 차이인 폭 변화량(△W)을 산출한다.

이상에 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

상술한 바와 같이 본 발명에 따르면, 본 발명에 의한 테스트 패턴은 링오실레이터(Ring Oscillator)에 삽입되는 인터컨넥트 로드(Interconnect Load)와 동일한 구조로 형성되어 있어서, 연결배선의 지연시간 특성을 분석하기 위한 커패시턴스 및 저항값을 보다 정확하게 추출할 수 있다는 효과가 있다.

또한, 본 발명에 따르면, 하나의 테스트 패턴으로 연결배선 자체의 커패시턴스와 저항 및 연결배선 공정 상의 파라미터인 절연막의 두께 및 폭 변화량을 정확하게 추출할 수 있다는 효과가 있다.

Claims

연결배선의 지연시간 특성을 분석하기 위한 테스트 패턴으로서,

동일한 폭의 복수개의 요철을 포함하는 구조로 형성되는 제1 금속라인;

상기 제1 금속라인과 동일한 레이어 상에 빗(Comb)모양으로 형성되되, 복수개의 볼록부가 상기 제1 금속라인의 각 요철에 삽입되도록 형성되는 제2 금속라인;

상기 제1 금속라인과 동일한 레이어 상에 빗(Comb)모양으로 형성되되, 복수개의 볼록부가 상기 제1 금속라인의 복수개의 요철들 사이에 삽입되도록 형성되는 제3 금속라인;

상기 제1 금속라인의 양단에 결합되는 복수개의 프로브 패드; 및

상기 제1 금속라인, 제2 금속라인, 및 제3 금속라인이 형성되는 레이어의 상부 레이어와 하부 레이어에 각각 형성되는 그라운드 플레이트;

를 포함하는 것을 특징으로 하는 연결배선의 지연시간 특성 분석용 테스트 패턴.
제1항에 있어서, 상기 프로브 패드는 켈빈 타입(Kelvin type)으로 구현되는 것을 특징으로 하는 연결배선의 지연시간 특성 분석용 테스트 패턴.
제1항에 있어서, 상기 프로브 패드는 4개로 구현되고, 상기 4개의 프로브 패드는 상기 제1 금속라인의 양단에 각각 2개씩 결합되는 것을 특징으로 하는 연결배 선의 지연시간 특성 분석용 테스트 패턴.
제1항에 있어서, 상기 제2 또는 제3 금속라인의 오목부가 상기 제1 금속라인을 사이에 두고 각각 상기 제3 또는 제2 금속라인의 볼록부에 대응되도록 형성되는 것을 특징으로 하는 연결배선의 지연시간 특성 분석용 테스트 패턴.
제1항에 있어서, 상기 제1 금속라인의 폭과 상기 제2 금속라인 및 제3 금속라인의 폭이 동일한 것을 특징으로 하는 연결배선의 지연시간 특성 분석용 테스트 패턴.
제1항의 테스트 패턴을 이용하여 연결배선의 지연시간 특성을 분석하는 방법으로서,

상기 제1 금속라인의 폭을 일정한 간격으로 변화시켜가면서 상기 제1 금속라인의 커패시턴스와 저항을 측정하는 단계;

측정된 제1 금속라인의 커패시턴스와 저항값을 이용하여 제1 금속라인의 단위길이당 커패시턴스와 저항값을 산출하는 단계;

제1 금속라인의 단위길이당 커패시턴스로부터 절연막의 두께값을 산출하고, 제1 금속라인의 단위길이당 저항으로부터 면저항값(Sheet Resistance) 및 폭 변화량(Width Reduction)을 산출하는 단계; 및

상기 커패시턴스값, 면저항값, 절연막의 두께값, 및 폭 변화량을 이용하여 연결배선의 지연시간 특성을 분석하는 단계;

를 포함하는 것을 특징으로 하는 연결배선의 지연시간 특성 분석방법.
제6항에 있어서, 제1 금속라인의의 폭을 최소 3회 이상 변경시켜 가면서 상기 제1 금속라인의 커패시턴스와 저항값을 측정하는 것을 특징으로 하는 연결배선의 지연시간 특성 분석방법.
제6항에 있어서, 상기 제1 금속라인과 제2 및 제3 금속라인의 간격은 동일한 것을 특징으로 하는 연결배선의 지연시간 특성 분석방법.
제6항에 있어서, 상기 절연막의 두께를 산출하는 과정은,

상기 제1 금속라인의 폭에 해당하는 단위 길이당 커패시턴스의 값을 함수로 도시하는 단계;

상기 제1 금속라인의 각각의 폭에 해당하는 커패시턴스 값들의 추세선을 도시하는 단계; 및

상기 추세선을 이용하여 추세선의 기울기를 산출하고, 기울기 값을 이용하여 상기 절연막의 두께를 산출하는 단계;

를 더 포함하는 것을 특징으로 하는 연결배선의 지연시간 특성 분석방법.
제9항에 있어서, 상기 절연막의 두께는,

라는 수학식을 이용하여 산출하되, 여기서, Tox는 절연막의 두께, Ci는 상기 추세선의 기울기, 및
는 진공상태에서의 유전율과 절연막의 유전율의 곱을 나타내는 것을 특징으로 하는 연결배선의 지연시간 특성 분석방법.
제6항에 있어서, 상기 면저항을 산출하는 과정은,

상기 제1 금속라인의 단위길이당 저항의 역수값을 산출하는 단계;

상기 제1 금속라인의 폭에 해당하는 단위 길이당 저항의 역수값을 함수로 도시하는 단계;

상기 제1 금속라인의 각각의 폭에 해당하는 단위길이다 저항의 역수값들의 추세선을 도시하는 단계; 및

상기 추세선의 기울기를 산출하고, 기울기 값을 이용하여 면저항의 값을 산출하는 단계;

를 더 포함하는 것을 특징으로 하는 연결배선의 지연시간 특성 분석방법.
제11항에 있어서, 상기 면저항의 값은,

라는 수학식을 이용하여 산출하되, 여기서, Rsh는 면저항값, S는 추세선의 기울기를 나타내는 것을 특징으로 하는 연결배선의 지연시간 특성 분석방법.
제6항에 있어서, 상기 폭 변화량을 산출하는 과정은,

상기 제1 금속라인의 단위길이당 저항의 역수값을 산출하는 단계;

상기 제1 금속라인의 폭에 해당하는 단위 길이당 저항의 역수값을 함수로 도시하는 단계;

상기 제1 금속라인의 각각의 폭에 해당하는 단위길이다 저항의 역수값들의 추세선을 도시하는 단계; 및

상기 추세선과 상기 제1 금속라인의 폭을 도시한 X축과의 교점(△W)을 산출함으로써 폭 변화량을 산출하는 단계;

를 더 포함하는 것을 특징으로 하는 연결배선의 지연시간 특성 분석방법.