RU2436151C1 - Способ определения структуры гибридной вычислительной системы - Google Patents

Способ определения структуры гибридной вычислительной системы Download PDF

Info

Publication number
RU2436151C1
RU2436151C1 RU2010144734/08A RU2010144734A RU2436151C1 RU 2436151 C1 RU2436151 C1 RU 2436151C1 RU 2010144734/08 A RU2010144734/08 A RU 2010144734/08A RU 2010144734 A RU2010144734 A RU 2010144734A RU 2436151 C1 RU2436151 C1 RU 2436151C1
Authority
RU
Russia
Prior art keywords
duration
processor
fragment
simd
mimd
Prior art date
Application number
RU2010144734/08A
Other languages
English (en)
Inventor
Сергей Александрович Степаненко (RU)
Сергей Александрович Степаненко
Original Assignee
Федеральное государственное унитарное предприятие "Российский Федеральный ядерный центр - Всероссийский научно-исследовательский институт экспериментальной физики" (ФГУП "РФЯЦ-ВНИИЭФ")
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное унитарное предприятие "Российский Федеральный ядерный центр - Всероссийский научно-исследовательский институт экспериментальной физики" (ФГУП "РФЯЦ-ВНИИЭФ") filed Critical Федеральное государственное унитарное предприятие "Российский Федеральный ядерный центр - Всероссийский научно-исследовательский институт экспериментальной физики" (ФГУП "РФЯЦ-ВНИИЭФ")
Priority to RU2010144734/08A priority Critical patent/RU2436151C1/ru
Priority to US13/881,745 priority patent/US9323537B2/en
Priority to PCT/RU2011/000801 priority patent/WO2012060736A1/ru
Application granted granted Critical
Publication of RU2436151C1 publication Critical patent/RU2436151C1/ru

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units
    • G06F9/3889—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units controlled by multiple instructions, e.g. MIMD, decoupled access or execute
    • G06F9/3891—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units controlled by multiple instructions, e.g. MIMD, decoupled access or execute organised in groups of units sharing resources, e.g. clusters
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units
    • G06F9/3887—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units controlled by a single instruction for multiple data lanes [SIMD]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units
    • G06F9/3889—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units controlled by multiple instructions, e.g. MIMD, decoupled access or execute
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
    • G06F9/5061—Partitioning or combining of resources
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
    • G06F9/5061—Partitioning or combining of resources
    • G06F9/5066—Algorithms for mapping a plurality of inter-dependent sub-tasks onto a plurality of physical CPUs

Abstract

Изобретение относится к области вычислительной техники и может применяться для построения гибридных вычислительных систем. Технический результат заключается в уменьшении длительности вычислительного процесса за счет создания структуры, учитывающей особенности конкретного процесса. В способе для определения структуры гибридной вычислительной системы учитывают удельное ускорение ρ длительности выполнения SIMD фрагмента программы одним ускорителем по сравнению с длительностью выполнения этого фрагмента одним процессором, а также учитывают долю φ длительности выполнения MIMD фрагмента одним процессором и долю 1-φ длительности выполнения SIMD фрагмента одним процессором относительно длительности выполнения программы одним процессором, при этом при увеличивают количество процессоров MIMD компоненты, а при увеличивают количество ускорителей SIMD компоненты. 4 ил.

Description

Изобретение относится к области вычислительной техники и может применяться для построения гибридных вычислительных систем, содержащих MIMD-компоненту, состоящую из одного или нескольких процессоров, и SIMD-компоненту, состоящую из одного или нескольких арифметических ускорителей.
Гибридная система MIMD-SIMD (гибридная система) является сочетанием параллельно работающих SIMD и MIMD компонент. Эта параллельная архитектура способна достигать больший коэффициент ускорения вычислений по сравнению с одним процессором, чем соответствующая MIMD архитектура может достигать одна.
Наиболее близким аналогом по совокупности существенных признаков к заявляемому изобретению является способ определения структуры гибридной вычислительной системы MIMD-SIMD (см. www.elsevier.com/locate/parco Parallel Computing 29 (2003) 21-36, MIMD-SIMD hybrid system-towards a new low cost parallel system, Leo Chin Sim, Heiko Schroder, Graham Leedham). Способ включает измерение длительности T1 получения решения задачи посредством выполнения программы одним процессором, измерение длительностей TM и TS (в аналоге T1 и TSIMD соответственно) исполнения MIMD и SIMD фрагментов программы одним процессором и одним ускорителем соответственно, определение удельного ускорения ρ (в аналоге X) длительности выполнения SIMD фрагмента программы одним ускорителем по сравнению с длительностью выполнения этого фрагмента одним процессором и на основе полученных данных изменение количества ускорителей, входящих в структуру гибридной вычислительной системы, и оценку значения коэффициента ускорения вычислений, достигаемого этой системой.
Недостатком изложенного способа является неполное использование возможностей гибридной вычислительной системы из-за неизменного количества процессоров в структуре гибридной системы, что исключает для определенного класса вычислительных процессов возможность достижения большего ускорения по сравнению с использованием систем с изменяемым количеством ускорителей.
Задачей, на решение которой направлено заявляемое изобретение, является создание способа, позволяющего создавать структуру гибридной вычислительной системы, в соответствии с особенностями исполняемого вычислительного процесса.
Технический результат заключается в уменьшении длительности вычислительного процесса за счет создания структуры гибридной вычислительной системы, учитывающей особенности конкретного процесса.
Данный технический результат достигается тем, что в заявляемом способе определения структуры гибридной вычислительной системы, содержащей MIMD-компоненту, состоящую по крайней мере из одного процессора, и SIMD-компоненту, состоящую по крайней мере из одного ускорителя, включающем измерение длительности T1 получения решения задачи посредством выполнения программы одним процессором, измерение длительностей TM и TS исполнения MIMD и SIMD фрагментов программы одним процессором и одним ускорителем соответственно, определение удельного ускорения ρ длительности выполнения SIMD фрагмента программы одним ускорителем по сравнению с длительностью выполнения этого фрагмента одним процессором и на основании полученных данных изменение количества ускорителей, входящих в структуру гибридной вычислительной системы, в отличие от прототипа определяют долю φ длительности выполнения MIMD-фрагмента одним процессором и долю 1-φ длительности выполнения SIMD-фрагмента одним процессором относительно длительности выполнения программы одним процессором, сравнивают отношение доли длительности выполнения SIMD фрагмента одним процессором к доле длительности выполнения MIMD фрагмента одним процессором с величиной удельного ускорения
Figure 00000001
длительности выполнения SIMD фрагмента одним ускорителем по сравнению с длительностью выполнения SIMD фрагмента одним процессором, при этом при
Figure 00000002
увеличивают количество процессоров MIMD компоненты, а при
Figure 00000003
увеличивают количество ускорителей SIMD компоненты.
Выполнение всей совокупности признаков заявляемого способа позволяет создать структуру гибридной вычислительной системы, в которой увеличена производительность SIMD компоненты за счет увеличения количества ускорителей, если преобладает длительность SIMD фрагмента, либо увеличена производительность MIMD компоненты за счет увеличения количества процессоров, если преобладает длительность MIMD фрагмента. В результате системой с полученной структурой достигается ускорение вычислений в соответствии с особенностями конкретного вычислительного процесса, которое превышает ускорение, достигаемое системой, структура которой не учитывает этих особенностей.
Изобретение поясняется чертежами: на фиг.1 приведена структура гибридной вычислительной системы; на фиг.2 приведена схема определения доли длительности выполнения MIMD фрагмента и доли SIMD фрагмента и ускорения вычислений на этих фрагментах; на фиг.3 приведена таблица 1 с оценками длительностей вычислений; на фиг.4 в таблице 2 приведены значения коэффициентов ускорения.
Заявляемый способ осуществляется следующим образом.
Гибридная вычислительная система содержит q процессоров 1, образующих MIMD компоненту и выполняющих MIMD фрагмент программы вычислений, и r арифметических ускорителей 2, образующих SIMD компоненту и выполняющих SIMD фрагмент программы вычислений.
В качестве MIMD компоненты могут применяться любые вычислительные системы класса MIMD; процессор MIMD компоненты - отдельный процессорный элемент системы класса MIMD [Цилькер Б.Я., Орлов С.А. Организация ЭВМ и систем. С.-Пб, 2004 г., стр.586].
Примерами SIMD-компонент, которые могут быть использованы при реализации способа, являются общеизвестные арифметические ускорители фирм NVIDIA и AMD, процессоры Cell фирмы IBM, ClearSpeed фирмы Intel, а также арифметический ускоритель Systola 1024, используемый в наиболее близком аналоге. Их общей чертой является наличие большого количества «простых» арифметических устройств, имеющих в совокупности существенно большую по сравнению с процессором производительность, достигаемую на специфичных фрагментах программ.
Для осуществления заявляемого способа:
- измеряют системным таймером длительность T1, требуемую для получения решения задачи посредством выполнения всей программы одним процессором,
- измеряют системным таймером длительность TM выполнения MIMD фрагмента одним процессором,
- измеряют системным таймером длительность TS выполнения SIMD фрагмента одним ускорителем,
- из полученных значений определяют долю длительности выполнения MIMD фрагмента
Figure 00000004
и величину удельного ускорения
Figure 00000005
- сравнивают отношение доли длительности вычислений, выполняемых одним ускорителем, к доле длительности вычислений, выполняемых одним процессором, с величиной удельного ускорения ρ. Если
Figure 00000002
, то в вычислительной системе увеличивают количество процессоров. Если
Figure 00000003
, то увеличивают количество ускорителей.
Работоспособность заявляемого способа подтверждается следующими соотношениями, которые излагаются применительно к распараллеливанию методом умножения для постоянного размера задачи (закон Густафсона [см., например, Цилькер Б.Я., Орлов С.А. Организация ЭВМ и систем. С.-Пб, 2004 г., стр.488-490]) и применительно к распараллеливанию методом деления для изменяемого размера задачи (закон Амдаля [см., например, Цилькер Б.Я., Орлов С.А. Организация ЭВМ и систем. С.-Пб, 2004 г., стр.486-488]).
Для решения задачи одним процессором требуется интервал длительностью T1.
Полагаем, что процесс решения этой же задачи гибридной вычислительной системой, содержащей один процессор и один ускоритель, занимает интервал длительностью, вычисляемой по формуле
Figure 00000006
где TM=Т1φ - длительность выполнения MIMD фрагмента одним процессором;
0≤φ≤1 - доля длительности выполнения MIMD фрагмента;
Figure 00000007
- длительность выполнения SIMD фрагмента одним ускорителем;
ρ>1 - удельное ускорение длительности выполнения SIMD фрагмента, достигаемое применением ускорителя, по сравнению с процессором.
Изложенная декомпозиция вычислительного процесса применительно к распараллеливанию методом деления для q процессоров 1 и одного ускорителя 2 представлена на фиг.2.
Длительность вычислений в режиме умножения системой, содержащей q процессоров 1 и один ускоритель 2, вычисляется по формуле
Figure 00000008
Если система содержит 1 процессор 1 и r ускорителей 2, то
Figure 00000009
Аналогично получаем
Figure 00000010
- длительности вычислений в режиме деления системой, содержащей q процессоров 1, один ускоритель 2 и, соответственно, один процессор 1 и r ускорителей 2.
Оценки лительностей вычислений сведены в таблице 1.
Значения параметров ρ и φ определяют для простейшего вычислителя, содержащего один процессор и один ускоритель. Они называются первичными параметрами.
Коэффициент ускорения в режиме умножения системой, содержащей q процессоров 1 и один ускоритель 2, вычисляют по формуле
Figure 00000011
Подставляя
Figure 00000012
в формулу (4) находим
Figure 00000013
Очевидно, при q→∞ имеем максимальное значение
Figure 00000014
.
Чтобы выполнялось
Figure 00000015
(то есть, чтобы применение ускорителей 2 имело смысл по сравнению с простым увеличением количества процессоров 1), необходимо выполнение условия
Figure 00000016
Это достигается, если q≤ρ.
Для системы, содержащей один процессор и r ускорителей, коэффициент ускорения вычисляют по формуле
Figure 00000017
Очевидно
Figure 00000018
при r→∞.
Значение
Figure 00000019
, если
Figure 00000020
.
Коэффициент ускорения для системы, содержащей q процессоров и r ускорителей, при q=r вычисляют по формуле
Figure 00000021
В общем случае Kq,r=Km,1, если q>r, где
Figure 00000022
и Kq,r=К1,n, если q<r, где
Figure 00000023
; полагаем, что q и r таковы, что m или n - целые.
Оценим условия, при которых
Figure 00000024
, то есть увеличение количества процессоров 1 целесообразнее увеличения количества ускорителей 2.
Очевидно, для этого необходимо выполнение неравенства
Figure 00000025
которое выполняется, если
Figure 00000026
.
Если
Figure 00000027
, то увеличение количества процессоров, либо увеличение количества ускорителей одинаково влияют на длительность вычислительного процесса.
Итак, целесообразность наращивания того или иного компонента определяют из первичных свойств вычислительного процесса.
Коэффициент ускорения в режиме деления системой, содержащей q процессоров и один ускоритель, вычисляется по формуле
Figure 00000028
Получаем
Figure 00000029
При q→∞ имеем наибольшее значение
Figure 00000030
При ρ>q выполняется
Figure 00000031
Для системы, содержащей один процессор и r ускорителей, получаем
Figure 00000032
При r→∞ имеем
Figure 00000033
Значение
Figure 00000034
если
Figure 00000035
Коэффициент ускорения
Figure 00000036
достигаемый системой, содержащей q процессоров и r ускорителей при q=r, вычисляется по формуле
Figure 00000037
Очевидно, Kq,r=Km,1, если q>r, где
Figure 00000038
и
Figure 00000039
если q<r, где
Figure 00000040
полагаем, что q и r таковы, что m или n - целые.
Оценим параметры процесса, для которого в режиме деления целесообразно увеличивать количество процессоров. Очевидно, должно выполняться условие
Figure 00000041
Это справедливо, если
Figure 00000042
.
Если
Figure 00000043
, то увеличение количества процессоров, либо увеличение количества ускорителей одинаково влияют на длительность вычислительного процесса.
То есть целесообразность ускорения процесса вычислений в режиме деления увеличением количества процессоров или количества ускорителей зависит, как и в режиме умножения, от значений параметров φ и ρ.
Полученные для режимов умножения и деления коэффициенты ускорения вычислений приведены в таблице 2.
Отметим идентичность этих коэффициентов для обоих режимов при одинаковом количественном и качественном составе вычислителей. Для обоих режимов целесообразно увеличивать количество процессоров, если выполняется
Figure 00000044
.
Пример осуществления способа
Определим структуру гибридной вычислительной системы для решения задачи определения значений потенциала Морзе, используемых в молекулярной динамике.
Длительность вычислений одним процессором для задачи размером 55×55×55 периодов кристаллической решетки была измерена системным таймером, она составила T1=22,96 с. Распараллеливание выполнялось в режиме умножения.
Определяем для этой же задачи системным таймером длительность вычисления гибридной системой, содержащей q=1 процессоров и r=1 ускоритель, она составила T1,1=9,87 с; при этом длительность выполнения MIMD фрагмента одним процессором составила TM=7,07 с, а длительность выполнения SIMD фрагмента одним ускорителем составила TS=2,80 с.
Из измеренных значений определяем
Figure 00000045
Figure 00000046
Поскольку
Figure 00000044
, то в структуре гибридной системы для этой программы целесообразно увеличить количество процессоров.
Например, если в этой системе применить q=2 процессоров и r=1 ускоритель, то согласно (2) получаем
Figure 00000047
. Измеренное системным таймером экспериментальное значение Т2,1=13,22 с. Соответствующие теоретическое и экспериментальное значения коэффициентов ускорения
Figure 00000048
и К2,1=3,76.
Если для решения этой задачи применить, следуя прототипу, гибридную систему, содержащую q=1 процессор и r=2 ускорителей, то
Figure 00000049
и
Figure 00000050
.
В рассмотренном примере заявляемый способ позволил создать гибридную вычислительную систему, которая предоставляет возможность решить данную задачу вычисления потенциалов в 1,3 раза быстрее по сравнению с системой, построенной ранее известным способом.
Аналогично, используя (2) и (6) и экспериментальные данные, можно показать, что гибридная система, содержащая q=4 процессора и r=1 ускоритель, позволяет решить указанную задачу в 1,67 раза быстрее по сравнению с системой из q=1 процессора и r=4 ускорителей, построенной ранее известным способом.
Таким образом, заявляемый способ позволяет создавать структуру гибридной вычислительной системы, учитывающую особенности исполняемого вычислительного процесса. Это в свою очередь позволяет уменьшить длительность вычислений и ускорить процесс решения прикладных задач.

Claims (1)

  1. Способ определения структуры гибридной вычислительной системы, содержащей MIMD-компоненту, состоящую, по крайней мере, из одного процессора, и SIMD-компоненту, состоящую, по крайней мере, из одного арифметического ускорителя, включающий измерение длительности T1 получения решения задачи посредством выполнения программы одним процессором, измерение длительностей TM и TS исполнения MIMD и SIMD фрагментов программы одним процессором и одним ускорителем соответственно, определение удельного ускорения ρ длительности выполнения SIMD фрагмента программы одним ускорителем по сравнению с длительностью выполнения этого фрагмента одним процессором, и на основании полученных данных изменение количества процессоров, либо количества ускорителей, входящих в структуру гибридной вычислительной системы, отличающийся тем, что определяют долю φ длительности выполнения MIMD фрагмента одним процессором и долю 1-φ длительности выполнения SIMD фрагмента одним процессором относительно длительности выполнения программы одним процессором, сравнивают отношение доли длительности выполнения SIMD фрагмента одним процессором к доле длительности выполнения MIMD фрагмента одним процессором с величиной удельного ускорения ρ длительности выполнения SIMD фрагмента одним ускорителем по сравнению с длительностью выполнения SIMD фрагмента одним процессором, при этом при
    Figure 00000051
    увеличивают количество процессоров MIMD компоненты, а при
    Figure 00000052
    увеличивают количество ускорителей SIMD компоненты.
RU2010144734/08A 2010-11-01 2010-11-01 Способ определения структуры гибридной вычислительной системы RU2436151C1 (ru)

Priority Applications (3)

Application Number Priority Date Filing Date Title
RU2010144734/08A RU2436151C1 (ru) 2010-11-01 2010-11-01 Способ определения структуры гибридной вычислительной системы
US13/881,745 US9323537B2 (en) 2010-11-01 2011-10-13 Method for determining the structure of a hybrid computing system
PCT/RU2011/000801 WO2012060736A1 (ru) 2010-11-01 2011-10-13 Способ определения структуры гибридной вычислительной системы

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2010144734/08A RU2436151C1 (ru) 2010-11-01 2010-11-01 Способ определения структуры гибридной вычислительной системы

Publications (1)

Publication Number Publication Date
RU2436151C1 true RU2436151C1 (ru) 2011-12-10

Family

ID=45405728

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2010144734/08A RU2436151C1 (ru) 2010-11-01 2010-11-01 Способ определения структуры гибридной вычислительной системы

Country Status (3)

Country Link
US (1) US9323537B2 (ru)
RU (1) RU2436151C1 (ru)
WO (1) WO2012060736A1 (ru)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2436151C1 (ru) 2010-11-01 2011-12-10 Федеральное государственное унитарное предприятие "Российский Федеральный ядерный центр - Всероссийский научно-исследовательский институт экспериментальной физики" (ФГУП "РФЯЦ-ВНИИЭФ") Способ определения структуры гибридной вычислительной системы
US9685957B2 (en) * 2014-04-09 2017-06-20 Altera Corporation System reset controller replacing individual asynchronous resets

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5963746A (en) * 1990-11-13 1999-10-05 International Business Machines Corporation Fully distributed processing memory element
US5708836A (en) * 1990-11-13 1998-01-13 International Business Machines Corporation SIMD/MIMD inter-processor communication
US5765011A (en) * 1990-11-13 1998-06-09 International Business Machines Corporation Parallel processing system having a synchronous SIMD processing with processing elements emulating SIMD operation using individual instruction streams
ATE180586T1 (de) * 1990-11-13 1999-06-15 Ibm Paralleles assoziativprozessor-system
US5588152A (en) * 1990-11-13 1996-12-24 International Business Machines Corporation Advanced parallel processor including advanced support hardware
US5625836A (en) * 1990-11-13 1997-04-29 International Business Machines Corporation SIMD/MIMD processing memory element (PME)
US5734921A (en) * 1990-11-13 1998-03-31 International Business Machines Corporation Advanced parallel array processor computer package
US5590345A (en) * 1990-11-13 1996-12-31 International Business Machines Corporation Advanced parallel array processor(APAP)
NO308149B1 (no) 1998-06-02 2000-07-31 Thin Film Electronics Asa Skalerbar, integrert databehandlingsinnretning
WO2001031475A1 (en) * 1999-10-26 2001-05-03 Arthur D. Little, Inc. Dual aspect ratio pe array with no connection switching
AU2002233500A1 (en) * 2001-02-14 2002-08-28 Clearspeed Technology Limited An interconnection system
DE602006006990D1 (de) 2006-06-28 2009-07-09 St Microelectronics Nv SIMD-Prozessorarchitektur mit gruppierten Verarbeitungseinheiten
US20090305790A1 (en) * 2007-01-30 2009-12-10 Vitie Inc. Methods and Apparatuses of Game Appliance Execution and Rendering Service
US20090197641A1 (en) 2008-02-06 2009-08-06 Broadcom Corporation Computing device with handheld and extended computing units
US7831803B2 (en) * 2007-07-19 2010-11-09 International Business Machines Corporation Executing multiple instructions multiple date (‘MIMD’) programs on a single instruction multiple data (‘SIMD’) machine
RU2436151C1 (ru) 2010-11-01 2011-12-10 Федеральное государственное унитарное предприятие "Российский Федеральный ядерный центр - Всероссийский научно-исследовательский институт экспериментальной физики" (ФГУП "РФЯЦ-ВНИИЭФ") Способ определения структуры гибридной вычислительной системы
US20120239706A1 (en) * 2011-03-18 2012-09-20 Los Alamos National Security, Llc Computer-facilitated parallel information alignment and analysis

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
LEO CHIN SIM et al, MIMD-SIMD hybrid system - towards a new low cost parallel system, PARALLEL COMPUTING, №29, 2003, page 21-36 [найдено 21.06.2011]. Найдено из Интернет: www.elsevier.com/locate/parco. *

Also Published As

Publication number Publication date
US20130212356A1 (en) 2013-08-15
WO2012060736A1 (ru) 2012-05-10
US9323537B2 (en) 2016-04-26

Similar Documents

Publication Publication Date Title
US10430494B2 (en) Computer and methods for solving math functions
CN101751376B (zh) 利用cpu和gpu协同工作对三角线性方程组求解的加速方法
WO2020119188A1 (zh) 一种程序检测方法、装置、设备及可读存储介质
WO2016106010A4 (en) Reduced power implementation of computer instructions
RU2436151C1 (ru) Способ определения структуры гибридной вычислительной системы
Wang et al. A run-time dynamic reconfigurable computing system for lithium-ion battery prognosis
WO2021147567A1 (zh) 卷积运算方法及芯片
Shibata Efficient evaluation methods of elementary functions suitable for SIMD computation
Amaris et al. Evaluating execution time predictions on gpu kernels using an analytical model and machine learning techniques
Mansouri On the parallelization of integer polynomial multiplication
Basyrov et al. Method of a heurisistic-combined solution of labor-conductive tasks in parallel computational systems of real time
Rump et al. Interval arithmetic with fixed rounding mode
Kovács et al. Software implementation of the recursive discrete Fourier transform
Song et al. Accelerating faceting wide-field imaging algorithm with FPGA for SKA radio telescope as a vast sensor array
RU75072U1 (ru) Устройство для вычисления тригонометрических функций
Qadri et al. JetBench: an open source real-time multiprocessor benchmark
Tang et al. Brief announcement: Star (space-time adaptive and reductive) algorithms for dynamic programming recurrences with more than O (1) dependency
Feng et al. Design and application space exploration of a domain-specific accelerator system
He et al. Research and Hardware Implementation of a Reduced-Latency Quadruple-Precision Floating-Point Arctangent Algorithm
Cuimei et al. An efficient design of high-accuracy and low-cost FFT
Yu et al. Development and realization of a novel type of high-speed windowed complex FFT processor
Kumari An Analytical Study of Amdahl's and Gustafson's Law
Ahmad Selection of Right Architecture for Specific Embedded Vision Applications
Zeng et al. Beidou combined-FFT acquisition algorithm for resource-constrained embedded platform
Potapov et al. The Mobile Linpack Benchmark for iOS Portable Devices