JP3521963B2 - 半導体装置の分離方法 - Google Patents
半導体装置の分離方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の分離方法に
係り、特に改良されたシリコン部分酸化（Local Oxidat
ion of Silicon；以下“ＬＯＣＯＳ”という）方法であ
るバッファシリコンの選択的酸化方法に関する。
係り、特に改良されたシリコン部分酸化（Local Oxidat
ion of Silicon；以下“ＬＯＣＯＳ”という）方法であ
るバッファシリコンの選択的酸化方法に関する。
【０００２】
【従来の技術】一般に、半導体装置の集積度が増加する
につれ、半導体基板上に形成される個々の素子のサイズ
が縮小されるだけでなく、個々の素子を電気的に分離さ
せる分離領域の大きさも漸次サブミクロン級まで縮小さ
れている。このような高集積半導体装置で、セミ・リセ
ス（semi-recess)フィールド酸化膜を形成するＬＯＣＯ
Ｓ方法を使用して分離領域を形成する場合、バーズビー
クが大きく発生して微細パターンにおける素子分離が不
可能となる。
につれ、半導体基板上に形成される個々の素子のサイズ
が縮小されるだけでなく、個々の素子を電気的に分離さ
せる分離領域の大きさも漸次サブミクロン級まで縮小さ
れている。このような高集積半導体装置で、セミ・リセ
ス（semi-recess)フィールド酸化膜を形成するＬＯＣＯ
Ｓ方法を使用して分離領域を形成する場合、バーズビー
クが大きく発生して微細パターンにおける素子分離が不
可能となる。
【０００３】このようなＬＯＣＯＳ方法の問題点を解決
するために、選択的ポリシリコン酸化（Selective Poly
Silicon Oxidation；以下“ＳＥＰＯＸ”という）方法
が提案された。図１および図２は従来のＳＥＰＯＸ方法
を説明するための断面図である。図１を参照すれば、半
導体基板１上に熱酸化工程により薄いパッド酸化膜２を
形成したのち、前記パッド酸化膜２上にバッファポリシ
リコン層３およびシリコン窒化膜４を順に形成する。次
いで、写真蝕刻工程で前記シリコン窒化膜４の所定部分
を蝕刻し、分離領域を限定する開口部（図示せず）を形
成する。次に、前記開口部により露出されたバッファポ
リシリコン層３と半導体基板１の表面部分を選択的に酸
化することにより、フィールド酸化膜５を形成する。
するために、選択的ポリシリコン酸化（Selective Poly
Silicon Oxidation；以下“ＳＥＰＯＸ”という）方法
が提案された。図１および図２は従来のＳＥＰＯＸ方法
を説明するための断面図である。図１を参照すれば、半
導体基板１上に熱酸化工程により薄いパッド酸化膜２を
形成したのち、前記パッド酸化膜２上にバッファポリシ
リコン層３およびシリコン窒化膜４を順に形成する。次
いで、写真蝕刻工程で前記シリコン窒化膜４の所定部分
を蝕刻し、分離領域を限定する開口部（図示せず）を形
成する。次に、前記開口部により露出されたバッファポ
リシリコン層３と半導体基板１の表面部分を選択的に酸
化することにより、フィールド酸化膜５を形成する。
【０００４】図２を参照すれば、前記シリコン窒化膜４
およびバッファポリシリコン層３を取り除き分離領域形
成工程を完了する。
およびバッファポリシリコン層３を取り除き分離領域形
成工程を完了する。
【０００５】
【発明が解決しようとする課題】前述したＳＥＰＯＸ方
法によると、フィールド酸化膜５の形成時体膨張による
酸化応力がバッファポリシリコン層３に加えられるた
め、基板１ではストレスが減少しバーズビークの大きさ
も減らせる。しかしながら、このようなＳＥＰＯＸ方法
も活性領域がサブミクロン級以下に大いに小さくなり、
バーズビークが２か所で発生する。すなわち、パッド酸
化膜２と半導体基板１の間にバーズビーク（図１のａ；
以下“下部バーズビーク”という）が発生して活性領域
の大きさが減少する問題が発生するだけでなく、シリコ
ン窒化膜４とバッファポリシリコン層３の間にもバーズ
ビーク（図１のｂ；以下“上部バーズビーク”という）
が発生する。
法によると、フィールド酸化膜５の形成時体膨張による
酸化応力がバッファポリシリコン層３に加えられるた
め、基板１ではストレスが減少しバーズビークの大きさ
も減らせる。しかしながら、このようなＳＥＰＯＸ方法
も活性領域がサブミクロン級以下に大いに小さくなり、
バーズビークが２か所で発生する。すなわち、パッド酸
化膜２と半導体基板１の間にバーズビーク（図１のａ；
以下“下部バーズビーク”という）が発生して活性領域
の大きさが減少する問題が発生するだけでなく、シリコ
ン窒化膜４とバッファポリシリコン層３の間にもバーズ
ビーク（図１のｂ；以下“上部バーズビーク”という）
が発生する。
【０００６】前記下部バーズビークａの場合はパッド酸
化膜２の厚さを低め、バッファポリシリコン層３の厚さ
を増加させれば、その生成が抑制できるが、上部バーズ
ビークｂの場合は前記層の厚さを増加させるだけではそ
の生成が抑制できない。また、前記上部バーズビークｂ
が激しく発生すれば、フィールド酸化膜５の形成後シリ
コン窒化膜４とバッファポリシリコン層３を除去して
も、図２に示したようにバッファポリシリコン層３が前
記上部バーズビークｂの間に残留する（図２のＰ参
照）。従って、前記フィールド酸化膜５が分離領域の役
割を喪失する。
化膜２の厚さを低め、バッファポリシリコン層３の厚さ
を増加させれば、その生成が抑制できるが、上部バーズ
ビークｂの場合は前記層の厚さを増加させるだけではそ
の生成が抑制できない。また、前記上部バーズビークｂ
が激しく発生すれば、フィールド酸化膜５の形成後シリ
コン窒化膜４とバッファポリシリコン層３を除去して
も、図２に示したようにバッファポリシリコン層３が前
記上部バーズビークｂの間に残留する（図２のＰ参
照）。従って、前記フィールド酸化膜５が分離領域の役
割を喪失する。
【０００７】前述したようなＳＥＰＯＸ方法の問題点を
解決するために、米国特許第４，４５９，３２５号（Hi
roshi Nozawa et al. ）にはフィールド酸化膜形成後残
留するバッファシリコン層を酸化させる方法が開示され
ている。しかしながら、前述した方法ではシリコン窒化
膜とバッファポリシリコン層の間で上部バーズビークの
生成が完全に除去できない。
解決するために、米国特許第４，４５９，３２５号（Hi
roshi Nozawa et al. ）にはフィールド酸化膜形成後残
留するバッファシリコン層を酸化させる方法が開示され
ている。しかしながら、前述した方法ではシリコン窒化
膜とバッファポリシリコン層の間で上部バーズビークの
生成が完全に除去できない。
【０００８】本発明の目的はＳＥＰＯＸ方法で上部バー
ズビークの生成を完全に除去できる半導体装置の分離方
法を提供することである。
ズビークの生成を完全に除去できる半導体装置の分離方
法を提供することである。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に本発明は、半導体基板上に第１酸化膜を形成する段階
と、前記第１酸化膜上にシリコン膜を形成する段階と、
前記シリコン膜上に酸化防止膜を形成する段階と、前記
酸化防止膜の形成された結果物に窒素雰囲気で高温熱処
理工程を施す段階と、前記酸化防止膜を選択的に蝕刻し
て開口部を形成する段階と、熱酸化工程を施して前記開
口部に熱酸化膜を形成する段階と、前記酸化防止膜を取
り除く段階を具備することを特徴とする半導体装置の分
離方法を提供する。
に本発明は、半導体基板上に第１酸化膜を形成する段階
と、前記第１酸化膜上にシリコン膜を形成する段階と、
前記シリコン膜上に酸化防止膜を形成する段階と、前記
酸化防止膜の形成された結果物に窒素雰囲気で高温熱処
理工程を施す段階と、前記酸化防止膜を選択的に蝕刻し
て開口部を形成する段階と、熱酸化工程を施して前記開
口部に熱酸化膜を形成する段階と、前記酸化防止膜を取
り除く段階を具備することを特徴とする半導体装置の分
離方法を提供する。
【００１０】本発明の望ましい実施例によると、前記窒
素雰囲気での高温熱処理は、約１１５０℃の高温で約８
時間程度施すことが好ましい。前記シリコン膜を構成す
る物質としてポリシリコンあるいは非晶質シリコンを用
いる。前記窒素雰囲気での高温熱処理は前記酸化防止膜
に開口部を形成する段階後に施すこともできる。
素雰囲気での高温熱処理は、約１１５０℃の高温で約８
時間程度施すことが好ましい。前記シリコン膜を構成す
る物質としてポリシリコンあるいは非晶質シリコンを用
いる。前記窒素雰囲気での高温熱処理は前記酸化防止膜
に開口部を形成する段階後に施すこともできる。
【００１１】前記シリコン膜と酸化防止膜間の結合反応
を促進させるために、前記酸化防止膜を形成する段階
後、結果物全面に窒素イオンを注入する段階をさらに具
備することもできる。前記酸化防止膜を形成する段階の
前に、窒化物沈積室で８５０℃の温度で前記シリコン膜
上に生成された自然酸化膜をＮＨX ガス、例えば、ＮＨ
3 アンモニアガスとの反応を利用して窒化させる段階を
さらに具備できる。
を促進させるために、前記酸化防止膜を形成する段階
後、結果物全面に窒素イオンを注入する段階をさらに具
備することもできる。前記酸化防止膜を形成する段階の
前に、窒化物沈積室で８５０℃の温度で前記シリコン膜
上に生成された自然酸化膜をＮＨX ガス、例えば、ＮＨ
3 アンモニアガスとの反応を利用して窒化させる段階を
さらに具備できる。
【００１２】
【作用】本発明によると、酸化防止膜を形成した後施す
高温熱処理によってシリコン膜と酸化防止膜の界面を安
定化させるため、分離領域として提供される熱酸化膜の
形成の際上部バーズビークの生成を完全に取り除く。
高温熱処理によってシリコン膜と酸化防止膜の界面を安
定化させるため、分離領域として提供される熱酸化膜の
形成の際上部バーズビークの生成を完全に取り除く。
【００１３】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。図３は本発明により製造された分離領域を示
す断面図である。前記図３と図２にそれぞれ示した分離
領域を比べれば、本発明の分離領域が半導体基板１０上
に形成された第１酸化膜２４とシリコン膜２６の間の下
部バーズビークｃの大きさが減少するだけでなく、シリ
コン膜２６と酸化防止膜２８の間の上部バーズビークｄ
の生成が略抑制されたことが判る。
説明する。図３は本発明により製造された分離領域を示
す断面図である。前記図３と図２にそれぞれ示した分離
領域を比べれば、本発明の分離領域が半導体基板１０上
に形成された第１酸化膜２４とシリコン膜２６の間の下
部バーズビークｃの大きさが減少するだけでなく、シリ
コン膜２６と酸化防止膜２８の間の上部バーズビークｄ
の生成が略抑制されたことが判る。
【００１４】図４〜図７は本発明による分離方法を説明
するための断面図である。図４はポリシリコン膜２６お
よび酸化防止膜２８を形成する段階を示す。半導体基板
１０上に熱酸化工程により約２４０Å厚さの第１酸化膜
２４を形成したのち、後続する工程のフィールド酸化膜
形成時に発生する体膨張によるストレスを緩和させるバ
ッファ層の役割を果たすシリコン膜２６を前記第１酸化
膜２４上に形成する。前記シリコン膜２６を構成する物
質としては、半導体基板１０を構成する物質と類似した
物性を有するポリシリコンまたは非晶質シリコンを使用
し、前記シリコン膜２６は低圧化学蒸着（Low Pressure
Chemical Vapor Deposition；以下“ＬＰＣＶＤ”とい
う）方法により約１０００Åの厚さで形成される。ま
た、前記シリコン膜２６は不純物のドープされたシリコ
ン膜または不純物のドープされていないシリコン膜のう
ちいずれを用いても良い。前記第１酸化膜２４およびシ
リコン膜２６は後続する酸化工程によるフィールド酸化
膜形成時、ストレスを緩和させることができ、蝕刻阻止
層としての役割を遂行するに十分な程度の厚さをもつよ
うに形成する。望ましくは、前記第１酸化膜２４は１１
０〜５００Åの厚さで形成し、前記シリコン膜２６は５
００〜２０００Åの厚さで形成する。
するための断面図である。図４はポリシリコン膜２６お
よび酸化防止膜２８を形成する段階を示す。半導体基板
１０上に熱酸化工程により約２４０Å厚さの第１酸化膜
２４を形成したのち、後続する工程のフィールド酸化膜
形成時に発生する体膨張によるストレスを緩和させるバ
ッファ層の役割を果たすシリコン膜２６を前記第１酸化
膜２４上に形成する。前記シリコン膜２６を構成する物
質としては、半導体基板１０を構成する物質と類似した
物性を有するポリシリコンまたは非晶質シリコンを使用
し、前記シリコン膜２６は低圧化学蒸着（Low Pressure
Chemical Vapor Deposition；以下“ＬＰＣＶＤ”とい
う）方法により約１０００Åの厚さで形成される。ま
た、前記シリコン膜２６は不純物のドープされたシリコ
ン膜または不純物のドープされていないシリコン膜のう
ちいずれを用いても良い。前記第１酸化膜２４およびシ
リコン膜２６は後続する酸化工程によるフィールド酸化
膜形成時、ストレスを緩和させることができ、蝕刻阻止
層としての役割を遂行するに十分な程度の厚さをもつよ
うに形成する。望ましくは、前記第１酸化膜２４は１１
０〜５００Åの厚さで形成し、前記シリコン膜２６は５
００〜２０００Åの厚さで形成する。
【００１５】前記シリコン膜２６は空気中に露出されれ
ば、自然酸化物が成長して１０〜１００Åの厚さの自然
酸化膜（図示せず）がその表面上に存する。このような
自然酸化膜では、ポリシリコンあるいは窒化シリコンの
中においてより酸化剤（酸素）の拡散速度がさらに速い
ため、前記自然膜の存在が上部バーズビーク（図３の
ｄ）の大きさを増加させる要因となる。従って、前記シ
リコン膜２６の形成された半導体基板１０に窒化膜蒸着
室で８５０℃の温度の熱処理工程を施し、前記シリコン
膜２６上に存する自然酸化膜をＮＨX ガスとの反応を利
用して窒化させることにより、ＳｉＮＯ構造のシリコン
酸窒化膜に転換させる。前記シリコン酸窒化膜では酸化
剤の拡散速度が窒化シリコン膜における速度と類似す
る。このように、自然酸化膜をシリコン酸窒化膜に転換
させることによって、酸化剤の拡散速度が減少して上部
バーズビークの生成が抑制できる。
ば、自然酸化物が成長して１０〜１００Åの厚さの自然
酸化膜（図示せず）がその表面上に存する。このような
自然酸化膜では、ポリシリコンあるいは窒化シリコンの
中においてより酸化剤（酸素）の拡散速度がさらに速い
ため、前記自然膜の存在が上部バーズビーク（図３の
ｄ）の大きさを増加させる要因となる。従って、前記シ
リコン膜２６の形成された半導体基板１０に窒化膜蒸着
室で８５０℃の温度の熱処理工程を施し、前記シリコン
膜２６上に存する自然酸化膜をＮＨX ガスとの反応を利
用して窒化させることにより、ＳｉＮＯ構造のシリコン
酸窒化膜に転換させる。前記シリコン酸窒化膜では酸化
剤の拡散速度が窒化シリコン膜における速度と類似す
る。このように、自然酸化膜をシリコン酸窒化膜に転換
させることによって、酸化剤の拡散速度が減少して上部
バーズビークの生成が抑制できる。
【００１６】次いで、ＬＰＣＶＤ方法により前記シリコ
ン膜２６上にシリコン窒化物を約１５００Åの厚さで蒸
着して酸化防止膜２８を形成する。前記酸化防止膜２８
はバーズビークを最小化しストレスを緩和させ得る厚さ
で形成すべきであり、望ましくは１０００〜３９００Å
で形成する。次に、前記酸化防止膜２８の形成された結
果物に、窒素雰囲気で１１５０℃の高温で８時間熱処理
工程を施す。このように高温熱処理工程を施すと、前記
酸化防止膜２８とシリコン膜２６間の界面が安定化し、
シリコン膜２６のグレンサイズが増加する。その結果、
後続する酸化工程の際、前記グレン境界に沿ってまず酸
化される現象がなくなるので、前記シリコン膜２６が酸
化される界面がきれいになる。従って、前記図３に示し
た上部バーズビークｄの生成が完全に除去される。
ン膜２６上にシリコン窒化物を約１５００Åの厚さで蒸
着して酸化防止膜２８を形成する。前記酸化防止膜２８
はバーズビークを最小化しストレスを緩和させ得る厚さ
で形成すべきであり、望ましくは１０００〜３９００Å
で形成する。次に、前記酸化防止膜２８の形成された結
果物に、窒素雰囲気で１１５０℃の高温で８時間熱処理
工程を施す。このように高温熱処理工程を施すと、前記
酸化防止膜２８とシリコン膜２６間の界面が安定化し、
シリコン膜２６のグレンサイズが増加する。その結果、
後続する酸化工程の際、前記グレン境界に沿ってまず酸
化される現象がなくなるので、前記シリコン膜２６が酸
化される界面がきれいになる。従って、前記図３に示し
た上部バーズビークｄの生成が完全に除去される。
【００１７】一方、前記シリコン膜２６と酸化防止膜２
８間の結合反応をさらに活性化させて、酸素侵入を軽減
するために、前記酸化防止膜２８の形成後結果物全面に
窒素イオンを注入することができる。この際、前記窒素
イオンの最高ドーズが前記酸化防止膜２８とシリコン膜
２６間の界面に存するようにする。しかし、正確に注入
深さを制御できない場合には、酸化防止膜上面およびシ
リコン膜下面のドーズ密度（atom／cm3 ）が、両者界面
でのドーズ密度より小さくなるようにする。
８間の結合反応をさらに活性化させて、酸素侵入を軽減
するために、前記酸化防止膜２８の形成後結果物全面に
窒素イオンを注入することができる。この際、前記窒素
イオンの最高ドーズが前記酸化防止膜２８とシリコン膜
２６間の界面に存するようにする。しかし、正確に注入
深さを制御できない場合には、酸化防止膜上面およびシ
リコン膜下面のドーズ密度（atom／cm3 ）が、両者界面
でのドーズ密度より小さくなるようにする。
【００１８】図５は開口部ｈを形成する段階を示す。前
記酸化防止膜２８上にフォトレジストを塗布してこれを
露光および現像し、活性領域上にフォトレジストパター
ン（図示せず）を形成する。次いで、前記フォトレジス
トパターンを蝕刻マスクとして使用して反応性イオン蝕
刻（Reactive Ion Etching；以下“ＲＩＥ”という）方
法により前記酸化防止膜２８を蝕刻することにより開口
部ｈを形成する。前記開口部ｈは分離領域を限定し前記
シリコン膜２６の一部を露出させる。次に、前記フォト
レジストパターンを取り除く。
記酸化防止膜２８上にフォトレジストを塗布してこれを
露光および現像し、活性領域上にフォトレジストパター
ン（図示せず）を形成する。次いで、前記フォトレジス
トパターンを蝕刻マスクとして使用して反応性イオン蝕
刻（Reactive Ion Etching；以下“ＲＩＥ”という）方
法により前記酸化防止膜２８を蝕刻することにより開口
部ｈを形成する。前記開口部ｈは分離領域を限定し前記
シリコン膜２６の一部を露出させる。次に、前記フォト
レジストパターンを取り除く。
【００１９】図６はフィールド酸化膜３０を形成する段
階を示す。前記開口部の形成された結果物に熱酸化工程
を施して前記開口部により露出されたシリコン膜２６の
一部および前記開口部の半導体基板表面を選択的に酸化
することにより、約４０００Åの厚さのフィールド酸化
膜３０を形成する。図７は酸化防止膜２８およびシリコ
ン膜２６を除去することによって分離領域形成工程を完
了する段階を示す。
階を示す。前記開口部の形成された結果物に熱酸化工程
を施して前記開口部により露出されたシリコン膜２６の
一部および前記開口部の半導体基板表面を選択的に酸化
することにより、約４０００Åの厚さのフィールド酸化
膜３０を形成する。図７は酸化防止膜２８およびシリコ
ン膜２６を除去することによって分離領域形成工程を完
了する段階を示す。
【００２０】前述した本発明の分離方法によると、前記
図３に示した通り、前記酸化防止膜とシリコン膜の間の
上部バーズビークｄが完全に除去されるため、分離領域
を形成する工程が完了された際、シリコン膜が残留する
現象は生じない。従って、安定した分離特性が確保でき
る。素子間の電気的な分離をさらに強化させるチャネル
ストップ層の形成のためのイオン注入は、前記図５の開
口部を形成した後施すことができ、前記図６のフィール
ド酸化膜形成後に施すこともできる。
図３に示した通り、前記酸化防止膜とシリコン膜の間の
上部バーズビークｄが完全に除去されるため、分離領域
を形成する工程が完了された際、シリコン膜が残留する
現象は生じない。従って、安定した分離特性が確保でき
る。素子間の電気的な分離をさらに強化させるチャネル
ストップ層の形成のためのイオン注入は、前記図５の開
口部を形成した後施すことができ、前記図６のフィール
ド酸化膜形成後に施すこともできる。
【００２１】また、前記図４で説明した窒素雰囲気で高
温熱処理を施す段階を、前記図５の開口部を形成する段
階後に施すこともできる。図８〜図１４は本発明による
ＣＭＯＳ製造方法を説明するための断面図である。図８
を参照すれば、第１導電型、例えばＰ型の半導体基板１
０上に熱酸化工程により約２００Å厚さのパッド酸化膜
１２を形成したのち、前記パッド酸化膜１２上にＬＰＣ
ＶＤ方法で約２０００Å厚さの窒化膜１４を形成する。
温熱処理を施す段階を、前記図５の開口部を形成する段
階後に施すこともできる。図８〜図１４は本発明による
ＣＭＯＳ製造方法を説明するための断面図である。図８
を参照すれば、第１導電型、例えばＰ型の半導体基板１
０上に熱酸化工程により約２００Å厚さのパッド酸化膜
１２を形成したのち、前記パッド酸化膜１２上にＬＰＣ
ＶＤ方法で約２０００Å厚さの窒化膜１４を形成する。
【００２２】図９を参照すると、前記窒化膜１４上にフ
ォトレジストを塗布してこれを露光および現像し、第２
導電型のＮウェルを形成するためのフォトレジストパタ
ーン（図示せず）を形成する。次いで、前記フォトレジ
ストパターンを蝕刻マスクとして使用してＲＩＥ方法に
より前記窒化膜１４を蝕刻し窒化膜パターン１４ａを形
成する。次いで、前記窒化膜パターン１４ａの形成され
た結果物全面にＮ型の不純物を矢印１６で示すようにイ
オン注入する。
ォトレジストを塗布してこれを露光および現像し、第２
導電型のＮウェルを形成するためのフォトレジストパタ
ーン（図示せず）を形成する。次いで、前記フォトレジ
ストパターンを蝕刻マスクとして使用してＲＩＥ方法に
より前記窒化膜１４を蝕刻し窒化膜パターン１４ａを形
成する。次いで、前記窒化膜パターン１４ａの形成され
た結果物全面にＮ型の不純物を矢印１６で示すようにイ
オン注入する。
【００２３】図１０を参照すれば、熱酸化工程により前
記窒化膜パターン１４ａによって露出された半導体基板
１０の表面を酸化して酸化層２０を形成する。次いで、
前記窒化膜パターン１４ａを除去した後、前記酸化層２
０の形成された半導体基板１０の全面にＰ型の不純物を
矢印２２で示すようにイオン注入する。図１１を参照す
れば、前記半導体基板１０全面に１１５０℃の高温で８
時間の熱処理工程を施しＮウェル１８およびＰウェル
（図示せず）を形成する。次に、前記酸化層２０を除去
した後、前記Ｎウェル１８およびＰウェルの形成された
半導体基板１０上に熱酸化工程で約２４０Å厚さの第１
酸化膜２４を形成する。次いで、ＬＰＣＶＤ方法で前記
第１酸化膜２４上にシリコン膜２６および酸化防止膜２
８をそれぞれ１０００Åおよび１５００Å厚さで形成す
る。
記窒化膜パターン１４ａによって露出された半導体基板
１０の表面を酸化して酸化層２０を形成する。次いで、
前記窒化膜パターン１４ａを除去した後、前記酸化層２
０の形成された半導体基板１０の全面にＰ型の不純物を
矢印２２で示すようにイオン注入する。図１１を参照す
れば、前記半導体基板１０全面に１１５０℃の高温で８
時間の熱処理工程を施しＮウェル１８およびＰウェル
（図示せず）を形成する。次に、前記酸化層２０を除去
した後、前記Ｎウェル１８およびＰウェルの形成された
半導体基板１０上に熱酸化工程で約２４０Å厚さの第１
酸化膜２４を形成する。次いで、ＬＰＣＶＤ方法で前記
第１酸化膜２４上にシリコン膜２６および酸化防止膜２
８をそれぞれ１０００Åおよび１５００Å厚さで形成す
る。
【００２４】図１２を参照すれば、前記酸化防止膜２８
の形成された結果物に窒素雰囲気で１１５０℃の高温で
８時間熱処理工程を施す。次いで、前記酸化防止膜２８
上にフォトレジストを塗布しこれを露光および現像し、
活性領域上にフォトレジストパターン（図示せず）を形
成する。次いで、前記フォトレジストパターンを蝕刻マ
スクとして用いてＲＩＥ方法により前記酸化防止膜２８
を蝕刻することによって開口部ｈを形成する。
の形成された結果物に窒素雰囲気で１１５０℃の高温で
８時間熱処理工程を施す。次いで、前記酸化防止膜２８
上にフォトレジストを塗布しこれを露光および現像し、
活性領域上にフォトレジストパターン（図示せず）を形
成する。次いで、前記フォトレジストパターンを蝕刻マ
スクとして用いてＲＩＥ方法により前記酸化防止膜２８
を蝕刻することによって開口部ｈを形成する。
【００２５】図１３を参照すれば、熱酸化工程により、
前記開口部により露出されたシリコン膜２６の一部およ
び前記開口部の半導体基板の表面を選択的に酸化するこ
とによってフィールド酸化膜３０を形成する。図１４を
参照すると、前記酸化防止膜２８およびシリコン膜２６
を取り除くことにより、ツインウェル工程の分離領域形
成工程を完了する。
前記開口部により露出されたシリコン膜２６の一部およ
び前記開口部の半導体基板の表面を選択的に酸化するこ
とによってフィールド酸化膜３０を形成する。図１４を
参照すると、前記酸化防止膜２８およびシリコン膜２６
を取り除くことにより、ツインウェル工程の分離領域形
成工程を完了する。
【００２６】本発明は前記実施例に限定されず本発明の
技術的思想を逸脱しない範囲内で様々な改変が可能なこ
とはもちろんである。
技術的思想を逸脱しない範囲内で様々な改変が可能なこ
とはもちろんである。
【００２７】
【発明の効果】前述した通り本発明によると、酸化防止
膜の形成後施す高温熱処理工程によりシリコン膜と酸化
防止膜の界面を安定化させる。また、前記高温熱処理工
程によりシリコン膜のグレンサイズが増加され、フィー
ルド酸化工程の際前記グレン境界に沿ってまず酸化され
る現象がなくなることにより、シリコン膜が酸化される
界面がきれいになる。
膜の形成後施す高温熱処理工程によりシリコン膜と酸化
防止膜の界面を安定化させる。また、前記高温熱処理工
程によりシリコン膜のグレンサイズが増加され、フィー
ルド酸化工程の際前記グレン境界に沿ってまず酸化され
る現象がなくなることにより、シリコン膜が酸化される
界面がきれいになる。
【００２８】従って、従来のＳＥＰＯＸ方法から発生す
る酸化防止膜とシリコン膜の間の上部バーズビークを完
全に取り除くことにより、分離領域の大きさをサブミク
ロン級に縮小させるだけでなく安定した分離特性が確保
できる。
る酸化防止膜とシリコン膜の間の上部バーズビークを完
全に取り除くことにより、分離領域の大きさをサブミク
ロン級に縮小させるだけでなく安定した分離特性が確保
できる。
【図１】従来のＳＥＰＯＸ方法を説明するための断面図
である。
である。
【図２】従来のＳＥＰＯＸ方法を説明するための断面図
である。
である。
【図３】本発明により製造された分離領域を示す断面図
である。
である。
【図４】本発明による分離方法を説明するための断面図
である。
である。
【図５】本発明による分離方法を説明するための断面図
である。
である。
【図６】本発明による分離方法を説明するための断面図
である。
である。
【図７】本発明による分離方法を説明するための断面図
である。
である。
【図８】本発明によるＣＭＯＳ製造方法を説明するため
の断面図である。
の断面図である。
【図９】本発明によるＣＭＯＳ製造方法を説明するため
の断面図である。
の断面図である。
【図１０】本発明によるＣＭＯＳ製造方法を説明するた
めの断面図である。
めの断面図である。
【図１１】本発明によるＣＭＯＳ製造方法を説明するた
めの断面図である。
めの断面図である。
【図１２】本発明によるＣＭＯＳ製造方法を説明するた
めの断面図である。
めの断面図である。
【図１３】本発明によるＣＭＯＳ製造方法を説明するた
めの断面図である。
めの断面図である。
【図１４】本発明によるＣＭＯＳ製造方法を説明するた
めの断面図である。
めの断面図である。
１０ 半導体基板
２４ 第１酸化膜
２６ シリコン膜
２８ 酸化防止膜
３０ フィールド酸化膜（熱酸化膜）
ｃ 下部バーズビーク
ｄ 上部バーズビーク
ｈ 開口部
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 辛 允承
大韓民国 京畿道 水原市 八達区 梅
灘洞 897番地 住公５団地アパート
501棟 302号
(72)発明者 權 五鉉
大韓民国 ソウル特別市 松坡区 蠶室
洞 101番地 宇成アパート 21棟 402
号
(56)参考文献 特開 平５−206115（ＪＰ，Ａ)
特開 平５−160120（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/316
H01L 21/76
Claims (2)
- 【請求項１】 半導体基板上に第１酸化膜を形成する段
階と、 前記第１酸化膜上にシリコン膜を形成する段階と、 前記シリコン膜上に酸化防止膜を形成する段階と、前記酸化防止膜を形成する段階後、前記シリコン膜と酸
化防止膜の結合反応を促進するために結果物全面に窒素
イオンを注入する段階と、 前記酸化防止膜の形成された結果物に窒素雰囲気で高温
熱処理工程を施す段階と、 前記酸化防止膜を選択的に蝕刻して開口部を形成する段
階と、 熱酸化工程を施して前記開口部に熱酸化膜を形成する段
階と、 前記酸化防止膜を取り除く段階と、 を具備することを特徴とする半導体装置の分離方法。 - 【請求項２】 前記高温熱処理工程を施す段階を前記酸
化防止膜に開口部を形成する段階後に施すことを特徴と
する請求項１記載の半導体装置の分離方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993P22236 | 1993-10-25 | ||
| KR1019930022236A KR970003893B1 (ko) | 1993-10-25 | 1993-10-25 | 반도체 장치의 소자 분리 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130726A JPH07130726A (ja) | 1995-05-19 |
| JP3521963B2 true JP3521963B2 (ja) | 2004-04-26 |
Family
ID=19366513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16214294A Expired - Lifetime JP3521963B2 (ja) | 1993-10-25 | 1994-07-14 | 半導体装置の分離方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5447885A (ja) |
| JP (1) | JP3521963B2 (ja) |
| KR (1) | KR970003893B1 (ja) |
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| JPH0851105A (ja) * | 1994-05-31 | 1996-02-20 | Samsung Electron Co Ltd | 半導体装置の素子分離膜形成方法 |
| JPH0883795A (ja) * | 1994-07-13 | 1996-03-26 | Nippon Telegr & Teleph Corp <Ntt> | 素子分離領域の形成方法 |
| JPH08316223A (ja) * | 1995-05-16 | 1996-11-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH098020A (ja) * | 1995-06-19 | 1997-01-10 | Nippon Precision Circuits Kk | 半導体装置の製造方法 |
| KR0176155B1 (ko) * | 1995-06-22 | 1999-04-15 | 김광호 | 반도체 장치의 소자분리 방법 |
| KR100190363B1 (ko) * | 1995-06-28 | 1999-06-01 | 김영환 | 반도체 소자의 소자분리 방법 |
| DE19535150A1 (de) * | 1995-09-21 | 1997-03-27 | Mosel Vitelic Inc | Verfahren zur Herstellung eines integrierten Halbleiterkreises |
| US5747357A (en) * | 1995-09-27 | 1998-05-05 | Mosel Vitelic, Inc. | Modified poly-buffered isolation |
| US5994203A (en) * | 1996-02-28 | 1999-11-30 | Micron Technology, Inc. | Process for stress reduction in silicon during field isolation |
| KR100399972B1 (ko) * | 1996-06-28 | 2003-12-24 | 주식회사 하이닉스반도체 | 반도체장치의소자분리막형성방법 |
| US5726091A (en) * | 1996-08-29 | 1998-03-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of reducing bird's beak of field oxide using reoxidized nitrided pad oxide layer |
| US5972746A (en) * | 1996-10-08 | 1999-10-26 | Mosel Vitelic, Inc. | Method for manufacturing semiconductor devices using double-charged implantation |
| JPH10125773A (ja) * | 1996-10-21 | 1998-05-15 | Nec Corp | 半導体装置の製造方法 |
| US5972777A (en) * | 1997-07-23 | 1999-10-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming isolation by nitrogen implant to reduce bird's beak |
| TW358236B (en) * | 1997-12-19 | 1999-05-11 | Nanya Technology Corp | Improved local silicon oxidization method in the manufacture of semiconductor isolation |
| JPH11214384A (ja) * | 1998-01-28 | 1999-08-06 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US6228733B1 (en) * | 1999-09-23 | 2001-05-08 | Industrial Technology Research Institute | Non-selective epitaxial depostion technology |
| KR100791779B1 (ko) * | 2002-12-30 | 2008-01-03 | 동부일렉트로닉스 주식회사 | 반도체 장치의 소자 분리방법 |
| US20090004812A1 (en) * | 2007-06-29 | 2009-01-01 | Lee Yung Chung | Method for producing shallow trench isolation |
| US8835261B2 (en) * | 2011-03-14 | 2014-09-16 | International Business Machines Corporation | Field effect transistor structure and method of forming same |
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|---|---|---|---|---|
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| JPS5790960A (en) * | 1980-11-27 | 1982-06-05 | Toshiba Corp | Manufacture of semiconductor device |
| JPS57153429A (en) * | 1981-03-17 | 1982-09-22 | Nec Corp | Manufacture of semiconductor device |
| US4407696A (en) * | 1982-12-27 | 1983-10-04 | Mostek Corporation | Fabrication of isolation oxidation for MOS circuit |
| US4900396A (en) * | 1987-08-19 | 1990-02-13 | Agency Of Industrial Science And Technology | Method of forming modified layer and pattern |
| US4897364A (en) * | 1989-02-27 | 1990-01-30 | Motorola, Inc. | Method for locos isolation using a framed oxidation mask and a polysilicon buffer layer |
| US5192707A (en) * | 1991-07-31 | 1993-03-09 | Sgs-Thomson Microelectronics, Inc. | Method of forming isolated regions of oxide |
| US5260229A (en) * | 1991-08-30 | 1993-11-09 | Sgs-Thomson Microelectronics, Inc. | Method of forming isolated regions of oxide |
| US5338750A (en) * | 1992-11-27 | 1994-08-16 | Industrial Technology Research Institute | Fabrication method to produce pit-free polysilicon buffer local oxidation isolation |
| US5236862A (en) * | 1992-12-03 | 1993-08-17 | Motorola, Inc. | Method of forming oxide isolation |
| KR960011861B1 (ko) * | 1993-06-10 | 1996-09-03 | 삼성전자 주식회사 | 반도체장치의 소자 분리 방법 |
-
1993
- 1993-10-25 KR KR1019930022236A patent/KR970003893B1/ko not_active IP Right Cessation
-
1994
- 1994-06-30 DE DE4422957A patent/DE4422957B4/de not_active Expired - Lifetime
- 1994-06-30 US US08/268,948 patent/US5447885A/en not_active Expired - Lifetime
- 1994-07-14 JP JP16214294A patent/JP3521963B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE4422957A1 (de) | 1995-04-27 |
| US5447885A (en) | 1995-09-05 |
| KR950012683A (ko) | 1995-05-16 |
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| KR970003893B1 (ko) | 1997-03-22 |
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