DE19535150A1 - Verfahren zur Herstellung eines integrierten Halbleiterkreises - Google Patents
Verfahren zur Herstellung eines integrierten HalbleiterkreisesInfo
- Publication number
- DE19535150A1 DE19535150A1 DE1995135150 DE19535150A DE19535150A1 DE 19535150 A1 DE19535150 A1 DE 19535150A1 DE 1995135150 DE1995135150 DE 1995135150 DE 19535150 A DE19535150 A DE 19535150A DE 19535150 A1 DE19535150 A1 DE 19535150A1
- Authority
- DE
- Germany
- Prior art keywords
- layer
- silicon nitride
- nitride layer
- oxide
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
- 239000004065 semiconductor Substances 0.000 title claims description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 67
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 66
- 238000000034 method Methods 0.000 claims abstract description 52
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 32
- 229920005591 polysilicon Polymers 0.000 claims abstract description 32
- 230000003647 oxidation Effects 0.000 claims abstract description 26
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000009413 insulation Methods 0.000 claims abstract description 9
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 8
- 238000002955 isolation Methods 0.000 claims description 20
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims 1
- 229910001873 dinitrogen Inorganic materials 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract 10
- 239000002344 surface layer Substances 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 22
- 235000012239 silicon dioxide Nutrition 0.000 description 11
- 239000000377 silicon dioxide Substances 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 238000005530 etching Methods 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 8
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 7
- 241000293849 Cordylanthus Species 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000000376 reactant Substances 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910001408 cation oxide Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 238000012549 training Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
Description
Die Erfindung betrifft ein Verfahren zur Herstellung eines
integrierten Halbleiterkreises nach dem Oberbegriff des
Patentanspruches 1.
Die vorliegende Erfindung betrifft integrierte Halbleiter
kreise und deren Herstellung. Die Erfindung wird im Hin
blick auf das Herstellungsverfahren und den Aufbau von iso
lierenden Einrichtungen, wie beispielsweise Metalloxid-
Feldeffekttransistoren (MOS-Transistoren) an Hand eines
Beispieles erläutert. Es wird jedoch darauf hingewiesen,
daß die Erfindung in einem breiteren Bereich anwendbar ist.
Lediglich beispielhaft kann die Erfindung im Zusammenhang
mit der Herstellung auch anderer Halbleitereinrichtungen,
wie beispielsweise unter anderem von bipolaren Transisto
ren, komplementären Metalloxid-Feldeffekttransistoren
(CMOS-Transistoren), bipolaren komplementären Metalloxid-
Feldeffekttransistoren (BiCMOS-Transistoren) angewendet
werden.
In der Industrie werden Techniken für isolierende Einrich
tungen in integrierten Kreisen angewendet oder wurden sol
che Techniken vorgeschlagen. Ein Beispiel hierfür ist die
lokale Oxidation von Silizium (LOCOS), wie sie beispiels
weise in dem US-Patent 3,970,486 beschrieben ist. Diese
LOCOS-Technik umfaßt im allgemeinen Schritte zur Herstel
lung einer dünnen Siliziumdioxidschicht (SiO₂) (oder Pad-
Oxidschicht) auf einem Siliziumsubstrat. Eine Schicht aus
Siliziumnitrid wird auf der Siliziumdioxidschicht herge
stellt. Es wird dann ein Schritt ausgeführt, bei dem die
Siliziumnitridschicht (Si₃N₄) mit einem Muster versehen
wird, um Bereiche des Pad-Oxids freizulegen. Die freigeleg
ten Bereiche des Pad-Oxids bilden Bereiche für das Feldiso
lationsoxid. Unter Anwendung des Siliziumnitrids als Maske
werden durch einen thermischen Oxidationsschritt Oxidberei
che zur Feldisolation in den freigelegten Bereichen des
Pad-Oxids hergestellt.
Ein Problem bei dieser LOCOS-Technik besteht darin, daß be
stimmte unerwünschte Effekte auftreten, die durch die seit
liche Oxidation des Siliziumdioxids bewirkt werden, wie
dies in der Fig. 1 dargestellt ist. Insbesondere verur
sacht die seitliche Oxidation des Siliziumdioxids oftmals
eine unerwünschte "Vogelschnabel-Struktur". Wie dies in der
Fig. 1 dargestellt ist, umfaßt eine herkömmliche Feldiso
lationsoxidanordnung 10 ein Halbleitersubstrat 11, einen
Oxidbereich 13 zur Feldisolation, einen aktiven Bereich 17
und eine vogelschnabelartige Struktur 15. Wie dies darge
stellt ist, verhindert die vogelschnabelartige Struktur we
gen ihrer Dicke 19 die Ausbildung von Einrichtungen in den
aktiven Bereichen.
Es wurden verschiedene Techniken vorgeschlagen, um die un
erwünschten Wirkungen der vogelschnabelartigen Struktur zu
beseitigen. Insbesondere kann durch die Ausbildung einer
dünneren Oxidschicht oftmals die Länge der vogelschnabelar
tigen Struktur verkürzt werden. Eine dickere Nitridschicht
führt auch zu einer verkürzten Länge der vogelschnabelarti
gen Struktur. Solche Techniken führen jedoch zu mehr Kri
stalldefekten in dem Siliziumsubstrat oder dergleichen. Die
Kristalldefekte vergrößern den Widerstand im Substrat. Da
durch werden Schaltprobleme und dergleichen bewirkt. Die
dünnere vogelschnabelartige Struktur verursacht auch einen
elektrischen Leck- bzw. Kriechstrom zwischen benachbarten
Einrichtungen, weil diese Einrichtungen nicht wirksam von
einander isoliert sind.
Es wurde eine andere Technik zur Herstellung einer dickeren
Oxidschicht zur Erzeugung einer dickeren vogelschnabelarti
gen Struktur vorgeschlagen, um einen elektrischen Kriech
strom zwischen den Einrichtungen zu vermeiden. Die dickeren
vogelschnabelartigen Strukturen bewirken jedoch einen län
geren "Vogelschnabel", d. h. einen "Vogelschnabel", der wei
ter in den aktiven Bereich der Einrichtung hineinragt. Die
längere vogelschnabelartige Struktur verringert auch in un
erwünscht er Weise die Packungsdichte der integrierten
Kreise.
Eine weitere Technik verwendet ein "mehrfach gepuffertes"
LOCOS-Verfahren. Das mehrfach gepufferte LOCOS-Verfahren
beruht auf einer mehrfach geschichteten Sandwich-Struktur,
die eine Oxidschicht, eine Polysiliziumschicht und eine
Nitridschicht umfaßt. Durch das mehrfach gepufferte
LOCOS-Verfahren wird die seitliche Verengung des Siliziumdioxids
verringert. Durch das mehrfach gepufferte LOCOS-Verfahren
wird jedoch eine zweite vogelschnabelartige Struktur er
zeugt, wie dies die Fig. 2 zeigt. Die Fig. 2 zeigt einen
herkömmlichen Oxidbereich 20 zur Feldisolation, der durch
das herkömmliche mehrfach gepufferte LOCOS-Verfahren er
zeugt ist. Das herkömmliche Verfahren führt zu Oxidberei
chen 23 zur Feldisolation im Halbleitersubstrat, einer er
sten vogelschnabelartigen Struktur 25 und einer zweiten vo
gelschnabelartigen Struktur 29. Eine weitere Beschränkung
des mehrfach gepufferten LOCOS-Verfahrens führt zu an den
Rändern der Oxidbereiche zur Feldisolation verbleibenden
Polysilizium-Ätzrückständen 27. Die zweite vogelschnabelar
tige Struktur und die Ätzrückstände sind unerwünscht.
Die Aufgabe der vorliegenden Erfindung besteht darin, ein
Verfahren zur Herstellung eines integrierten Halbleiter
kreises mit Isolationsbereichen anzugeben, das leicht und
kostengünstig ausführbar und zuverlässig ist.
Diese Aufgabe wird durch ein Verfahren zur Herstellung ei
nes integrierten Halbleiterkreises gelöst, das durch die in
dem kennzeichnenden Teil des Patentanspruchs 1 angegebenen
Merkmale gekennzeichnet ist.
Die vorliegende Erfindung betrifft ein verbessertes Verfah
ren und danach hergestellte, verbesserte integrierte Halb
leiterstrukturen. Das erfindungsgemäße Verfahren zur Her
stellung von Halbleiterkreisen mit Oxidbereichen zur
Feldisolation führt zu einer relativ leichten und reprodu
zierbaren Herstellung der Strukturen, wobei im wesentlichen
keine vogelschnabelartigen Strukturen entstehen.
Eine spezielle Ausführungsform der vorliegenden Erfindung
betrifft ein Verfahren zur Herstellung eines integrierten
Halbleiterkreises. Das erfindungsgemäße Verfahren umfaßt
Schritte, bei denen ein Halbleitersubstrat mit einer oberen
Fläche versehen wird, eine die obere Fläche überdeckende
Pad-Oxidschicht gebildet wird, eine diese Pad-Oxidschicht
überdeckende Polysiliziumschicht gebildet wird, eine erste
Siliziumnitridschicht gebildet wird, die die Polysilizium
schicht überdeckt und eine zweite Siliziumnitridschicht ge
bildet wird, die die erste Siliziumnitridschicht überdeckt.
Die zweite Siliziumnitridschicht ist sehr viel dicker als
die erste Siliziumnitridschicht. Die Erfindung umfaßt auch
einen Schritt, bei dem die zweite Siliziumnitridschicht,
die erste Siliziumnitridschicht und die Polysiliziumschicht
zur Herstellung einer Maske mit einem Muster versehen wer
den. Die Maske legt Bereiche der Pad-Oxidschicht frei.
Die Erfindung betrifft auch eine Halbleiteranordnung mit
einem Halbleitersubstrat, auf dessen oberer Fläche eine
Oxidschicht angeordnet ist, wobei auf der Oxidschicht eine
Polysiliziumschicht, auf der Polysiliziumschicht eine erste
Siliziumnitridschicht und auf der ersten Siliziumnitrid
schicht eine zweite Siliziumnitridschicht angeordnet sind.
Die zweite Siliziumnitridschicht ist sehr viel dicker als
die erste Siliziumnitridschicht. Die zweite Siliziumnitrid
schicht, die ersten Siliziumnitridschicht und die Polysili
ziumschicht bilden eine Maske, die bestimmte Bereiche der
Oxidschicht freiläßt.
Die vorliegende Erfindung erreicht die genannten Vorteile
im Zusammenhang mit bekannten Verfahrenstechnologien. Die
Art und die Vorteile der vorliegenden Erfindung werden im
folgenden im Zusammenhang mit der Beschreibung und den
Figuren näher erläutert.
Es zeigen:
Fig. 1 und 2 herkömmliche LOCOS-Strukturen;
Fig. 3 einen vereinfachten Querschnitt einer
LOCOS-Struktur gemäß der vorliegenden Erfindung
und
Fig. 4 bis 8 ein vereinfachtes Herstellungsverfahren für
eine Struktur zur Feldisolation gemäß der
vorliegenden Erfindung.
Die Fig. 3 zeigt eine vereinfachte Querschnittdarstellung
einer erfindungsgemäßen Anordnung zur Feldisolation. Die
Anordnung zur Feldisolation enthält ein Halbleitersubstrat
100, Oxidbereiche 300 zur Feldisolation, einen aktiven Be
reich 320 der Einrichtung und andere Elemente. Wie dies
dargestellt ist, weist die vorliegende Anordnung zur
Feldisolation eine relativ planare Oberfläche als ein Ort
für die aktive Einrichtung auf. Sie enthält im wesentlichen
keine vogelschnabelartige Struktur. Typische Längen der
vogelschnabelartigen Struktur liegen in einem Bereich von
0,1 bis etwa 0,3 µ für eine Feldoxiddicke im Bereich von
etwa 0,3 bis etwa 0,6 µ. Die vorliegende Anordnung zur
Feldisolation kann durch die nachfolgend beschriebenen Aus
führungsformen hergestellt werden.
Im folgenden wird ein erfindungsgemäßes Herstellungsverfah
ren zur Feldisolation angegeben.
- 1. Vorsehen eines Halbleitersubstrats.
- 2. Ausbildung einer Polster- bzw. Kissen- bzw. Pad-Oxidschicht (oder einer Oxidschicht) auf einer Oberfläche des Substrates.
- 3. Ausbildung einer die Pad-Oxidschicht (oder die Oxidschicht) überdeckenden Polysiliziumschicht.
- 4. Ausbildung einer sehr dünnen Schicht aus Sili ziumnitrid einer hohen Qualität auf der Polysi liziumschicht.
- 5. Ausbildung einer dickeren Schicht aus Silizium nitrid auf der sehr dünnen Schicht des Silizi umnitrids der hohen Qualität.
- 6. Versehen der dickeren Schicht aus Siliziumni trid, der sehr dünnen Schicht aus Siliziumni trid der hohen Qualität und der Polysilizium schicht mit einem Muster zur Ausbildung von freiliegenden Bereichen zur Bildung von Oxidbe reichen zur Feldisolation.
- 7. Ausbildung der Oxidbereiche zur Feldisolation in den freiliegenden Bereichen.
- 8. Entfernen der Siliziumnitridschichten, der Polysiliziumschicht und der Pad-Oxidschicht.
- 9. Ausführung von restlichen Verfahrensschritten.
Die zuvor genannten Schritte beruhen auf einer Kombination
von Schichten, die eine Polysiliziumschicht, eine sehr
dünne Schicht aus Siliziumnitrid einer hohen Qualität und
eine dickere Schicht aus Siliziumnitrid als eine
Oxidationsmaske umfassen. Die vorliegende Oxidationsmaske
neigt dazu, im wesentlichen alle Kristalldefekte im Halb
leitersubstrat während des Prozesses zu vermeiden. Es ver
bleiben im wesentlichen keine Polysiliziumrückstände an den
Rändern der Oxidbereiche zur Feldisolation nach dem Entfer
nen der Siliziumnitridschicht. Die vorliegende Oxidations
maske verhindert auch, daß sich während der nachfolgenden
Verfahrensschritte Vertiefungen bzw. Löcher an den aktiven
Bereichen ausbilden. Außerdem werden durch die vorliegende
Oxidationsmaske die herkömmlichen vogelschnabelartige
Strukturen im wesentlichen vermieden. Einzelheiten des vor
liegenden Verfahrens werden im folgenden im Zusammenhang
mit den Fig. 4 bis 8 erläutert.
Die Fig. 4 bis 8 zeigen ein vereinfachtes Herstellungs
verfahren einer Struktur zur Feldisolation gemäß der vor
liegenden Erfindung. Das vereinfachte Herstellungsverfahren
dient lediglich zur Erläuterung und begrenzt nicht den
Schutzbereich der Patentansprüche.
Die Fig. 4 zeigt den Anfang eines Herstellungsverfahrens
gemäß der vorliegenden Erfindung. Das vorliegende Verfahren
beginnt mit der Vorsehung eines Halbleitersubstrates 100.
Dieses Halbleitersubstrat kann irgendein geeignetes
Substrat, wie beispielsweise eine Siliziumschicht oder der
gleichen sein. Vorzugsweise handelt es sich um eine Silizi
umscheibe. Die Art der verwendeten Scheibe hängt von der
besonderen Anwendung ab.
Bei dem vorliegenden Verfahren wird eine Isolationsschicht,
beispielsweise eine Siliziumdioxidschicht 120 (SiO₂) oder
dergleichen, die auch als eine Pad-Oxidschicht bekannt ist,
auf einer Oberfläche 115 des Halbleitersubstrates 100 aus
gebildet. Die Siliziumdioxidschicht wird vorzugsweise durch
thermische Oxidation des Siliziums bei einer Temperatur von
etwa 1000°C oder mehr erzeugt, um eine im wesentlichen
lochfreie bzw. pin-hole-freie Siliziumdioxidschicht 120 ei
ner hohen Qualität zu bilden. Die Dicke der Siliziumdioxid
schicht liegt vorzugsweise in einem Bereich von etwa 50 Å
bis etwa 500 Å und beträgt insbesondere etwa 300 Å.
Nachfolgend wird ein Verfahrensschritt zur Bildung einer
Polysiliziumschicht 140 ausgeführt, die eine Oberfläche 130
der Pad-Oxidschicht überdeckt. Die Polysiliziumschicht 140
wird vorzugsweise durch eine chemische Dampfabscheidung bei
niedrigem Druck (LPCVD-Technik) oder dergleichen erzeugt.
Beispielsweise umfaßt die LPCVD-Technik ein Reaktionsgas,
wie beispielsweise Silan (SiH₄) oder dergleichen bei einem
Druck, der in einem Bereich von etwa 100 mTorr bis etwa
300 mTorr und vorzugsweise bei etwa 200 mTorr liegt. Die
LPCVD-Technik wird bei einer Reaktionstemperatur ausge
führt, die in einem Bereich von etwa 550°C bis etwa 700°C
und vorzugsweise bei etwa 620°C liegt. Bei einer bevorzug
ten Ausführungsform besitzt die Polysiliziumschicht eine
Dicke, die in einem Bereich von etwa 300 Å bis etwa 1500 Å
liegt. Die besonderen Reaktionsmittel, Temperaturen, Drücke
und dergleichen hängen von den speziellen Anwendungsfällen
ab.
Die Fig. 5 zeigt ein vereinfachtes Verfahren zur Erzeugung
einer dünnen Schicht 160 aus Siliziumnitrid, die die Ober
fläche 155 der Polysiliziumschicht 140 überdeckt. Die Dünn
schicht aus Siliziumnitrid ist eine im wesentlichen pin
hole- bzw. lochfreie Schicht aus Siliziumnitrid einer hohen
Qualität. Eine geeignete Technik zur Herstellung einer sol
chen Siliziumnitridschicht umfaßt das Aussetzen der Polysi
liziumschicht 160 einer Atmosphäre einer Stickstoffquelle,
wie beispielsweise Ammoniakgas (NH₃), bei einer hohen Tem
peratur zur Nitrierung, so daß eine sehr dünne Schicht aus
Siliziumnitrid (Si₃N₄) oder dergleichen aus der Polysilizi
umschicht gebildet wird. Die Temperatur der Nitrierung
liegt in dem Bereich von etwa 700°C bis etwa 1100°C und
beträgt vorzugsweise etwa 950°C. Das Ammonikgas weist eine
Konzentration in einem Bereich von etwa 0,1% bis etwa 100%
auf. Vorzugsweise beträgt die Konzentration etwa 95%. Die
sehr dünne Schicht aus Siliziumnitrid besitzt eine Dicke in
einem Bereich von etwa 5 Å bis 100 Å. Vorzugsweise beträgt
die Dicke etwa 30 Å und weniger.
Bei dem vorliegenden Verfahren wird dann ein Schritt der
Abscheidung einer Schicht aus Siliziumnitrid 200 ausge
führt, die die Oberfläche 190 der sehr dünnen Schicht 160
aus Siliziumnitrid überdeckt, wie dies die Fig. 6 zeigt.
Die Siliziumnitridschicht 200 kann durch ein geeignetes
LPCVD-Verfahren oder dergleichen abgeschieden werden. Bei
spielsweise wird bei einem solchen Verfahren ein Reaktions
gas, wie beispielsweise Dichlorsilan (SiH₂Cl₂) und ein
Ammoniakgas (NH₃) und dergleichen verwendet. Ein Reaktions
druck kann in einem Bereich von etwa 100 mTorr bis etwa
500 mTorr und vorzugsweise bei etwa 350 mTorr liegen. Die
Reaktionstemperatur liegt in einem Bereich von etwa 600°C
bis etwa 800°C und beträgt vorzugsweise etwa 760°C. Bei
einer bevorzugten Ausführungsform liegt die Dicke der Sili
ziumnitridschicht 200 in einem Bereich von etwa 500 Å bis
etwa 3000 Å. Vorzugsweise beträgt sie etwa 2000 Å. Wie dies
dargestellt ist, führt das vorliegende Verfahren zu einer
Sandwich-Schichtanordnung, die die Polysiliziumschicht 140,
die sehr dünne Siliziumnitridschicht 160 und die Silizium
nitridschicht 200 zur Bildung einer Oxidationsmaske oder
dergleichen umfaßt.
Die Schichten werden mit einem Muster versehen oder geätzt,
wie dies die Fig. 7 zeigt. Die Oxidationsmaske bildet
frei liegende Bereiche 210, die Orte für die Oxidbereiche
zur Feldisolation und dergleichen bestimmen. Das Ätzen wird
vorzugsweise durch Plasmaätzen, Ätzen mit reaktiven Ionen
oder dergleichen ausgeführt. Vorzugsweise erfolgt das Ätzen
durch anisotropisches Versehen der Polysiliziumschicht 140,
der sehr dünnen Schicht 160 aus Siliziumnitrid und der
Siliziumnitridschicht 200 mit einem Muster durch Plasmaätz
techniken. Die Pad-Oxidschicht dient als Ätzresistschicht
für die Plasmaätztechnik. Alternativ kann die Pad-Oxid
schicht ein Teil der Oxidationsmaske sein.
Die Plasmaätztechnik kann in einer Plasmaätzeinrichtung er
folgen, wie sie beispielsweise unter der Bezeichnung
"RAINBOW 4520" durch die Firma Lam Research Company in
Fremont, Kalifornien vertrieben wird. Das Plasmaätzen er
folgt bei einem Druck, der in einem Bereich von etwa
300 mTorr bis etwa 500 mTorr, vorzugsweise bei etwa
400 mTorr liegt. Die Leistung liegt in einem Bereich von
etwa 400 Watt bis etwa 700 Watt und beträgt vorzugsweise
etwa 525 Watt. Das Plasmaätzen erfolgt mit Reaktionsgasen,
wie beispielsweise Argon (Ar), Sauerstoff (O₂) und
Trifluormethan (CHF₃) oder dergleichen. Eine Strömungsrate
für Argon liegt in einem Bereich von etwa 100 sccm bis etwa
400 sccm und beträgt vorzugsweise etwa 320 sccm. Trifluor
methan weist eine Strömungsrate auf, die in einem Bereich
von etwa 10 sccm bis etwa 200 sccm liegt und vorzugsweise
etwa 50 sccm beträgt. Die Arten der Reaktanden, Strömungs
raten, Temperaturen, Drücke und Leistungen und dergleichen
hängen von den besonderen Anwendungsfällen ab.
Die Struktur der Fig. 7 wird in einem Schritt der thermi
schen Oxidation bei einer Atmosphäre von beispielsweise
Sauerstoff (O₂) oder dergleichen bei einer hohen Temperatur
ausgesetzt, wobei die Sandwich-Schicht als Oxidationsmaske
verwendet wird. Die thermische Oxidation erfolgt bei einer
Temperatur, die in einem Bereich von etwa 900°C bis etwa
1100°C liegt. Vorzugsweise beträgt sie etwa 1000°C. Die
Anordnung wird der thermischen Oxidation während einer
Zeitperiode ausgesetzt, die in einem Bereich von etwa 150
Minuten bis etwa 190 Minuten, vorzugsweise bei weniger als
etwa 170 Minuten liegt. Durch die thermische Oxidation wer
den Oxidbereiche 300 zur Feldisolation erzeugt, die eine
Dicke von etwa 4500 Å bis etwa 6500 Å, vorzugsweise von
etwa 5000 Å, besitzen.
Gemäß dem vorliegenden Verfahren wird die Oxidationsmaske
dann mit der Hilfe einer Folge von Ätzschritten entfernt.
Beim vorliegenden Verfahren werden die Siliziumnitrid
schichten mit einer Ätztechnik, wie beispielsweise mit ei
ner heißen Phosphorsäurelösung (H₃PO₃) oder dergleichen
entfernt. Die Polysiliziumschicht wird mit der Hilfe einer
isotropischen Plasmaätztechnik oder dergleichen entfernt.
Eine Lösung einer verdünnten Fluorwasserstoffsäure (HF)
oder dergleichen entfernt die Pad-Oxidschicht. Die Anord
nung ist dann zur Ausführung der restlichen Prozeßschritte
bereit. Es können auch andere Techniken zur Entfernung der
Oxidationsmaske in Abhängigkeit von den besonderen Anwen
dungen verwendet werden.
Es wird darauf hingewiesen, daß die obige Beschreibung spe
zielle Ausführungsformen betrifft. Zahlreiche Modifikatio
nen, andere Strukturen und Äquivalente können angewendet
werden. Während sich die obige Beschreibung auf die Her
stellung einer allgemeinen Oxidstruktur zur Feldisolation
bei einem Feldeffekttransistor bezieht, ist es auch mög
lich, die vorliegende Erfindung im Zusammenhang mit
MOS-Kreisen, BiCMOS-Kreisen, bipolaren Kreisen, N- oder
P-Kanalbereichen von Kreisen oder dergleichen anzuwenden. Aus
diesem Grunde soll die voranstehende Beschreibung und die
Darstellungen den Schutzbereich der vorliegenden Erfindung,
der durch die Ansprüche definiert ist, nicht beschränken.
Die vorliegende Erfindung betrifft ein Verfahren zur Her
stellung von Bereichen 300 zur Feldisolation in einem Halb
leitersubstrat für einen integrierten Kreis. Das Verfahren
umfaßt die Herstellung einer sandwichartigen Struktur, die
als Oxidationsmaske 140, 160, 200 dient. Die sandwichartige
Struktur umfaßt eine unten liegende Oxidschicht 120, die
die Oberfläche des Halbleitersubstrates 100 überdeckt. Die
sandwichartige Struktur umfaßt eine Polysiliziumschicht
140, die die Oxidschicht 120 überdeckt, eine Siliziumni
tridschicht 160, die die Schicht 140 überdeckt und eine
zweite Siliziumnitridschicht 200, die die erste Siliziumni
tridschicht 160 überdeckt. Im vorliegenden Verfahren werden
die zweite Siliziumnitridschicht 200, die erste Siliziumni
tridschicht 160 und die Polysiliziumschicht 140 zur Erzeu
gung einer Oxidationsmaske mit einem Muster versehen. Die
Oxidationsmaske enthält freiliegende Bereiche 210 der Oxid
schicht 120, in denen die Oxidbereiche 300 zur Feldisola
tion ausgebildet werden.
Claims (17)
1. Verfahren zur Herstellung eines integrierten Halb
leiterkreises mit den folgenden Schritten:
Vorsehen eines Halbleitersubstrates (100) mit einer Oberfläche (115).
Vorsehen eines Halbleitersubstrates (100) mit einer Oberfläche (115).
Ausbilden einer Pad-Oxidschicht (120) auf der Ober
fläche (115).
Ausbilden einer Polysiliziumschicht (140) auf der
Pad-Oxidschicht (120).
Ausbilden einer ersten Nitridschicht (160) auf der
Polysiliziumschicht (140)
Ausbilden einer zweiten Siliziumnitridschicht (200) auf der Siliziumnitridschicht (160), wobei die zweite Siliziumnitridschicht (200) sehr viel dicker ist als die erste Siliziumnitridschicht (160)
Versehen der zweiten Siliziumnitridschicht (200), der ersten Siliziumnitridschicht (160) und der Polysili ziumschicht (140) mit einem Muster zur Erzeugung ei ner Maske, die freiliegende Bereiche (210) der Pad- Oxidschicht (120) bestimmt.
Ausbilden einer zweiten Siliziumnitridschicht (200) auf der Siliziumnitridschicht (160), wobei die zweite Siliziumnitridschicht (200) sehr viel dicker ist als die erste Siliziumnitridschicht (160)
Versehen der zweiten Siliziumnitridschicht (200), der ersten Siliziumnitridschicht (160) und der Polysili ziumschicht (140) mit einem Muster zur Erzeugung ei ner Maske, die freiliegende Bereiche (210) der Pad- Oxidschicht (120) bestimmt.
2. Verfahren nach Anspruch 1, bei dem in den freilie
genden Bereichen (210) Oxidbereiche (300) zur Feldisolation
ausgebildet werden.
3. Verfahren nach Anspruch 2, bei dem die Maske nach
Ausbildung der Oxidbereiche (300) entfernt wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem
die Pad-Oxidschicht (120) durch einen thermischen
Oxidationsschritt erzeugt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem
die erste Siliziumnitridschicht (160) eine sehr dünne Sili
ziumnitridschicht ist, deren Dicke kleiner als etwa 100 Å
ist.
6. Verfahren nach einem der Ansprüche 1 bis 5, bei dem
die erste Siliziumnitridschicht (160) eine im wesentlichen
lochfreie Siliziumnitridschicht ist.
7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem
die erste Siliziumnitridschicht (160) durch Reaktion eines
Stickstoffgases mit dem Silizium der Polysiliziumschicht
(140) erzeugt wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, bei dem
die zweite Siliziumnitridschicht (200) durch chemische
Dampfabscheidung erzeugt wird.
9. Verfahren nach einem der Ansprüche 1 bis 8, bei dem
die zweite Siliziumnitridschicht (200) eine Dicke besitzt,
die in einem Bereich von etwa 500 Å bis etwa 3000 Å liegt.
10. Verfahren nach einem der Ansprüche 1 bis 9, bei
dem die Maske eine Oxidationsmaske ist.
11. Integrierte Halbleiterkreisanordnung, gekennzeich
net durch ein Halbleitersubstrat (100) mit einer Oberfläche
(115), eine die Oberfläche (115) überdeckende Oxidschicht
(120), eine die Oxidschicht (120) überdeckende Polysilizi
umschicht (140), eine die Polysiliziumschicht (140) über
deckende erste Siliziumnitridschicht (160) und eine die er
ste Siliziumnitridschicht (160) überdeckende zweite Silizi
umnitridschicht (200), die sehr viel dicker ist als die er
ste Siliziumnitridschicht (160), wobei die zweite Silizium
nitridschicht (200), die erste Siliziumnitridschicht (160)
und die Polysiliziumschicht (140) eine Maske bilden, die
freiliegende Bereiche (210) der Oxidschicht (120) aufweist.
12. Anordnung nach Anspruch 11, dadurch gekennzeich
net, daß in den freiliegenden Bereichen (210) Oxidbereiche
zur Feldisolation ausgebildet sind.
13. Anordnung nach Anspruch 10 oder 11, dadurch ge
kennzeichnet, daß die Oxidschicht (120) durch einen thermi
schen Oxidationsschritt hergestellt ist.
14. Anordnung nach einem der Ansprüche 10 bis 13, da
durch gekennzeichnet, daß die erste Siliziumnitridschicht
(160) eine sehr dünne Siliziumnitridschicht ist, deren
Dicke kleiner als etwa 100 Å ist.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE1995135150 DE19535150A1 (de) | 1995-09-21 | 1995-09-21 | Verfahren zur Herstellung eines integrierten Halbleiterkreises |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE1995135150 DE19535150A1 (de) | 1995-09-21 | 1995-09-21 | Verfahren zur Herstellung eines integrierten Halbleiterkreises |
Publications (1)
Publication Number | Publication Date |
---|---|
DE19535150A1 true DE19535150A1 (de) | 1997-03-27 |
Family
ID=7772809
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE1995135150 Ceased DE19535150A1 (de) | 1995-09-21 | 1995-09-21 | Verfahren zur Herstellung eines integrierten Halbleiterkreises |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE19535150A1 (de) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4564394A (en) * | 1983-08-11 | 1986-01-14 | Siemens Aktiengesellschaft | Preventing lateral oxide growth by first forming nitride layer followed by a composite masking layer |
US5159428A (en) * | 1988-09-15 | 1992-10-27 | Texas Instruments Incorporated | Sidewall-sealed poly-buffered LOCOS isolation |
US5192707A (en) * | 1991-07-31 | 1993-03-09 | Sgs-Thomson Microelectronics, Inc. | Method of forming isolated regions of oxide |
EP0540157A1 (de) * | 1991-09-30 | 1993-05-05 | STMicroelectronics, Inc. | Verfahren zur Herstellung einer submikronen Isolierung für CMOS-Bauelemente |
US5447885A (en) * | 1993-10-25 | 1995-09-05 | Samsung Electronics Co., Ltd. | Isolation method of semiconductor device |
-
1995
- 1995-09-21 DE DE1995135150 patent/DE19535150A1/de not_active Ceased
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4564394A (en) * | 1983-08-11 | 1986-01-14 | Siemens Aktiengesellschaft | Preventing lateral oxide growth by first forming nitride layer followed by a composite masking layer |
US5159428A (en) * | 1988-09-15 | 1992-10-27 | Texas Instruments Incorporated | Sidewall-sealed poly-buffered LOCOS isolation |
US5192707A (en) * | 1991-07-31 | 1993-03-09 | Sgs-Thomson Microelectronics, Inc. | Method of forming isolated regions of oxide |
EP0540157A1 (de) * | 1991-09-30 | 1993-05-05 | STMicroelectronics, Inc. | Verfahren zur Herstellung einer submikronen Isolierung für CMOS-Bauelemente |
US5447885A (en) * | 1993-10-25 | 1995-09-05 | Samsung Electronics Co., Ltd. | Isolation method of semiconductor device |
Non-Patent Citations (1)
Title |
---|
JIMENEZ, A.J.: Recessed Oxide Isolation Having a Planar Surface. US-Z.: IBM tech.dis.bull., Vol. 26, No. 9, February 1984, p. 4787-4788 * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2951734C2 (de) | ||
DE69031447T2 (de) | Verfahren zur Herstellung von MIS-Halbleiterbauelementen | |
DE4433086C2 (de) | Halbleitervorrichtung und Verfahren zu deren Herstellung | |
DE4118165C2 (de) | Herstellungsverfahren für eine Halbleitereinrichtung mit Schutzisolierschicht | |
DE19727212C2 (de) | Herstellungsverfahren für einen Dünnschichttransistor, Dünnschichttransistor und daraus aufgebautes Flüssigkristallanzeigepaneel | |
DE3135815A1 (de) | "verfahren zur herstellung integrierter schaltungen" | |
DE2213037C2 (de) | Verfahren zur Herstellung eines MOS-Feldeffekttransistors mit einer polykristallinen Silizium-Gate-Elektrode | |
DE4109184C2 (de) | Verfahren zum Bilden einer Feldoxidschicht eines Halbleiterbauteils | |
DE2615754C2 (de) | ||
EP0842532A1 (de) | Verfahren zum erzeugen einer abstandsschicht in einer struktur | |
DE3136009A1 (de) | Verfahren zur herstellung integrierter schaltungen | |
DE2539073B2 (de) | Feldeffekt-Transistor mit isolierter Gate-Elektrode und Verfahren zu dessen Herstellung | |
DE19929239A1 (de) | Verfahren zur Herstellung von Halbleitern | |
DE19630342C2 (de) | Herstellungsverfahren einer isolierenden Zwischenschicht auf einem Halbleitersubstrat | |
DE4423558A1 (de) | Halbleiterbauelement und Verfahren zu dessen Herstellung | |
DE2617293C3 (de) | Verfahren zur Herstellung eines Halbleiterbauelements | |
DE3402825A1 (de) | Halbleiteranordnung mit isolationsnut und herstellungsverfahren | |
DE10211898A1 (de) | Halbleitervorrichtung und Verfahren zu deren Herstellung | |
DE4222584C2 (de) | Verfahren zur Strukturierung und Herstellung von Halbleiterbausteinen | |
DE19603450A1 (de) | Halbleitervorrichtung mit einer Polyzidstruktur und Verfahren zur Herstellung derselben | |
DE10259728B4 (de) | Verfahren zur Herstellung einer Grabenisolationsstruktur und Verfahren zum Steuern eines Grades an Kantenrundung einer Grabenisolationsstruktur in einem Halbleiterbauelement | |
DE4408564C2 (de) | Verfahren zur Herstellung einer Mehrschicht-Leitungsstruktur in einer Halbleitereinrichtung | |
DE2331393C2 (de) | Verfahren zum gleichzeitigen Herstellen von Feldeffekttransistoren und ladungsgekoppelten Halbleitervorrichtungen | |
DE2703618C2 (de) | Verfahren zur Herstellung eines integrierten Halbleiterschaltkreises | |
DE19734837B4 (de) | Verfahren zur Herstellung eines selbstausrichtenden Silicids |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8131 | Rejection |