JP2828943B2 - 低電力形の直流電圧発生回路を備えた半導体メモリ装置 - Google Patents
低電力形の直流電圧発生回路を備えた半導体メモリ装置Info
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- JP2828943B2 JP2828943B2 JP7342654A JP34265495A JP2828943B2 JP 2828943 B2 JP2828943 B2 JP 2828943B2 JP 7342654 A JP7342654 A JP 7342654A JP 34265495 A JP34265495 A JP 34265495A JP 2828943 B2 JP2828943 B2 JP 2828943B2
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
の直流（ＤＣ）電圧を発生する直流電圧発生回路に関す
る。
の直流（ＤＣ）電圧を発生する直流電圧発生回路に関す
る。
【０００２】
【従来の技術】一般に半導体メモリ装置は、内部回路動
作に使用する直流電圧を発生するための直流電圧発生回
路を必要とする。従来の直流電圧発生回路は、図１に示
すように、抵抗Ｒ１，Ｒ２によるバイアス電圧でＮＭＯ
ＳトランジスタＮＭＯＳ１とＰＭＯＳトランジスタＰＭ
ＯＳ１を動作させ、出力端から一定の直流電圧ＶＲＥＦ
を得る構成とされている。
作に使用する直流電圧を発生するための直流電圧発生回
路を必要とする。従来の直流電圧発生回路は、図１に示
すように、抵抗Ｒ１，Ｒ２によるバイアス電圧でＮＭＯ
ＳトランジスタＮＭＯＳ１とＰＭＯＳトランジスタＰＭ
ＯＳ１を動作させ、出力端から一定の直流電圧ＶＲＥＦ
を得る構成とされている。
【０００３】
【発明が解決しようとする課題】半導体メモリ装置に備
えられる図１のような直流電圧発生回路は、その回路の
目的に応じた一定レベルを出力するために一定電力を消
費するが、通常、この直流電圧発生回路は待機時にも継
続して動作し、かなりの電力を消費する。例えば特に、
ノーマルのリード／ライト動作に比べて非常に長い待機
状態の発生するデータ保持のためのセルフリフレッシュ
モードでは、その待機状態で消費される電力がセルフリ
フレッシュモードの消費電力中の大部分を占める結果に
なっている。そこで本発明では、特にセルフリフレッシ
ュモードの待機時に電圧発生動作を中断することがで
き、消費電力を節減可能な直流電圧発生回路を提供す
る。
えられる図１のような直流電圧発生回路は、その回路の
目的に応じた一定レベルを出力するために一定電力を消
費するが、通常、この直流電圧発生回路は待機時にも継
続して動作し、かなりの電力を消費する。例えば特に、
ノーマルのリード／ライト動作に比べて非常に長い待機
状態の発生するデータ保持のためのセルフリフレッシュ
モードでは、その待機状態で消費される電力がセルフリ
フレッシュモードの消費電力中の大部分を占める結果に
なっている。そこで本発明では、特にセルフリフレッシ
ュモードの待機時に電圧発生動作を中断することがで
き、消費電力を節減可能な直流電圧発生回路を提供す
る。
【０００４】
【課題を解決するための手段】このような目的を達成す
るために本発明は、内部回路動作用の直流電圧を発生す
る半導体メモリ装置の直流電圧発生回路において、リフ
レッシュ周期設定用のリフレッシュカウンタによるカウ
ント信号及びリフレッシュタイマ駆動信号に基づいて電
圧発生制御信号を発生する電圧発生制御部と、該電圧発
生制御信号に応じる電源供給で直流電圧を発生する直流
電圧発生部と、を備えることを特徴とする。
るために本発明は、内部回路動作用の直流電圧を発生す
る半導体メモリ装置の直流電圧発生回路において、リフ
レッシュ周期設定用のリフレッシュカウンタによるカウ
ント信号及びリフレッシュタイマ駆動信号に基づいて電
圧発生制御信号を発生する電圧発生制御部と、該電圧発
生制御信号に応じる電源供給で直流電圧を発生する直流
電圧発生部と、を備えることを特徴とする。
【０００５】或いは、リフレッシュ周期を設定するため
のリフレッシュカウンタを備えた半導体メモリ装置の直
流電圧発生回路において、前記リフレッシュカウンタに
よるカウント信号及びリフレッシュタイマ駆動信号に基
づいて１リフレッシュ周期中の所定期間で電圧発生制御
信号を発生する電圧発生制御部と、該電圧発生制御信号
に応じて電源供給を行う電源スイッチ手段をもち、電源
供給により直流電圧を発生する直流電圧発生部と、を備
えることを特徴とする。
のリフレッシュカウンタを備えた半導体メモリ装置の直
流電圧発生回路において、前記リフレッシュカウンタに
よるカウント信号及びリフレッシュタイマ駆動信号に基
づいて１リフレッシュ周期中の所定期間で電圧発生制御
信号を発生する電圧発生制御部と、該電圧発生制御信号
に応じて電源供給を行う電源スイッチ手段をもち、電源
供給により直流電圧を発生する直流電圧発生部と、を備
えることを特徴とする。
【０００６】
【発明の実施の形態】以下、添付図面に基づき本発明の
実施形態を説明する。
実施形態を説明する。
【０００７】図２は、本発明による直流電圧発生回路の
回路図である。この直流電圧発生回路は、リフレッシュ
周期を設定するためのリフレッシュカウンタ１０による
カウント信号Ｑn ，Ｑn-1 ，Ｑn-2 とリフレッシュタイ
マ駆動信号φＴＭＯＮとを論理組合せし、電圧発生制御
信号ＶＥを発生する電圧発生制御部２０と、電圧発生制
御部２０による電圧発生制御信号ＶＥのレベルを調節す
るレベルシフタ３０と、レベルシフタ３０によりレベル
調節された電圧発生制御信号ＶＥに応じて直流電圧を発
生する直流電圧発生部４０と、から構成されている。レ
ベルシフタ３０は必要に応じて設けるものである。
回路図である。この直流電圧発生回路は、リフレッシュ
周期を設定するためのリフレッシュカウンタ１０による
カウント信号Ｑn ，Ｑn-1 ，Ｑn-2 とリフレッシュタイ
マ駆動信号φＴＭＯＮとを論理組合せし、電圧発生制御
信号ＶＥを発生する電圧発生制御部２０と、電圧発生制
御部２０による電圧発生制御信号ＶＥのレベルを調節す
るレベルシフタ３０と、レベルシフタ３０によりレベル
調節された電圧発生制御信号ＶＥに応じて直流電圧を発
生する直流電圧発生部４０と、から構成されている。レ
ベルシフタ３０は必要に応じて設けるものである。
【０００８】図３に、この直流電圧発生回路を用いる場
合のセルフリフレッシュモードの動作タイミングを示し
てある。まず、信号バーＣＡＳ後に信号バーＲＡＳが入
力され、１００μｓ以上のロングＣＢＲ(CAS before RA
S)サイクルでセルフリフレッシュモードへ入ると、リフ
レッシュタイマ駆動信号φＴＭＯＮが活性化されてイン
バータ２３により反転出力される。そしてリフレッシュ
カウンタ１０は、リフレッシュ周期を設定するカウント
信号Ｑn ，Ｑn-1 ，Ｑn-2 ，Ｑn-3 ，Ｑn-4 を出力し、
このリフレッシュカウンタ１０から出力されるカウント
信号Ｑn ，Ｑn-1 ，Ｑn-2 は、ＮＡＮＤゲート２１によ
る演算後にインバータ２２へ入力され、反転出力され
る。
合のセルフリフレッシュモードの動作タイミングを示し
てある。まず、信号バーＣＡＳ後に信号バーＲＡＳが入
力され、１００μｓ以上のロングＣＢＲ(CAS before RA
S)サイクルでセルフリフレッシュモードへ入ると、リフ
レッシュタイマ駆動信号φＴＭＯＮが活性化されてイン
バータ２３により反転出力される。そしてリフレッシュ
カウンタ１０は、リフレッシュ周期を設定するカウント
信号Ｑn ，Ｑn-1 ，Ｑn-2 ，Ｑn-3 ，Ｑn-4 を出力し、
このリフレッシュカウンタ１０から出力されるカウント
信号Ｑn ，Ｑn-1 ，Ｑn-2 は、ＮＡＮＤゲート２１によ
る演算後にインバータ２２へ入力され、反転出力され
る。
【０００９】インバータ２２，２３から出力される各信
号はＮＯＲゲート２４で演算され、インバータ２５へ入
力される。そして、インバータ２５，２６を通じた駆動
の後に電圧発生制御信号ＶＥとして出力される。この電
圧発生制御信号ＶＥはレベルシフタ３０によりレベル調
節され、直流電圧発生部４０に電源スイッチ手段として
設けた電源側のＰＭＯＳトランジスタＰｓ及び接地側の
ＮＭＯＳトランジスタＮｓを制御する。この場合、ＮＭ
ＯＳトランジスタＮｓへはインバータ２７を介し反転し
て印加される。この電圧発生制御信号ＶＥの制御により
第１スイッチ手段のＰＭＯＳトランジスタＰｓ及び第２
スイッチ手段のＮＭＯＳトランジスタＮｓがＯＮ・ＯＦ
Ｆすることで、必要に応じた電源供給が行われて直流電
圧発生部４０が動作する。即ち、セルフリフレッシュモ
ードにおいてＮＡＮＤゲート２１の入力がすべて論理
“１”になるとき以外は電圧発生制御信号ＶＥが論理
“１”でＰＭＯＳトランジスタＰｓへ提供され、そして
インバータ２７の反転により論理“０”でＮＭＯＳトラ
ンジスタＮｓへ提供されるので、両トランジスタＰｓ，
ＮｓがＯＦＦとなって電源供給がカットされ、消費電力
を抑制することができる。
号はＮＯＲゲート２４で演算され、インバータ２５へ入
力される。そして、インバータ２５，２６を通じた駆動
の後に電圧発生制御信号ＶＥとして出力される。この電
圧発生制御信号ＶＥはレベルシフタ３０によりレベル調
節され、直流電圧発生部４０に電源スイッチ手段として
設けた電源側のＰＭＯＳトランジスタＰｓ及び接地側の
ＮＭＯＳトランジスタＮｓを制御する。この場合、ＮＭ
ＯＳトランジスタＮｓへはインバータ２７を介し反転し
て印加される。この電圧発生制御信号ＶＥの制御により
第１スイッチ手段のＰＭＯＳトランジスタＰｓ及び第２
スイッチ手段のＮＭＯＳトランジスタＮｓがＯＮ・ＯＦ
Ｆすることで、必要に応じた電源供給が行われて直流電
圧発生部４０が動作する。即ち、セルフリフレッシュモ
ードにおいてＮＡＮＤゲート２１の入力がすべて論理
“１”になるとき以外は電圧発生制御信号ＶＥが論理
“１”でＰＭＯＳトランジスタＰｓへ提供され、そして
インバータ２７の反転により論理“０”でＮＭＯＳトラ
ンジスタＮｓへ提供されるので、両トランジスタＰｓ，
ＮｓがＯＦＦとなって電源供給がカットされ、消費電力
を抑制することができる。
【００１０】つまり、リフレッシュの１周期を設定する
カウント信号Ｑn の論理“１”区間中、リフレッシュエ
ネーブル信号φＲＤの活性によるリストア実行期間を除
いたほとんどの期間は待機状態になる。そこでこの例で
は、カウント信号Ｑn ，Ｑn-1 ，Ｑn-2 の組合せにより
１リフレッシュ周期中の１／８期間を設定し、この間の
み直流電圧発生部４０を動作させる。このとき、電圧発
生制御信号ＶＥはカウント信号に従って周期的に発生
し、その電圧発生制御信号ＶＥによる１／８期間におい
て、リフレッシュエネーブル信号φＲＤによるリストア
は、その１／８期間開始から３／４経過時点で実行され
る。
カウント信号Ｑn の論理“１”区間中、リフレッシュエ
ネーブル信号φＲＤの活性によるリストア実行期間を除
いたほとんどの期間は待機状態になる。そこでこの例で
は、カウント信号Ｑn ，Ｑn-1 ，Ｑn-2 の組合せにより
１リフレッシュ周期中の１／８期間を設定し、この間の
み直流電圧発生部４０を動作させる。このとき、電圧発
生制御信号ＶＥはカウント信号に従って周期的に発生
し、その電圧発生制御信号ＶＥによる１／８期間におい
て、リフレッシュエネーブル信号φＲＤによるリストア
は、その１／８期間開始から３／４経過時点で実行され
る。
【００１１】このタイミングのリフレッシュエネーブル
信号φＲＤは、図４に示す回路により信号バーＳＲＳＰ
を発生することで生成される。この信号発生回路は、リ
フレッシュカウンタ１０によるカウント信号Ｑn ，Ｑn-
1 ，Ｑn-2 をＮＡＮＤゲート５１で演算し、またカウン
ト信号Ｑn-3 ，Ｑn-4 をＮＡＮＤゲート５２で演算し、
そしてこれらＮＡＮＤゲート５１，５２による演算結果
をＮＯＲゲート５３で演算するようになっている。この
ＮＯＲゲート５３の出力は、インバータ５４で反転され
てＮＯＲゲート５６の一入力となる。
信号φＲＤは、図４に示す回路により信号バーＳＲＳＰ
を発生することで生成される。この信号発生回路は、リ
フレッシュカウンタ１０によるカウント信号Ｑn ，Ｑn-
1 ，Ｑn-2 をＮＡＮＤゲート５１で演算し、またカウン
ト信号Ｑn-3 ，Ｑn-4 をＮＡＮＤゲート５２で演算し、
そしてこれらＮＡＮＤゲート５１，５２による演算結果
をＮＯＲゲート５３で演算するようになっている。この
ＮＯＲゲート５３の出力は、インバータ５４で反転され
てＮＯＲゲート５６の一入力となる。
【００１２】ＮＯＲゲート５６のもう一つの入力は遅延
器５５の出力とされ、この遅延器５５は、リフレッシュ
カウンタ１０によるカウント信号Ｑn を所定時間遅延さ
せて出力する。ＮＯＲゲート５６は、遅延器５５の出力
及びインバータ５４の出力を演算し、その出力信号は、
インバータ５７，５８，５９により駆動されて信号バー
ＳＲＳＰとなる。この信号バーＳＲＳＰを反転させれ
ば、図５に示すようにリフレッシュエネーブル信号φＲ
Ｄが生成される。
器５５の出力とされ、この遅延器５５は、リフレッシュ
カウンタ１０によるカウント信号Ｑn を所定時間遅延さ
せて出力する。ＮＯＲゲート５６は、遅延器５５の出力
及びインバータ５４の出力を演算し、その出力信号は、
インバータ５７，５８，５９により駆動されて信号バー
ＳＲＳＰとなる。この信号バーＳＲＳＰを反転させれ
ば、図５に示すようにリフレッシュエネーブル信号φＲ
Ｄが生成される。
【００１３】このようにして、電圧発生制御信号ＶＥに
よる１／８期間開始から３／４経過時点でリストア実行
としておけば、該３／４時点までの間に直流電圧発生部
４０を活性化させて十分にセットアップを行わせること
ができ、そして、該３／４時点以降の間の直流電圧発生
部４０の活性化でリストア動作後先充電動作が保障され
る。
よる１／８期間開始から３／４経過時点でリストア実行
としておけば、該３／４時点までの間に直流電圧発生部
４０を活性化させて十分にセットアップを行わせること
ができ、そして、該３／４時点以降の間の直流電圧発生
部４０の活性化でリストア動作後先充電動作が保障され
る。
【００１４】この実施形態のように１リフレッシュ周期
の７／８期間（即ち待機状態）で直流電圧発生部４０を
非活性とし、動作の必要な１／８期間で直流電圧発生部
４０を活性とすることにより節減される電力について、
シミュレーション結果を次の表１に示す。尚、表１中に
は、カウント信号Ｑn ，Ｑn-1 を図２のＮＡＮＤゲート
２１の入力として使用し、直流電圧発生部４０の実働期
間を１リフレッシュ周期の１／４期間に設定した場合も
併せて示してある。
の７／８期間（即ち待機状態）で直流電圧発生部４０を
非活性とし、動作の必要な１／８期間で直流電圧発生部
４０を活性とすることにより節減される電力について、
シミュレーション結果を次の表１に示す。尚、表１中に
は、カウント信号Ｑn ，Ｑn-1 を図２のＮＡＮＤゲート
２１の入力として使用し、直流電圧発生部４０の実働期
間を１リフレッシュ周期の１／４期間に設定した場合も
併せて示してある。
【表１】
【００１５】尚、Ｃ−ＶＲＥＦは、外部供給の電源電圧
ＶEXT を基に得る内部電源電圧を発生するためにチップ
内部で使用する基準電圧を表している。これは通常、Ｃ
ＭＯＳ回路により発生される。ＳＴＢ−ＩＶＣは、メモ
リ装置がスタンバイにあるときにチップ内部で使用され
る内部電源電圧を表す。即ち、通常のメモリ装置では消
費電力を抑制するために、アクティブとスタンバイとで
別個の内部電源電圧発生回路を使用しており、ＳＴＢ−
ＩＶＣはスタンバイ用の内部電源電圧発生回路による出
力を示している。また、ＶBBはバックバイアスを表す。
ＶEXT を基に得る内部電源電圧を発生するためにチップ
内部で使用する基準電圧を表している。これは通常、Ｃ
ＭＯＳ回路により発生される。ＳＴＢ−ＩＶＣは、メモ
リ装置がスタンバイにあるときにチップ内部で使用され
る内部電源電圧を表す。即ち、通常のメモリ装置では消
費電力を抑制するために、アクティブとスタンバイとで
別個の内部電源電圧発生回路を使用しており、ＳＴＢ−
ＩＶＣはスタンバイ用の内部電源電圧発生回路による出
力を示している。また、ＶBBはバックバイアスを表す。
【００１６】図６に、レベルシフタ３０の構成例を示
す。最近の低電力形のメモリ装置においては、外部供給
の電源電圧ＶEXT から低レベルの内部電源電圧（ＩＶ
Ｃ）を発生して内部回路を動作させているが、レベルシ
フタ３０は、その内部電源電圧を電源電圧ＶEXT のレベ
ルへ変換するための回路である。即ち、図２の直流電圧
発生部４０では電源電圧ＶEXT を利用する一方、電圧発
生制御部２０内のＮＡＮＤゲート２１やＮＯＲゲート２
４等は内部電源電圧で動作することになるので、電圧発
生制御部２０の出力レベルではＰＭＯＳトランジスタＰ
ｓのＯＮ・ＯＦＦ動作に足りないことが考えられる。そ
こで、ＰＭＯＳトランジスタＰｓを完全ＯＦＦさせられ
るように、電圧発生制御部２０の出力レベルを電源電圧
ＶEXT のレベルへシフトさせる必要があり、このために
レベルシフタ３０が設けられる。
す。最近の低電力形のメモリ装置においては、外部供給
の電源電圧ＶEXT から低レベルの内部電源電圧（ＩＶ
Ｃ）を発生して内部回路を動作させているが、レベルシ
フタ３０は、その内部電源電圧を電源電圧ＶEXT のレベ
ルへ変換するための回路である。即ち、図２の直流電圧
発生部４０では電源電圧ＶEXT を利用する一方、電圧発
生制御部２０内のＮＡＮＤゲート２１やＮＯＲゲート２
４等は内部電源電圧で動作することになるので、電圧発
生制御部２０の出力レベルではＰＭＯＳトランジスタＰ
ｓのＯＮ・ＯＦＦ動作に足りないことが考えられる。そ
こで、ＰＭＯＳトランジスタＰｓを完全ＯＦＦさせられ
るように、電圧発生制御部２０の出力レベルを電源電圧
ＶEXT のレベルへシフトさせる必要があり、このために
レベルシフタ３０が設けられる。
【００１７】
【発明の効果】以上述べたように本発明によれば、セル
フリフレッシュモードにおいて必要時にのみ動作する低
電力形の直流電圧発生回路を提供できるので、消費電力
抑制に大きく貢献する。
フリフレッシュモードにおいて必要時にのみ動作する低
電力形の直流電圧発生回路を提供できるので、消費電力
抑制に大きく貢献する。
【図１】従来の直流電圧発生回路の回路。
【図２】本発明による直流電圧発生回路の実施形態を示
す回路図。
す回路図。
【図３】図２の回路を用いたセルフリフレッシュモード
のタイミング図。
のタイミング図。
【図４】図３中のリフレッシュエネーブル信号φＲＤを
発生するための回路構成を示す回路図。
発生するための回路構成を示す回路図。
【図５】図４の回路によるリフレッシュエネーブル信号
φＲＤ発生のタイミング図。
φＲＤ発生のタイミング図。
【図６】図２中のレベルシフタ３０の回路例を示す回路
図。
図。
１０ リフレッシュカウンタ ２０ 電圧発生制御部 ３０ レベルシフタ ４０ 直流電圧発生部 ＶＥ 電圧発生制御信号
Claims (7)
- 【請求項１】 リフレッシュ周期を設定するためのリフ
レッシュカウンタを備えた半導体メモリ装置において、 前記リフレッシュカウンタによるカウント信号及びリフ
レッシュタイマ駆動信号に基づいて１リフレッシュ周期
中の所定期間で電圧発生制御信号を発生する電圧発生制
御部と、該電圧発生制御信号に応じて電源供給を行う電
源スイッチ手段をもち、これによる電源供給で活性化し
直流電圧を発生する直流電圧発生部と、を有してなる直
流電圧発生回路を備え、前記電圧発生制御信号の発生さ
れる所定期間中に、前記直流電圧発生部が活性化してか
ら一定時間の後にリフレッシュエネーブル信号が発生さ
れるようになっていることを特徴とする半導体メモリ装
置。 - 【請求項２】 １リフレッシュ周期中の１／８期間で電
圧発生制御信号が発生され、その１／８期間中に、該１
／８期間開始から３／４経過時点でリフレッシュエネー
ブル信号が発生される請求項１記載の半導体メモリ装
置。 - 【請求項３】 電圧発生制御信号のレベル調節を行って
電源スイッチ手段へ提供するレベルシフタを直流電圧発
生回路の直流電圧発生部に更に設けた請求項１又は請求
項２記載の半導体メモリ装置。 - 【請求項４】 直流電圧発生部の電源スイッチ手段は、
電源側の第１スイッチ手段と接地側の第２スイッチ手段
とからなる請求項１〜３のいずれか１項に記載の半導体
メモリ装置。 - 【請求項５】 第１スイッチ手段がＰＭＯＳトランジス
タである請求項４記載の半導体メモリ装置。 - 【請求項６】 第２スイッチ手段がＮＭＯＳトランジス
タである請求項５記載の半導体メモリ装置。 - 【請求項７】 電圧発生制御信号が第１スイッチ手段へ
提供されると共に反転されて第２スイッチ手段へ提供さ
れる請求項６記載の半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940038084A KR0149225B1 (ko) | 1994-12-28 | 1994-12-28 | 전력소모를 절감하기 위한 직류전압 발생회로 |
| KR1994P38084 | 1994-12-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08241590A JPH08241590A (ja) | 1996-09-17 |
| JP2828943B2 true JP2828943B2 (ja) | 1998-11-25 |
Family
ID=19404409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7342654A Expired - Lifetime JP2828943B2 (ja) | 1994-12-28 | 1995-12-28 | 低電力形の直流電圧発生回路を備えた半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5668497A (ja) |
| JP (1) | JP2828943B2 (ja) |
| KR (1) | KR0149225B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275100B1 (en) * | 1996-09-13 | 2001-08-14 | Samsung Electronics Co., Ltd. | Reference voltage generators including first and second transistors of same conductivity type and at least one switch |
| WO2000070621A1 (fr) * | 1999-05-14 | 2000-11-23 | Hitachi, Ltd. | Dispositif a circuit integre a semi-conducteurs |
| JP2003022672A (ja) * | 2001-07-10 | 2003-01-24 | Sharp Corp | 半導体記憶装置、携帯電子機器及び着脱式記憶装置 |
| US6807122B2 (en) | 2001-11-14 | 2004-10-19 | Hitachi, Ltd. | Semiconductor memory device requiring refresh |
| KR100640780B1 (ko) * | 2003-12-29 | 2006-10-31 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
| KR100702124B1 (ko) * | 2005-04-01 | 2007-03-30 | 주식회사 하이닉스반도체 | 내부전압 공급회로 |
| KR100757928B1 (ko) * | 2006-06-14 | 2007-09-11 | 주식회사 하이닉스반도체 | 반도체 메모리의 전압 발생기 제어 장치 |
| JP4951786B2 (ja) * | 2007-05-10 | 2012-06-13 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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