JP2772001B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に、焼結基板の素子
搭載面に搭載された半導体ペレットを封止用キャップで
封止する半導体装置に適用して有効な技術に関するもの
である。
搭載面に搭載された半導体ペレットを封止用キャップで
封止する半導体装置に適用して有効な技術に関するもの
である。
入出力信号数が多い論理LSIである半導体ペレットは
ピングリッドアレイ（PGA:Ｐin Ｇrid Ａrray）型パッ
ケージで封止されている。このPGA型パッケージは外部
端子数が多いので、前述の半導体ペレットのパッケージ
としては最適である。前記論理LSIは発熱性が高いの
で、PGA型パッケージには熱放出性が要求されている。
ピングリッドアレイ（PGA:Ｐin Ｇrid Ａrray）型パッ
ケージで封止されている。このPGA型パッケージは外部
端子数が多いので、前述の半導体ペレットのパッケージ
としては最適である。前記論理LSIは発熱性が高いの
で、PGA型パッケージには熱放出性が要求されている。
前記PGA型パッケージは絶縁性の焼結基板の素子搭載
面の中央部分に半導体ペレットを搭載している。焼結基
板は、例えばアルミナを高温度で焼結成型したものであ
り、熱伝導性に優れている。前記半導体ペレットは、前
記焼結基板の素子搭載面側の周辺部分に接着層を介在さ
せて封止用キャップを接着し、焼結基板及び封止用キャ
ップで形成されるキャビティ内に封止されている。封止
用キャップは例えば焼結基板と同様の材料アルミナ等で
形成されている。つまり、この種のPGA型パッケージ
は、焼結基板から接着層を介在させて封止用キャップに
至る熱伝達経路を通して、半導体ペレットで発生した大
部分の熱をパッケージの外部に放出するように構成され
ている。
面の中央部分に半導体ペレットを搭載している。焼結基
板は、例えばアルミナを高温度で焼結成型したものであ
り、熱伝導性に優れている。前記半導体ペレットは、前
記焼結基板の素子搭載面側の周辺部分に接着層を介在さ
せて封止用キャップを接着し、焼結基板及び封止用キャ
ップで形成されるキャビティ内に封止されている。封止
用キャップは例えば焼結基板と同様の材料アルミナ等で
形成されている。つまり、この種のPGA型パッケージ
は、焼結基板から接着層を介在させて封止用キャップに
至る熱伝達経路を通して、半導体ペレットで発生した大
部分の熱をパッケージの外部に放出するように構成され
ている。
前記PGA型パッケージの焼結基板の素子搭載面には厚
膜導体膜つまりメタライズ配線が形成されている。この
厚膜導体膜は、半導体ペレットの外部端子（ボンディン
グパッド）と焼結基板の装置実装面に形成される外部ピ
ン（外部端子）とを電気的に接続するようになってい
る。厚膜導体膜は、例えばスクリーン印刷技術でタング
ステン（Ｗ）ペースト膜を塗布し、このペースト膜を高
温度で浸炭することにより形成されている。このペース
ト膜は、焼結成型前の未焼結状態のアルミナ基板の表面
に塗布され、アルミナ基板の焼結成型と共に浸炭されて
いる。
膜導体膜つまりメタライズ配線が形成されている。この
厚膜導体膜は、半導体ペレットの外部端子（ボンディン
グパッド）と焼結基板の装置実装面に形成される外部ピ
ン（外部端子）とを電気的に接続するようになってい
る。厚膜導体膜は、例えばスクリーン印刷技術でタング
ステン（Ｗ）ペースト膜を塗布し、このペースト膜を高
温度で浸炭することにより形成されている。このペース
ト膜は、焼結成型前の未焼結状態のアルミナ基板の表面
に塗布され、アルミナ基板の焼結成型と共に浸炭されて
いる。
特開昭61−125055号公報には、PGA型パッケージを採
用する半導体装置の外部ピン数を増加できる技術が記載
されている。この技術は、焼結基板の素子搭載面の周辺
部分つまり封止用キャップとの接着領域まで厚膜導体膜
を延在させ、この接着領域と対向する焼結基板の装置実
装面にも外部ピンを配列している。すなわち、この技術
を採用する半導体装置は、前記接着領域の一部の領域と
対向する位置において、焼結基板の装置実装面に複数の
外部ピンを配列することができるので、その配列された
外部ピン数に相当する分、外部ピン数を増加できる特徴
がある。
用する半導体装置の外部ピン数を増加できる技術が記載
されている。この技術は、焼結基板の素子搭載面の周辺
部分つまり封止用キャップとの接着領域まで厚膜導体膜
を延在させ、この接着領域と対向する焼結基板の装置実
装面にも外部ピンを配列している。すなわち、この技術
を採用する半導体装置は、前記接着領域の一部の領域と
対向する位置において、焼結基板の装置実装面に複数の
外部ピンを配列することができるので、その配列された
外部ピン数に相当する分、外部ピン数を増加できる特徴
がある。
本発明者は、前述のPGA型パッケージを採用する半導
体値について基礎的研究を行った結果、次のような問題
点が生じることを見出した。
体値について基礎的研究を行った結果、次のような問題
点が生じることを見出した。
前記PGA型パッケージの焼結基板の素子搭載面に延在
する厚膜導体膜（メタライズ配線）は、約30［μｍ］の
膜厚を有し、約200［μｍ］の導体幅で形成されてい
る。このため、外部ピンの配列が厚膜導体膜の導体幅や
厚膜導体膜の間隔で律則されてしまうので、外部ピンの
配列数に限界があり、半導体装置の多端子化を図ること
ができない。また、厚膜導体膜は、金属ペーストを浸炭
することにより形成しているので約30［ｍΩ／□］程度
の高いシート抵抗値を有し、さらに前述のように表面積
が大きいので寄生の容量が大きくなる。このため、厚膜
導体膜を伝達する信号の遅延により動作速度が低下する
等、半導体装置の電気的特性が劣化する。
する厚膜導体膜（メタライズ配線）は、約30［μｍ］の
膜厚を有し、約200［μｍ］の導体幅で形成されてい
る。このため、外部ピンの配列が厚膜導体膜の導体幅や
厚膜導体膜の間隔で律則されてしまうので、外部ピンの
配列数に限界があり、半導体装置の多端子化を図ること
ができない。また、厚膜導体膜は、金属ペーストを浸炭
することにより形成しているので約30［ｍΩ／□］程度
の高いシート抵抗値を有し、さらに前述のように表面積
が大きいので寄生の容量が大きくなる。このため、厚膜
導体膜を伝達する信号の遅延により動作速度が低下する
等、半導体装置の電気的特性が劣化する。
また、前記厚膜導体膜はその膜厚が前述のように厚い
ので熱伝達経路において熱抵抗として作用する。厚膜導
体膜のうち前記焼結基板の素子搭載面の周辺部分まで延
在させた厚膜導体膜は焼結基板と封止用キャップとの接
着領域の接着面積を実質的に縮小させてしまう。このた
め、前記熱伝達経路の熱抵抗値が接着領域において増大
するので、半導体装置の熱放出性が低下する。
ので熱伝達経路において熱抵抗として作用する。厚膜導
体膜のうち前記焼結基板の素子搭載面の周辺部分まで延
在させた厚膜導体膜は焼結基板と封止用キャップとの接
着領域の接着面積を実質的に縮小させてしまう。このた
め、前記熱伝達経路の熱抵抗値が接着領域において増大
するので、半導体装置の熱放出性が低下する。
本発明の目的は、半導体装置において、熱放出性を向
上することが可能な技術を提供することにある。
上することが可能な技術を提供することにある。
本発明の他の目的は、半導体装置において、熱放出性
を向上すると共に、電気的特性を向上することが可能な
技術を提供することにある。
を向上すると共に、電気的特性を向上することが可能な
技術を提供することにある。
本発明の他の目的は、半導体装置において、熱放出性
を向上し、電気的特性を向上すると共に、多端子化を図
ることが可能な技術を提供することにある。
を向上し、電気的特性を向上すると共に、多端子化を図
ることが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
（１）PGA型パッケージを採用する半導体装置におい
て、焼結基板の素子搭載面上の中央部分及び周辺部分に
半導体ペレットと外部装置とを接続する薄膜導体膜を延
在させ、前記焼結基板の素子搭載面の周辺部分及びその
周辺部分に延在させた薄膜導体膜に前記接着層を介在さ
せて封止用キャップを接着する。薄膜導体膜は蒸着法、
スパッタ法等で堆積した導体膜である。
て、焼結基板の素子搭載面上の中央部分及び周辺部分に
半導体ペレットと外部装置とを接続する薄膜導体膜を延
在させ、前記焼結基板の素子搭載面の周辺部分及びその
周辺部分に延在させた薄膜導体膜に前記接着層を介在さ
せて封止用キャップを接着する。薄膜導体膜は蒸着法、
スパッタ法等で堆積した導体膜である。
（２）前記半導体装置で使用される接着層を、前記焼結
基板の素子搭載面側からメタライズ膜、このメタライズ
膜の接着面積に比べて大きな接着面積で形成された接着
用金属膜の夫々を順次積層した複合膜で構成する。
基板の素子搭載面側からメタライズ膜、このメタライズ
膜の接着面積に比べて大きな接着面積で形成された接着
用金属膜の夫々を順次積層した複合膜で構成する。
（３）前記半導体装置において、焼結基板の素子搭載面
上の中央部分及び周辺部分に半導体ぺレットと外部装置
とを接続する薄膜導体膜を延在させ、前記焼結基板の素
子搭載面の周辺部分及びその周辺部分に延在させた薄膜
導体膜に前記接着層を介在させて封止用キャップを接着
し、前記接着層を前記メタライズ膜及び接着用金属膜か
らなる複合膜で構成する。
上の中央部分及び周辺部分に半導体ぺレットと外部装置
とを接続する薄膜導体膜を延在させ、前記焼結基板の素
子搭載面の周辺部分及びその周辺部分に延在させた薄膜
導体膜に前記接着層を介在させて封止用キャップを接着
し、前記接着層を前記メタライズ膜及び接着用金属膜か
らなる複合膜で構成する。
上述した手段（１）によれば、前記焼結基板の素子搭
載面上に延在する厚膜導体膜（メタライズ配線）を薄膜
導体膜（堆積した導体膜）に変えて抵抗値及び寄生容量
値を低減したので、信号伝達速度の高速化等、電気的特
性を向上することができると共に、前記薄膜導体膜の周
辺部分はその膜厚が薄く熱抵抗値としては実質的に無視
することができ、焼結基板と封止用キャップとの接着領
域の接着面積を増加し、前記焼結基板−封止用キャップ
間の熱伝達経路における熱抵抗値を低減することができ
るので、熱放出特性を向上することができる。
載面上に延在する厚膜導体膜（メタライズ配線）を薄膜
導体膜（堆積した導体膜）に変えて抵抗値及び寄生容量
値を低減したので、信号伝達速度の高速化等、電気的特
性を向上することができると共に、前記薄膜導体膜の周
辺部分はその膜厚が薄く熱抵抗値としては実質的に無視
することができ、焼結基板と封止用キャップとの接着領
域の接着面積を増加し、前記焼結基板−封止用キャップ
間の熱伝達経路における熱抵抗値を低減することができ
るので、熱放出特性を向上することができる。
また、前記薄膜導体膜は焼結基板の周辺部分の接着領
域まで延在させ、この接着領域に対向する焼結基板の装
置実装面に外部ピンを配列することができるので、半導
体装置の多端子化を図ることができる。
域まで延在させ、この接着領域に対向する焼結基板の装
置実装面に外部ピンを配列することができるので、半導
体装置の多端子化を図ることができる。
また、前記焼結基板の素子搭載面上に延在する薄膜導
体膜の導体膜幅、導体膜間の夫々の寸法を縮小すること
ができるので、前記薄膜導体膜の本数を増加し、半導体
装置の多端子化を図ることができる。
体膜の導体膜幅、導体膜間の夫々の寸法を縮小すること
ができるので、前記薄膜導体膜の本数を増加し、半導体
装置の多端子化を図ることができる。
上述した手段（２）によれば、前記接着層のうちの接
着用金属膜で接着領域の接着面積を増加し、前記焼結基
板−封止用キャップ間の熱伝達経路における熱抵抗値を
低減することができるので、半導体装置の熱放出性を向
上することができる。
着用金属膜で接着領域の接着面積を増加し、前記焼結基
板−封止用キャップ間の熱伝達経路における熱抵抗値を
低減することができるので、半導体装置の熱放出性を向
上することができる。
上述した手段（３）によれば、前記手段（１）及び手
段（２）の効果を奏することができる。
段（２）の効果を奏することができる。
以下、本発明の構成について、PGA型パッケージを採
用する半導体装置に本発明を適用した実施例とともに説
明する。
用する半導体装置に本発明を適用した実施例とともに説
明する。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
（実施例Ｉ） 本発明の実施例ＩであるPGA型パッケージを採用する
半導体装置の概要を第２図（部分断面図）で示す。
半導体装置の概要を第２図（部分断面図）で示す。
第２図に示すように、半導体装置１はPGA型パッケー
ジを採用している。つまり、半導体装置１は、焼結基板
２の素子搭載面の中央部分に搭載された半導体ペレット
（半導体チップ）３を封止用キャップ４で封止してい
る。半導体ペレット３は焼結基板２と封止用キャップ４
とで形成されるキャビティ内部に気密封止されている。
キャビティは主に封止用キャップ４に形成された凹部に
より形成されている。封止用キャップ４は、焼結基板２
の素子搭載面の周辺部分において、接着層５を介在させ
て固着されている。
ジを採用している。つまり、半導体装置１は、焼結基板
２の素子搭載面の中央部分に搭載された半導体ペレット
（半導体チップ）３を封止用キャップ４で封止してい
る。半導体ペレット３は焼結基板２と封止用キャップ４
とで形成されるキャビティ内部に気密封止されている。
キャビティは主に封止用キャップ４に形成された凹部に
より形成されている。封止用キャップ４は、焼結基板２
の素子搭載面の周辺部分において、接着層５を介在させ
て固着されている。
前記焼結基板２は、例えば高温度で焼結成型した、高
い熱伝導性と高い絶縁性を有するアルミナ基板で形成さ
れている。焼結基板２としては他にムライト基板、アル
ミナイトライド基板、シリコンカーバイト基板、ベリリ
ア基板等を使用してもよい。
い熱伝導性と高い絶縁性を有するアルミナ基板で形成さ
れている。焼結基板２としては他にムライト基板、アル
ミナイトライド基板、シリコンカーバイト基板、ベリリ
ア基板等を使用してもよい。
焼結基板２の素子搭載面の中央部分の半導体ペレット
３の周囲から素子搭載面の周辺部分までの領域には多層
導体層20が設けられている。多層導体層20は、第１図
（要部拡大断面図）に示すように、２層又はそれ以上の
層数の薄膜導体膜20A（本実施例では簡略的に１層しか
示さない）で構成されている。各層の薄膜導体膜20Aの
間には図示しないが層間絶縁膜が形成されている。薄膜
導体膜20Aは例えば蒸着法又はスパッタ法で堆積したア
ルミニウム膜で形成されている。このアルミニウム膜
は、約４〜６［μｍ］程度の薄膜で形成することがで
き、又フォトリソクラフィ技術を使用することにより約
30〜50［μｍ］程度の導体幅で形成することができる。
つまり、薄膜導体膜20Aは、厚膜導体膜（メタライズ配
線）に比べて約５分の１〜８分の１の薄い膜厚で形成さ
れ、約４分の１〜７分の１の小さい導体幅で形成するこ
とができる。また、蒸着法やスパッタ法で堆積し、所定
の熱処理を施したアルミニウム膜は約６〜８［ｍΩ／
□］程度の低いシート抵抗値で形成することができる。
つまり、薄膜導体膜20Aは前記厚膜導体膜に比べて約４
分の１〜７分の１の低いシート抵抗値で形成することが
できる。また、薄膜導体膜20Aとしては、他に銅、高融
点金属（W,Mo等）等の単層で形成してもよいし、或は例
えば銅、ニッケルの夫々を順次積層した複合膜で形成し
てもよい。また、薄膜導体膜20Aは前述の堆積法に限定
されず例えばCVD法やメッキ法で堆積してもよい。薄膜
導体膜20Aは厚膜導体膜に比べて電気的特性を向上する
ことができるので焼結基板２の素子搭載面の周辺部分
（接着領域）まで積極的に延在させている。
３の周囲から素子搭載面の周辺部分までの領域には多層
導体層20が設けられている。多層導体層20は、第１図
（要部拡大断面図）に示すように、２層又はそれ以上の
層数の薄膜導体膜20A（本実施例では簡略的に１層しか
示さない）で構成されている。各層の薄膜導体膜20Aの
間には図示しないが層間絶縁膜が形成されている。薄膜
導体膜20Aは例えば蒸着法又はスパッタ法で堆積したア
ルミニウム膜で形成されている。このアルミニウム膜
は、約４〜６［μｍ］程度の薄膜で形成することがで
き、又フォトリソクラフィ技術を使用することにより約
30〜50［μｍ］程度の導体幅で形成することができる。
つまり、薄膜導体膜20Aは、厚膜導体膜（メタライズ配
線）に比べて約５分の１〜８分の１の薄い膜厚で形成さ
れ、約４分の１〜７分の１の小さい導体幅で形成するこ
とができる。また、蒸着法やスパッタ法で堆積し、所定
の熱処理を施したアルミニウム膜は約６〜８［ｍΩ／
□］程度の低いシート抵抗値で形成することができる。
つまり、薄膜導体膜20Aは前記厚膜導体膜に比べて約４
分の１〜７分の１の低いシート抵抗値で形成することが
できる。また、薄膜導体膜20Aとしては、他に銅、高融
点金属（W,Mo等）等の単層で形成してもよいし、或は例
えば銅、ニッケルの夫々を順次積層した複合膜で形成し
てもよい。また、薄膜導体膜20Aは前述の堆積法に限定
されず例えばCVD法やメッキ法で堆積してもよい。薄膜
導体膜20Aは厚膜導体膜に比べて電気的特性を向上する
ことができるので焼結基板２の素子搭載面の周辺部分
（接着領域）まで積極的に延在させている。
前記薄膜導体膜20Aの表面は第１図に示すように絶縁
膜20Bで被覆されている。絶縁膜20Bは誘電率が低い材料
で形成されている。つまり、絶縁膜20Bは、主に薄膜導
体膜20Aに付加される寄生容量を低減できるように構成
されている。この絶縁膜20Bとしては例えば酸化珪素膜
（誘電率ε＝3.9）、ポリイミド樹脂膜（ε＝3.5）、フ
ッ素系樹脂膜（ε＝2.5）、ポリスチレン膜（ε＝3.
5）、マレイミド膜（日立製作所 商品名ε＝2.3）等を
使用する。絶縁膜20Bは例えば５〜15［μｍ］程度の膜
厚で形成されている。
膜20Bで被覆されている。絶縁膜20Bは誘電率が低い材料
で形成されている。つまり、絶縁膜20Bは、主に薄膜導
体膜20Aに付加される寄生容量を低減できるように構成
されている。この絶縁膜20Bとしては例えば酸化珪素膜
（誘電率ε＝3.9）、ポリイミド樹脂膜（ε＝3.5）、フ
ッ素系樹脂膜（ε＝2.5）、ポリスチレン膜（ε＝3.
5）、マレイミド膜（日立製作所 商品名ε＝2.3）等を
使用する。絶縁膜20Bは例えば５〜15［μｍ］程度の膜
厚で形成されている。
前記第２図に示すように、前記焼結基板２の素子搭載
面の中央部分に延在する薄膜導体膜20Aの一端側は半導
体ペレット３の外部端子（ボンディングパッド）に接続
されている。この薄膜導体膜20Aの一端側と半導体ペレ
ット３の外部端子との接続はボンディングワイヤ６を介
在させて行われている。ボンディングワイヤ６は、薄膜
導体膜20Aの材質によって異なるが、例えば金、アルミ
ニウム等で形成されている。薄膜導体膜20Aの一端側と
ボンディングワイヤ６との接続は図示しないが絶縁膜20
Bに形成された開口を通して行われている。
面の中央部分に延在する薄膜導体膜20Aの一端側は半導
体ペレット３の外部端子（ボンディングパッド）に接続
されている。この薄膜導体膜20Aの一端側と半導体ペレ
ット３の外部端子との接続はボンディングワイヤ６を介
在させて行われている。ボンディングワイヤ６は、薄膜
導体膜20Aの材質によって異なるが、例えば金、アルミ
ニウム等で形成されている。薄膜導体膜20Aの一端側と
ボンディングワイヤ６との接続は図示しないが絶縁膜20
Bに形成された開口を通して行われている。
薄膜導体膜20Aの他端側は第１図及び第２図に示すよ
うに接続孔配線（スルーホール配線）22に接続されてい
る。接続孔配線22は焼結基板２に形成された接続孔（ス
ルーホール）21の内部に埋込まれている。接続孔配線22
は、例えば焼結基板２の焼結成型前に接続孔21の内部に
金属ペーストを埋込み、焼結基板２を焼結成型すると共
に金属ペーストを浸炭することにより形成されている。
つまり、接続孔配線22は厚膜導体膜と同様にメタライズ
法により形成されている。接続孔配線22は例えばタング
ステン等の高融点金属で形成されている。この接続孔配
線22は、直接又は焼結基板２の内部に設けられた厚膜導
体膜（メタライズ配線）23を介在させて外部ピン（実装
用外部端子）24に接続されている。
うに接続孔配線（スルーホール配線）22に接続されてい
る。接続孔配線22は焼結基板２に形成された接続孔（ス
ルーホール）21の内部に埋込まれている。接続孔配線22
は、例えば焼結基板２の焼結成型前に接続孔21の内部に
金属ペーストを埋込み、焼結基板２を焼結成型すると共
に金属ペーストを浸炭することにより形成されている。
つまり、接続孔配線22は厚膜導体膜と同様にメタライズ
法により形成されている。接続孔配線22は例えばタング
ステン等の高融点金属で形成されている。この接続孔配
線22は、直接又は焼結基板２の内部に設けられた厚膜導
体膜（メタライズ配線）23を介在させて外部ピン（実装
用外部端子）24に接続されている。
外部ピン24は焼結基板２の素子搭載面と対向する反対
面の装置実装面に複数配列されている。外部ピン24は装
置実装面に対して実質的に垂直に突出するように焼結基
板２に設けられている。
面の装置実装面に複数配列されている。外部ピン24は装
置実装面に対して実質的に垂直に突出するように焼結基
板２に設けられている。
前記封止用キャップ４は例えば高い熱伝導性を有する
アルミナキャップで形成されている。また、封止用キャ
ップ４としては、アルミナイトライドキャップ、シリコ
ンカーバイトキャップ、ベリリアキャップ等で形成して
もよい。
アルミナキャップで形成されている。また、封止用キャ
ップ４としては、アルミナイトライドキャップ、シリコ
ンカーバイトキャップ、ベリリアキャップ等で形成して
もよい。
前記焼結基板２の素子搭載面の周辺部分と封止用キャ
ップ４とを固着する接着層５は、第１図及び第２図に示
すように、メタライズ膜5A及び接着用金属膜5Bの積層体
で構成されている。メタライズ膜5Aは焼結基板２の素子
搭載面側に直接接着されている。接着用金属膜5Bは封止
用キャップ４側に接着されている。焼結基板２の素子搭
載面の周辺部分である接着領域には多層導体膜20（薄膜
導体膜20A及び絶縁膜20B）が延在しており、前記接着層
５は焼結基板２の素子搭載面の周辺部分及びその周辺部
分まで延在させた多層導体膜20上にも設けられている。
ップ４とを固着する接着層５は、第１図及び第２図に示
すように、メタライズ膜5A及び接着用金属膜5Bの積層体
で構成されている。メタライズ膜5Aは焼結基板２の素子
搭載面側に直接接着されている。接着用金属膜5Bは封止
用キャップ４側に接着されている。焼結基板２の素子搭
載面の周辺部分である接着領域には多層導体膜20（薄膜
導体膜20A及び絶縁膜20B）が延在しており、前記接着層
５は焼結基板２の素子搭載面の周辺部分及びその周辺部
分まで延在させた多層導体膜20上にも設けられている。
接着層５のうち下側のメタライズ膜5Aは、主に、上側
の接着用金属膜5Bが無機物なので接着性を高め、装置外
部の水分がキャビティ内部に侵入することを低減するた
めに設けられている。また、メタライズ膜5Aは、熱伝導
性が良いので、焼結基板２から封止用キャップ４への熱
伝達経路における熱抵抗値を低減できるように構成され
ている。メタライズ膜5Aは例えば焼結基板２の素子搭載
面側からチタン、銅、ニッケル、金の夫々を順次積層し
た複合膜で形成されている（Au/Ni/Cu/Ti）。チタンは
約0.1［μｍ］、銅は約５［μｍ］、ニッケルは約１
［μｍ］、金は約１［μｍ］の膜厚で夫々は形成されて
いる。
の接着用金属膜5Bが無機物なので接着性を高め、装置外
部の水分がキャビティ内部に侵入することを低減するた
めに設けられている。また、メタライズ膜5Aは、熱伝導
性が良いので、焼結基板２から封止用キャップ４への熱
伝達経路における熱抵抗値を低減できるように構成され
ている。メタライズ膜5Aは例えば焼結基板２の素子搭載
面側からチタン、銅、ニッケル、金の夫々を順次積層し
た複合膜で形成されている（Au/Ni/Cu/Ti）。チタンは
約0.1［μｍ］、銅は約５［μｍ］、ニッケルは約１
［μｍ］、金は約１［μｍ］の膜厚で夫々は形成されて
いる。
接着層５のうち上側の接着用金属膜5Bは実質的に焼結
基板２と封止用キャップ４とを接着するために設けられ
ている。この接着用金属膜5Bは、金属で熱伝導性が良い
ので、焼結基板２から封止用キャップ４への熱伝達経路
における熱抵抗値を低減できるように構成されている。
接着用金属膜5Bは例えば金−錫（Au−Sn）合金、半田
（Pb−Sn）等で形成されている。接着用金属膜5Bは例え
ば100〜200［μｍ］程度の膜厚で形成されている。
基板２と封止用キャップ４とを接着するために設けられ
ている。この接着用金属膜5Bは、金属で熱伝導性が良い
ので、焼結基板２から封止用キャップ４への熱伝達経路
における熱抵抗値を低減できるように構成されている。
接着用金属膜5Bは例えば金−錫（Au−Sn）合金、半田
（Pb−Sn）等で形成されている。接着用金属膜5Bは例え
ば100〜200［μｍ］程度の膜厚で形成されている。
このように、PGA型パッケージを採用する半導体装置
１において、焼結基板２の素子搭載面上の中央部分及び
周辺部分に半導体ペレット３と外部装置とを接続する薄
膜導体膜20Aを延在させ、前記焼結基板２の素子搭載面
の周辺部分及びその周辺部分に延在させた薄膜導体膜20
Aに前記接着層５を介在させて封止用キャップ４を接着
する。この構成により、前記焼結基板２の素子搭載面上
に延在する厚膜導体膜（メタライズ配線）を薄膜導体膜
（堆積した導体膜）20Aに変えて抵抗値及び寄生容量値
を低減したので、信号伝達速度の高速化等、半導体装置
１の電気的特性を向上することができると共に、前記薄
膜導体膜20Aの周辺部分はその膜厚が薄く熱抵抗値とし
ては実質的に無視することができ、焼結基板２と封止用
キャップ４との接着領域の接着面積を増加し、前記焼結
基板２−封止用キャップ４間の熱伝達経路における熱抵
抗値を低減することができるので、半導体装置１の熱放
出特性を向上することができる。つまり、後者の効果
は、第１図に示すように、接着層５の膜厚に比べて多層
導体膜20の膜厚が約10分の１程度と薄いので熱抵抗とし
ては実質的に作用せず、したがって多層導体膜20が接着
領域に存在することに関係なく、接着面積（熱伝達経路
の断面積）を充分に確保することができる作用に基づい
ている。第１図に示すように、焼結基板２から封止用キ
ャップ４への熱伝達経路サイズTSは接着領域の略全域の
サイズに相当する。
１において、焼結基板２の素子搭載面上の中央部分及び
周辺部分に半導体ペレット３と外部装置とを接続する薄
膜導体膜20Aを延在させ、前記焼結基板２の素子搭載面
の周辺部分及びその周辺部分に延在させた薄膜導体膜20
Aに前記接着層５を介在させて封止用キャップ４を接着
する。この構成により、前記焼結基板２の素子搭載面上
に延在する厚膜導体膜（メタライズ配線）を薄膜導体膜
（堆積した導体膜）20Aに変えて抵抗値及び寄生容量値
を低減したので、信号伝達速度の高速化等、半導体装置
１の電気的特性を向上することができると共に、前記薄
膜導体膜20Aの周辺部分はその膜厚が薄く熱抵抗値とし
ては実質的に無視することができ、焼結基板２と封止用
キャップ４との接着領域の接着面積を増加し、前記焼結
基板２−封止用キャップ４間の熱伝達経路における熱抵
抗値を低減することができるので、半導体装置１の熱放
出特性を向上することができる。つまり、後者の効果
は、第１図に示すように、接着層５の膜厚に比べて多層
導体膜20の膜厚が約10分の１程度と薄いので熱抵抗とし
ては実質的に作用せず、したがって多層導体膜20が接着
領域に存在することに関係なく、接着面積（熱伝達経路
の断面積）を充分に確保することができる作用に基づい
ている。第１図に示すように、焼結基板２から封止用キ
ャップ４への熱伝達経路サイズTSは接着領域の略全域の
サイズに相当する。
また、前記薄膜導体膜20Aは焼結基板２の周辺部分の
接着領域まで延在させ、この接着領域に対向する焼結基
板２の装置実装面に外部ピン24を配列することができる
ので、半導体装置１の多端子化を図ることができる。
接着領域まで延在させ、この接着領域に対向する焼結基
板２の装置実装面に外部ピン24を配列することができる
ので、半導体装置１の多端子化を図ることができる。
また、前記焼結基板２の素子搭載面上に延在する薄膜
導体膜20Aの導体膜幅、導体膜間の夫々の寸法を縮小す
ることができるので、前記薄膜導体膜20Aの本数を増加
し、半導体装置１の多端子化を図ることができる。
導体膜20Aの導体膜幅、導体膜間の夫々の寸法を縮小す
ることができるので、前記薄膜導体膜20Aの本数を増加
し、半導体装置１の多端子化を図ることができる。
また、図示しないが、前記焼結基板２の素子搭載面の
周辺部分であって、接着層５の下側のメタライズ膜5Aが
素子搭載面に直接々着する領域を増加し、焼結基板２の
周辺端部の面積を増加させてもよい。この焼結基板２の
周辺端部の面積を増加させた部分は装置実装面に外部ピ
ン24を設けずに熱放出部として作用し、半導体装置１の
熱放出性をさらに向上することができる。
周辺部分であって、接着層５の下側のメタライズ膜5Aが
素子搭載面に直接々着する領域を増加し、焼結基板２の
周辺端部の面積を増加させてもよい。この焼結基板２の
周辺端部の面積を増加させた部分は装置実装面に外部ピ
ン24を設けずに熱放出部として作用し、半導体装置１の
熱放出性をさらに向上することができる。
前記半導体装置１の封止用キャップ４の上側には第２
図に示すように接着層７を介在させて放熱フィン８が設
けられている。放熱フィン８は焼結基板２から封止用キ
ャップ４に伝達された熱を効率良く装置外部に放熱でき
るように構成されている。放熱フィン８は例えば封止用
キャップ４と同様の熱伝導性の良好な材料で形成されて
いる。
図に示すように接着層７を介在させて放熱フィン８が設
けられている。放熱フィン８は焼結基板２から封止用キ
ャップ４に伝達された熱を効率良く装置外部に放熱でき
るように構成されている。放熱フィン８は例えば封止用
キャップ４と同様の熱伝導性の良好な材料で形成されて
いる。
（実施例II） 本実施例IIは、前記PGA型パッケージを採用する半導
体装置において、焼結基板と封止用キャップとを低融点
ガラスで接着した、本発明の第２実施例である。
体装置において、焼結基板と封止用キャップとを低融点
ガラスで接着した、本発明の第２実施例である。
本発明の実施例IIであるPGA型パッケージを採用する
半導体装置を第３図（要部拡大断面図）で示す。
半導体装置を第３図（要部拡大断面図）で示す。
第３図に示すように、本実施例IIの半導体装置１は焼
結基板２の素子搭載面の周辺部分及びその周辺部分まで
延在する多層導体膜20に接着層５を介在させて封止用キ
ャップ４を固着している。この接着領域の基本的な構造
は前記実施例Ｉで説明した半導体装置１と同様である。
前記接着層５は低融点ガラス膜（鉛ガラス膜）を使用し
ている。
結基板２の素子搭載面の周辺部分及びその周辺部分まで
延在する多層導体膜20に接着層５を介在させて封止用キ
ャップ４を固着している。この接着領域の基本的な構造
は前記実施例Ｉで説明した半導体装置１と同様である。
前記接着層５は低融点ガラス膜（鉛ガラス膜）を使用し
ている。
このように構成される半導体装置１は前記実施例Ｉと
実質的に同様の効果を奏することができる。また、前記
接着層５は、低融点ガラス膜であるので実施例Ｉで説明
した金属性の接着層５に比べて若干熱伝導率は低下する
が、単層構造であるので、半導体装置１の構造を簡単化
できる。
実質的に同様の効果を奏することができる。また、前記
接着層５は、低融点ガラス膜であるので実施例Ｉで説明
した金属性の接着層５に比べて若干熱伝導率は低下する
が、単層構造であるので、半導体装置１の構造を簡単化
できる。
（実施例III） 本実施例IIIは、前記実施例Ｉで説明した半導体装置
において、焼結基板と封止用キャップとを接続する接着
層の下側のメタライズ膜の形状を変化させた、本発明の
第３実施例である。
において、焼結基板と封止用キャップとを接続する接着
層の下側のメタライズ膜の形状を変化させた、本発明の
第３実施例である。
本発明の実施例IIIであるPGA型パッケージを採用する
半導体装置で使用される接着層の形状を第４図、第５図
（要部平面図）の夫々で示す。
半導体装置で使用される接着層の形状を第４図、第５図
（要部平面図）の夫々で示す。
本実施例IIIの半導体装置１は、焼結基板２の素子搭
載面の周辺部分（接着領域）に設けられる接着層５のう
ち下側のメタライズ膜5Aを第４図に示すように構成して
いる。つまり、メタライズ膜5Aは複数個の貫通孔5A1が
設けられている。この貫通孔5A1は、焼結基板２の素子
搭載面に形成される多層導体膜20の絶縁膜20Bを特に樹
脂系材料で形成した場合に、この絶縁膜20Bと重なる部
分において配置されている。つまり、メタライズ膜5A
は、絶縁膜20Bの表面上の全域に形成するのではなく、
部分的に形成されるようになっている。前記メタライズ
膜5Aの貫通孔5A1で形成されるキャビティ内には半導体
装置１の形成工程中やその動作中に絶縁膜（樹脂系材
料）20Bから発生するガスを蓄積できるように構成され
ている。つまり、貫通孔5A1は、絶縁膜20Bから発生する
ガスによりメタライズ膜5Aと絶縁膜20Bとの界面におい
て剥離が生じることを防止できるので、耐湿性の向上
等、半導体装置１の電気的信頼性を向上することができ
る。
載面の周辺部分（接着領域）に設けられる接着層５のう
ち下側のメタライズ膜5Aを第４図に示すように構成して
いる。つまり、メタライズ膜5Aは複数個の貫通孔5A1が
設けられている。この貫通孔5A1は、焼結基板２の素子
搭載面に形成される多層導体膜20の絶縁膜20Bを特に樹
脂系材料で形成した場合に、この絶縁膜20Bと重なる部
分において配置されている。つまり、メタライズ膜5A
は、絶縁膜20Bの表面上の全域に形成するのではなく、
部分的に形成されるようになっている。前記メタライズ
膜5Aの貫通孔5A1で形成されるキャビティ内には半導体
装置１の形成工程中やその動作中に絶縁膜（樹脂系材
料）20Bから発生するガスを蓄積できるように構成され
ている。つまり、貫通孔5A1は、絶縁膜20Bから発生する
ガスによりメタライズ膜5Aと絶縁膜20Bとの界面におい
て剥離が生じることを防止できるので、耐湿性の向上
等、半導体装置１の電気的信頼性を向上することができ
る。
また、第４図に示す半導体装置１のメタライズ膜5A
（又は及び接着用合金膜5B）は、所定の固定電位例えば
基準電位（接地電位）や電源電位を印加してもよい。メ
タライズ膜5Aの固定電位の印加は例えば多層導体膜20の
薄膜導体膜20Aや接続孔配線22に接続することにより行
うことができる。このように構成される半導体装置１は
インピーダンス特性の向上又クロストークの低減化又は
ノイズの低減化を図ることができる。
（又は及び接着用合金膜5B）は、所定の固定電位例えば
基準電位（接地電位）や電源電位を印加してもよい。メ
タライズ膜5Aの固定電位の印加は例えば多層導体膜20の
薄膜導体膜20Aや接続孔配線22に接続することにより行
うことができる。このように構成される半導体装置１は
インピーダンス特性の向上又クロストークの低減化又は
ノイズの低減化を図ることができる。
また、本実施例IIIの半導体装置１は、第５図に示す
ように、前記メタライズ膜5Aを複数の部分5A2に分割し
てもよい。このメタライズ膜5Aの分割された部分5A2の
夫々には同一の固定電位又は夫々異なる固定電位が印加
されている。このように構成される半導体装置１は前述
の第４図に示す半導体装置１と同様の効果を奏すること
ができる。
ように、前記メタライズ膜5Aを複数の部分5A2に分割し
てもよい。このメタライズ膜5Aの分割された部分5A2の
夫々には同一の固定電位又は夫々異なる固定電位が印加
されている。このように構成される半導体装置１は前述
の第４図に示す半導体装置１と同様の効果を奏すること
ができる。
（実施例IV） 本実施例IVは、前記実施例Ｉで説明した半導体装置に
おいて、焼結基板と封止用キャップとを接着する接着層
のうち上側の接着用金属膜の形状を変化させて熱放出性
を向上した、本発明の第４実施例である。
おいて、焼結基板と封止用キャップとを接着する接着層
のうち上側の接着用金属膜の形状を変化させて熱放出性
を向上した、本発明の第４実施例である。
本発明の実施例IVであるPGA型パッケージを採用する
半導体装置を第６図、第７図（要部拡大断面図）の夫々
で示す。
半導体装置を第６図、第７図（要部拡大断面図）の夫々
で示す。
本実施例IVの半導体装置１は、第６図に示すように、
接着層５の上側の接着用姻族膜5Bを下側のメタライズ膜
5Aの接着面積に比べて大きな接着面積で構成している。
接着層５の下側のメタライズ膜5Aは、接着用金属膜5Bの
領域を規定し、かつ装置外部からの水分の侵入を防止す
るために、焼結基板２の素子搭載面の周辺端部側に設け
られている。接着面積を増加した接着用金属膜5Bは前述
の熱伝達経路における接着領域での熱抵抗値を低減する
ように構成されている。
接着層５の上側の接着用姻族膜5Bを下側のメタライズ膜
5Aの接着面積に比べて大きな接着面積で構成している。
接着層５の下側のメタライズ膜5Aは、接着用金属膜5Bの
領域を規定し、かつ装置外部からの水分の侵入を防止す
るために、焼結基板２の素子搭載面の周辺端部側に設け
られている。接着面積を増加した接着用金属膜5Bは前述
の熱伝達経路における接着領域での熱抵抗値を低減する
ように構成されている。
このように、PGA型パッケージを採用する半導体装置
１において、前記接着層５を、前記焼結基板２の素子搭
載面側からエタライズ膜5A、このメタライズ膜5Aの接着
面積に比べて大きな接着面積で形成された接着用金属膜
5Bの夫々を順次積層した複合膜で構成する。この構成に
より、前記接着層５のうちの上側の接着用金属膜5Bで接
着領域の接着面積を増加し、前記焼結基板２−封止用キ
ャップ４間の熱伝達経路における熱抵抗値を低減するこ
とができるので、半導体装置１の熱放出性を向上するこ
とができる。
１において、前記接着層５を、前記焼結基板２の素子搭
載面側からエタライズ膜5A、このメタライズ膜5Aの接着
面積に比べて大きな接着面積で形成された接着用金属膜
5Bの夫々を順次積層した複合膜で構成する。この構成に
より、前記接着層５のうちの上側の接着用金属膜5Bで接
着領域の接着面積を増加し、前記焼結基板２−封止用キ
ャップ４間の熱伝達経路における熱抵抗値を低減するこ
とができるので、半導体装置１の熱放出性を向上するこ
とができる。
また、本実施例IVの半導体装置１は、第７図に示すよ
うに、焼結基板２の素子搭載面の周辺部分（接着領域）
であって、多層導体膜20が延在する領域の封止用キャッ
プ４を凹型状に構成してもよい。この接着領域に延在す
る多層導体膜20は、前述の実施例Ｉで説明したように、
その膜厚が薄いので熱抵抗としては実質的に作用しな
い。
うに、焼結基板２の素子搭載面の周辺部分（接着領域）
であって、多層導体膜20が延在する領域の封止用キャッ
プ４を凹型状に構成してもよい。この接着領域に延在す
る多層導体膜20は、前述の実施例Ｉで説明したように、
その膜厚が薄いので熱抵抗としては実質的に作用しな
い。
このように、PGA型パッケージを採用する半導体装置
１において、焼結基板２の素子搭載面上の中央部分及び
周辺部分に半導体ペレット３と外部装置とを接続する薄
膜導体膜20Aを延在させ、前記焼結基板２の素子搭載面
の周辺部分及びその周辺部分に延在させた薄膜導体膜20
Aに接着層５を介在させて封止用キャップ４を接着し、
前記接着層５を、前記焼結基板２の素子搭載面側からメ
タライズ膜5A、このメタライズ膜5Aの接着面積に比べて
大きな接着面積で形成された接着用金属膜5Bの夫々を順
次積層した複合膜で構成する。この構成により、前記実
施例Ｉで説明した第１図及び第２図に示す半導体装置
１、前述の第６図に示す半導体装置１の夫々の効果を組
合せた効果を奏することができる。
１において、焼結基板２の素子搭載面上の中央部分及び
周辺部分に半導体ペレット３と外部装置とを接続する薄
膜導体膜20Aを延在させ、前記焼結基板２の素子搭載面
の周辺部分及びその周辺部分に延在させた薄膜導体膜20
Aに接着層５を介在させて封止用キャップ４を接着し、
前記接着層５を、前記焼結基板２の素子搭載面側からメ
タライズ膜5A、このメタライズ膜5Aの接着面積に比べて
大きな接着面積で形成された接着用金属膜5Bの夫々を順
次積層した複合膜で構成する。この構成により、前記実
施例Ｉで説明した第１図及び第２図に示す半導体装置
１、前述の第６図に示す半導体装置１の夫々の効果を組
合せた効果を奏することができる。
以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
例えば、本発明は、焼結基板の素子搭載面に複数個の
半導体ペレット或はマザーチップを介在させて複数個の
半導体ペレットを搭載する、PGA型パッケージを採用す
る半導体装置に適用することができる。
半導体ペレット或はマザーチップを介在させて複数個の
半導体ペレットを搭載する、PGA型パッケージを採用す
る半導体装置に適用することができる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
（１）半導体装置の熱放出性を向上することができる。
（２）半導体装置において、熱放出性を向上すると共
に、電気的特性を向上することができる。
に、電気的特性を向上することができる。
（３）半導体装置において、熱放出性を向上し、電気的
特性を向上すると共に、多端子化を図ることができる。
特性を向上すると共に、多端子化を図ることができる。
第１図は、本発明の実施例ＩであるPGA型パッケージを
採用する半導体装置の要部拡大断面図、 第２図は、前記半導体装置の部分断面図、 第３図は、本発明の実施例IIであるPGA型パッケージを
採用する半導体装置の要部拡大断面図、 第４図及び第５図は、本発明の実施例IIIであるPGA型パ
ッケージを採用する半導体装置で使用される接着層の形
状を示す要部平面図、 第６図及び第７図は、本発明の実施例IVであるPGA型パ
ッケージを採用する半導体装置の要部拡大断面図であ
る。 図中、１……半導体装置、２……焼結基板、20……多層
導体膜、20A……薄膜導体膜、20B……絶縁膜、22……接
続孔配線、23……厚膜導体膜、24……外部ピン、３……
半導体ペレット、４……封止用キャップ、５……接着
層、5A……メタライズ膜、5B……接着用金属膜、６……
ボンディングワイヤ、８……放熱フィンである。
採用する半導体装置の要部拡大断面図、 第２図は、前記半導体装置の部分断面図、 第３図は、本発明の実施例IIであるPGA型パッケージを
採用する半導体装置の要部拡大断面図、 第４図及び第５図は、本発明の実施例IIIであるPGA型パ
ッケージを採用する半導体装置で使用される接着層の形
状を示す要部平面図、 第６図及び第７図は、本発明の実施例IVであるPGA型パ
ッケージを採用する半導体装置の要部拡大断面図であ
る。 図中、１……半導体装置、２……焼結基板、20……多層
導体膜、20A……薄膜導体膜、20B……絶縁膜、22……接
続孔配線、23……厚膜導体膜、24……外部ピン、３……
半導体ペレット、４……封止用キャップ、５……接着
層、5A……メタライズ膜、5B……接着用金属膜、６……
ボンディングワイヤ、８……放熱フィンである。
フロントページの続き (72)発明者 松上 昌二 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 白井 優之 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 大塚 寛治 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 小熊 広志 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 江俣 孝司 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (56)参考文献 特開 昭61−125055（ＪＰ，Ａ) 特開 昭61−269337（ＪＰ，Ａ) 実開 昭61−38941（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/02,23/08,23/12
Claims (15)
- 【請求項１】焼結基板の素子搭載面の中央部分に半導体
ペレットを搭載し、この焼結基板の素子搭載面の周辺部
分に接着層を介在させて前記半導体ペレットを封止する
封止用キャップを接着する半導体装置において、前記焼
結基板の素子搭載面上の中央部分及び周辺部分に前記半
導体ペレットと外部装置とを接続する薄膜導体膜を延在
させ、前記焼結基板の素子搭載面の周辺部分及びその周
辺部分に延在させた薄膜導体膜上に前記接着層を介在さ
せて封止用キャップを装着したことを特徴とする半導体
装置。 - 【請求項２】前記焼結基板はアルミナ、ムライト、アル
ミナイトライド、シリコンカーバイト、ベリリア等で形
成され、前記封止用キャップはアルミナ、アルミナイト
ライド、シリコンカーバイト、ベリリア等の金属キャッ
プで形成されていることを特徴とする特許請求の範囲第
１項記載の半導体装置。 - 【請求項３】前記焼結基板の素子搭載面に延在する薄膜
導体膜は、酸化珪素膜、絶縁性樹脂膜等の誘電率が低い
絶縁膜で被覆されていることを特徴とする特許請求の範
囲第１項又は第２項記載の半導体装置。 - 【請求項４】前記薄膜導体膜は蒸着法、スパッタ法、CV
D法、メッキ法等で堆積させた導体膜であることを特徴
とする特許請求の範囲第１項乃至第３項記載の夫々の半
導体装置。 - 【請求項５】前記薄膜導体膜はアルミニウム、銅、高融
点金属等で形成されていることを特徴とする特許請求の
範囲第４項記載の半導体装置。 - 【請求項６】前記接着層はメタライズ膜及びその上部に
設けられた接着用金属膜からなる複合膜で形成されてい
ることを特徴とする特許請求の範囲第１項乃至第５項記
載の夫々の半導体装置。 - 【請求項７】前記接着層は低融点ガラス膜で形成されて
いることを特徴とする特許請求の範囲第１項乃至第５項
記載の夫々の半導体装置。 - 【請求項８】前記接着層のうちのメタライズ膜は所定の
固定電位に接続されていることを特徴とする特許請求の
範囲第６項記載の半導体装置。 - 【請求項９】前記接着層のうちのメタライズ膜は、薄膜
導体膜を被覆する絶縁膜を絶縁性樹脂膜で形成する場
合、この絶縁性樹脂膜と重なる一部分に貫通孔を構成し
ていることを特徴とする特許請求の範囲第６項又は第８
項記載の半導体装置。 - 【請求項１０】前記半導体装置はピングリッドアレイで
あることを特徴とする特許請求の範囲第１項乃至第８項
記載の夫々の半導体装置。 - 【請求項１１】焼結基板の素子搭載面の中央部分に半導
体ペレットを搭載し、この焼結基板の素子搭載面の周辺
部分に接着層を介在させて前記半導体ペレットを封止す
る封止用キャップを接着する半導体装置において、 前記接着層がメタライズ膜及び接着用金属膜を順次積層
した複合膜で構成され、前記焼結基板の素子搭載面のメ
タライズ膜の面に比べて接着用金属膜の接着面が大きく
形成されたことを特徴とする半導体装置。 - 【請求項１２】前記メタライズ膜は、チタン、銅、ニッ
ケル、金の夫々を順次積層した複合膜で構成されている
ことを特徴とする特許請求の範囲第11項記載の半導体装
置。 - 【請求項１３】前記接着用金属膜は金−錫合金、半田等
の合成材料で形成されていることを特徴とする特許請求
の範囲第11項又は第12項記載の半導体装置。 - 【請求項１４】前記接着用金属膜は所定の固定電位に接
続されていることを特徴とする特許請求の範囲第11項又
は第13項記載の半導体装置。 - 【請求項１５】焼結基板の素子搭載面の中央部分に半導
体ぺレットを搭載し、この焼結基板の素子搭載面の周辺
部分に接着層を介在させて前記半導体ペレットを封止す
る封止用キャップを接着する半導体装置において、前記
焼結基板の素子搭載面上の中央部分及び周辺部分に前記
半導体ペレットと外部装置とを接続する薄膜導体膜を延
在させ、前記焼結基板の素子搭載面の周辺部分及びその
周辺部分に延在させた薄膜導体膜上に前記接着層を介在
させて封止用キャップを接着し、前記接着層がメタライ
ズ膜及び接着用金属膜を順次積層した複合膜で構成さ
れ、前記焼結基板の素子搭載面のメタライズ膜の面に比
べて接着用金属膜の接着面が大きく形成されたことを特
徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63301905A JP2772001B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体装置 |
| US07/442,098 US5018004A (en) | 1988-11-28 | 1989-11-28 | Semi-conductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63301905A JP2772001B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02146747A JPH02146747A (ja) | 1990-06-05 |
| JP2772001B2 true JP2772001B2 (ja) | 1998-07-02 |
Family
ID=17902528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63301905A Expired - Lifetime JP2772001B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5018004A (ja) |
| JP (1) | JP2772001B2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5319237A (en) * | 1990-03-09 | 1994-06-07 | Thomson Composants Microondes | Power semiconductor component |
| JP2580840B2 (ja) * | 1990-05-22 | 1997-02-12 | 日本電気株式会社 | 半導体装置用パッケージ |
| JP2927010B2 (ja) * | 1991-03-01 | 1999-07-28 | 株式会社日立製作所 | 半導体パッケージ |
| US5500301A (en) | 1991-03-07 | 1996-03-19 | Kabushiki Kaisha Kobe Seiko Sho | A1 alloy films and melting A1 alloy sputtering targets for depositing A1 alloy films |
| US5155067A (en) * | 1991-03-26 | 1992-10-13 | Micron Technology, Inc. | Packaging for a semiconductor die |
| US5206460A (en) * | 1991-07-24 | 1993-04-27 | Yang Mu K | Oscillator package |
| US5221639A (en) * | 1991-10-20 | 1993-06-22 | Motorola, Inc. | Method of fabricating resistive conductive patterns on aluminum nitride substrates |
| DE69232912T2 (de) * | 1991-11-28 | 2003-12-24 | Kabushiki Kaisha Toshiba, Kawasaki | Halbleitergehäuse |
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| JPH07193164A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体集積回路装置 |
| JP3056960B2 (ja) * | 1993-12-27 | 2000-06-26 | 株式会社東芝 | 半導体装置及びｂｇａパッケージ |
| GB2344455A (en) * | 1998-12-01 | 2000-06-07 | Mitel Semiconductor Ab | Semiconductor device with low parasitic capacitance |
| US6246583B1 (en) * | 1999-03-04 | 2001-06-12 | International Business Machines Corporation | Method and apparatus for removing heat from a semiconductor device |
| US6352935B1 (en) | 2000-01-18 | 2002-03-05 | Analog Devices, Inc. | Method of forming a cover cap for semiconductor wafer devices |
| US6512675B1 (en) * | 2000-06-28 | 2003-01-28 | Advanced Micro Devices, Inc. | Heat sink grounded to a grounded package lid |
| US6483706B2 (en) * | 2000-12-22 | 2002-11-19 | Vlt Corporation | Heat dissipation for electronic components |
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| DE102004033251B3 (de) * | 2004-07-08 | 2006-03-09 | Vishay Bccomponents Beyschlag Gmbh | Schmelzsicherung für einem Chip |
| JP4831497B2 (ja) * | 2008-06-12 | 2011-12-07 | 三菱電機株式会社 | 電子部品パッケージおよびその製造方法 |
| JP2015154250A (ja) * | 2014-02-14 | 2015-08-24 | 京セラクリスタルデバイス株式会社 | 水晶デバイス |
| JP6487150B2 (ja) * | 2014-03-25 | 2019-03-20 | 京セラ株式会社 | 水晶デバイス |
| JP6225838B2 (ja) * | 2014-06-06 | 2017-11-08 | 株式会社デンソー | 混合物輸送装置および混合物 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5899172A (ja) * | 1981-12-07 | 1983-06-13 | 株式会社日立製作所 | 電気絶縁基板 |
| JPS61248302A (ja) * | 1985-04-25 | 1986-11-05 | 株式会社日立製作所 | 炭化ケイ素焼結体用メタライズペ−スト |
| EP0268181B1 (en) * | 1986-11-15 | 1992-07-29 | Matsushita Electric Works, Ltd. | Plastic molded pin grid chip carrier package |
| JPS63132465A (ja) * | 1986-11-25 | 1988-06-04 | Hitachi Ltd | ピングリツトアレイパツケ−ジ |
| JPH0199460A (ja) * | 1987-10-12 | 1989-04-18 | Hitachi Ltd | 自動車用交流発電機の整流装置 |
-
1988
- 1988-11-28 JP JP63301905A patent/JP2772001B2/ja not_active Expired - Lifetime
-
1989
- 1989-11-28 US US07/442,098 patent/US5018004A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5018004A (en) | 1991-05-21 |
| JPH02146747A (ja) | 1990-06-05 |
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