JPH0613490A - 半導体装置 - Google Patents

半導体装置

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JPH0613490A
JPH0613490A JP5050717A JP5071793A JPH0613490A JP H0613490 A JPH0613490 A JP H0613490A JP 5050717 A JP5050717 A JP 5050717A JP 5071793 A JP5071793 A JP 5071793A JP H0613490 A JPH0613490 A JP H0613490A
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semiconductor device
layer
wiring board
lead frame
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Takatoshi Takigawa
貴稔 瀧川
Takao Maeda
貴雄 前田
Seisaku Yamanaka
正策 山中
Keizo Harada
敬三 原田
Toshisuke Saka
俊祐 坂
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Sumitomo Electric Industries Ltd
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Sumitomo Electric Industries Ltd
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Abstract

(57)【要約】 【目的】 ノイズの低減対策を実施するのに有利であ
り、多様な用途に対して柔軟に適合させることができ、
かつ組立ての自動化に好適な半導体装置を得ることにあ
る。 【構成】 半導体素子６を金属基板１の中央に載置し、
絶縁層２、セラミック積層配線基板３、有機フィルム
４、およびリードフレーム５を半導体素子６を囲むよう
にして金属基板１上に積み重ね、リードフレーム５をセ
ラミック積層配線基板３を介して半導体素子６に接続
し、この後に合成樹脂を用いて封止している。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、マイクロプロセッ
サ、メモリデバイス等に用いられる高速動作の半導体装
置を内蔵した半導体装置に関する。
【０００２】
【従来の技術】マイクロプロセッサ分野を中心とする半
導体素子は、近年、信号入出力の多数化、高速化が益々
進展して素子のスイッチング時に生じるスイッチングノ
イズ、配線端で生じる反射ノイズ、及び配線間で生じる
漏話ノイズ（クロストーク）が大きな問題となってい
る。また、それ等の素子は、消費電力が大きいことか
ら、半導体装置の内部で生じた熱をいかにして逃がすか
も重要な問題となってきている。
【０００３】このうち、ノイズに関しては、半導体素子
を実装するプリント基板上に、コンデンサ、抵抗などの
受動素子を搭載してこれ等で阻止する方法が一般的に採
られているが、この方法は、半導体素子からプリント基
板上の受動素子までの距離が長くなるのでその間の配線
インダクタンスが大きく、また、受動素子がプリント基
板上のスペースを占めるので、より一層のノイズ低減、
高密度実装化の要求に応えきれなくなって来ている。
【０００４】一方、ノイズ対応は半導体素子のごく近傍
で行うと最も効果が高く、しかも、この場合には配線長
も短縮し得ることから、セラミック積層パッケージで
は、パッケージ内の多層配線化による電源系インダクタ
ンスの低減、内部配線間にコンデンサを設けてのノイズ
バイパス、内部での遮蔽によるクロストークの低減が行
われている。
【０００５】また、放熱性の向上については、積層セラ
ミックパッケージの場合、最も一般化しているアルミナ
系のパッケージにＣｕ−Ｗ合金などから成るヒートシン
クを付与したり、パッケージ材をアルミナよりも高熱伝
導性の窒化アルミニウムに代替するなどの方法を採って
いる。これ等の対策に加えて放熱フインを併用すること
もある。
【０００６】
【発明が解決しようとする課題】上述したセラミック積
層パッケージは、高速素子搭載に向く回路形成可能なセ
ラミックシートと高融点メタルシートを積層焼成してパ
ッケージの本体を作り、半導体素子の搭載、結線を行っ
た後、金属板やセラミック板のキャップによってパッケ
ージ本体を封止し、パッケージの外側にリードピンを接
合して作るので、作業の自動化を図っても量産性が高ま
らず、製造コストが高くつく。特に、前述の放熱対策を
施したものはコストアップが顕著である。
【０００７】また、このセラミック積層パッケージは、
多様な用途に柔軟に対応するのも難しい。例えば、パッ
ケージの形態や内蔵回路を用途に合わせて変更する場合
にはパッケージ全体の設計変更を余儀なくされる。
【０００８】これに対し、プラスチックパッケージタイ
プの半導体装置は、量産性に優れ、しかも低コストのト
ランスファーモールド成形が可能であり、リードフレー
ムの固定の信頼性も確保し易い。
【０００９】しかし、このタイプのものは、通常リード
フレームを使用するのみであって、内部でのノイズ対応
が望めないため、高速素子搭載時の耐ノイズ特性を満足
させ得ない。
【００１０】放熱性の改善策としてプラスチックパッケ
ージでは銅合等のヒートスプレッダを内蔵することが考
えられ、また、セラミックパッケージでは前述のヒート
シンクや放熱フインが利用されているが、この種の放熱
機構は半導体装置の体積増、重量増、コスト増を招くた
め、汎用の半導体装置には向かない。
【００１１】このように、従来のパッケージ形態では、
安価である。耐ノイズ特性に優れ高速化に対応でき
る。多様な用途に柔軟に対応できる。放熱性に優れ
る。の各要求をバランスよく満たすことができないのが
実情である。
【００１２】そこで、この発明は、リードフレームと積
層セラミックを組合わせた新規な形態の半導体素子搭載
用基板を用いて上記の〜又は〜の要求をバラン
ス良く満たした半導体装置を提供することを課題として
いる。
【００１３】
【課題を解決するための手段】上記の課題を解決するた
め、この発明においては、半導体素子が搭載された金属
基板と、前記半導体素子を囲むようにして前記金属基板
上に搭載されたセラミック積層配線基板と、前記セラミ
ック積層配線基板上に絶縁層を介して接合されたリード
フレームとを備え、前記半導体素子、前記セラミック積
層配線基板、前記リードフレームのインナー部を合成樹
脂で封止する構成を採用する（以下ではこれを第１形態
と言う）。
【００１４】また、第２の形態として表面に素子搭載部
を有し、かつ表面及び／若しくは層間、裏面に配線層を
もつセラミック積層配線基板、つまり、前述の金属板に
代えてこの部分も単板のセラミックや積層セラミックで
形成した配線基板を用い、他の構造は第１の形態と同様
にする装置構成を採用する。
【００１５】この第１、第２形態の半導体装置に用いる
セラミック積層配線基板は、主成分がアルミナのものよ
り、窒化アルミニウムから成るものが放熱性の面で優れ
る。
【００１６】また、主成分が窒化アルミニウムの配線基
板を用いる場合には、基板の表面配線層の少なくとも外
端側を対応するリードのインナー部と同形状にしてこの
配線層上にリードを鑞付け、熱圧着等で直接接合する装
置構成（以下では第３形態と言う）にしてもよい。
【００１７】第１、第２形態の装置における配線基板と
リードフレームの電気的接続は、リードの直下の絶縁層
にヴィア穴を設け、その穴に導電性物質を充填してヴィ
ア接続したり、このヴィア接続と実施例で述べるような
他の接続を混用したりして行う。
【００１８】また、この第１、第２形態では、配線基板
の表面の配線層を素子搭載部の周囲の内側区域にのみ設
ける場合、外側区域にのみ設ける場合、内側区域、外側
区域の双方に分割して設ける場合の３通りが考えられ
る。いずれの場合も、リードフレームは外側区域の絶縁
性接着層上に配置し、内側区域の表面配線層を半導体素
子とリードフレーム間の中継用として、また、外側区域
の表面配線層を電源や接地の専用回路等として活用す
る。
【００１９】リードフレームの材質は、高放熱性を要求
されるときには銅合金が好ましい。また、配線基板の配
線層相互の電気接続は、前述のヴィア接続、又は実施例
で述べるクロスオーバ構造での接続のどちらかで行うの
が望ましい。
【００２０】さらに、配線基板の配線層の中に接地又は
電源電位専用の層を含ませたり、コンデンサ、抵抗等の
受動素子を設けた層を含ませたり、配線基板の内部に２
層の配線層を電極、これ等の間に挟まれた一層の絶縁層
を誘電体とするバイパスコンデンサを形成したりすると
耐ノイズ特性を大きく高めることができる。
【００２１】このほか、基板表面の配線層を薄膜プロセ
スによって形成された薄膜配線にしたり、上記受動素子
として薄膜素子を用いることも装置のより一層の小型化
を図る上で有効なことである。
【００２２】
【作用】本発明の半導体装置は、いずれも、積層セラミ
ック自体を封止パッケージとし利用する半導体装置、例
えばピングリッドアレイ（ＣＰＧＡ）に比べて高価な積
層セラミック部分を大幅に小型化できる。この小型化
は、封止用のセラミックが不要、結線を表面上で行うの
で余分な内部配線が不要、積層セラミックの表面以外の
面にも配線層を形成できると云ったことによって実現さ
れる。また、トランスファーモールドによる樹脂封止が
可能であるので量産性にも優れ、これにより、リードフ
レームを加算しても全体のコストがＣＰＧＡ等よりも下
がる。
【００２３】また、積層セラミックを用いれば、内部配
線間にその配線を電極とするバイパスコンデンサを形成
したり、表面の配線中にダンピング抵抗や終端抵抗を形
成したり、配線の多層化、電源、接地配線の専用化で電
源系回路のインダクタンスを低下させたりすることがで
きるので、ＣＰＧＡ等に比べて遜色のない耐ノイズ特性
をもたせることもできる。リードと配線層間の絶縁層を
誘電体として働かせる回路構成や、表面のメタライズ層
を利用してリードをマイクロストリップ構造にする回路
構成なども可能になるので、耐ノイズ特性は、ＣＰＧＡ
等よりもむしろ優れたものが期待できる。
【００２４】さらに、セラミック積層配線基板、リード
フレーム、結線のし方などを選択的に変更し得るので、
多様な用途に対しての柔軟な対応も可能になる。
【００２５】このほか、放熱性の改善についても、セラ
ミック積層配線基板の主成分の選定、リードフレームの
材質の選定により実現可能となる。例えば、主成分のセ
ラミックとして放熱性に優れる窒化アルミニウムを選
び、さらに、リードフレームや金属基板の材質として熱
伝性の良い銅合金を選ぶと、高発熱性素子搭載時の放熱
特性も不足なく確保できる。
【００２６】
【実施例】以下、この発明の実施例について図面を参照
して詳細に説明する。
【００２７】図１は、第１形態の半導体装置の各部品を
展開して概略的に示している。ここでは、中央に半導体
素子６を搭載する金属基板１、絶縁性接着剤、あるいは
絶縁性の両面接着剤付きテープからなる絶縁層２、セラ
ミック積層配線基板３、絶縁性の両面接着剤付き有機フ
ィルム（例えばポリイミドフィルム）４、銅合金、鉄ニ
ッケル合金等から成るリードフレーム５を順次積み重ね
ている。そして、図示していないが、半導体素子とセラ
ミック積層配線基板３間、セラミック積層配線基板３と
リードフレーム５間等を結線し、リードフレーム５のア
ウター部を除く部分についてトランスファモールドによ
る樹脂封止を行い、最後にリードフレーム５の外周の縁
枠部分を切除して各リードを個々に切り離す。
【００２８】このような基本構成を有する半導体装置と
して、ＣＭＯＳディジタルロジックＩＣを搭載したプラ
スチッククワドフラットパッケージ（ＰＱＦＰ）を作成
した。このパッケージの大きさは２４×２４×４（ｍ
ｍ）、パッケージの一辺に並設される各リードの数は３
３本、各リードのピッチは０．６４（ｍｍ）である。
【００２９】図２に、試作した半導体装置の断面の一例
を示す。同図中のセラミック積層配線基板３は、アルミ
ナを積層焼成して形成されたものであり、櫛歯状の一対
のタングステン製の電極７，８を各アルミナ層の間に含
んでいる。これらの電極７，８は、各アルミナ層に印刷
され、各アルミナ層と共に焼成されたものである。これ
らの電極７，８の間には、アルミナ層が介在するので、
このアルミナ層を誘電体、電極７，８を両極とするコン
デンサが基板の内部に形成される。
【００３０】電極７，８は、セラミック積層配線基板３
の表面上に形成された配線９，１０，１１，１２にそれ
ぞれ接続されている。なお、これらの配線層の表面には
Ａｕメッキが施されている。
【００３１】電極７は、配線９から引き出されたワイヤ
Ｗ1 を介してリード５ａに接続されている。ワイヤＷ1
は、有機フィルム４に設けた切り抜き部１５を通じてワ
イヤボンディング法にて引き出したものである。また、
この電極７は、同じワイヤボンディング法によって配線
１０から引き出されたワイヤＷ2 を介して半導体素子６
の端子に接続されており、これにより、リード５ａは、
ワイヤＷ1 、電極７、およびワイヤＷ2 経由で半導体素
子６の端子と電気的に導通している。
【００３２】電極８も同様にして、つまりワイヤＷ3 、
Ｗ4 を介して他のリード（図示せず）と半導体素子６の
端子に各々接続されている。従って、今、リード５ａを
電源電位、電極８につないだ他のリードを接地電位にし
たならば電極７、８を両極とするノイズバイパス用のコ
ンデンサが電源に並列に接続されていることになり、こ
のコンデンサにより半導体素子６のスイッチングノイズ
が吸収される。
【００３３】また、セラミック積層配線基板３の表面上
に形成されている一対の薄膜配線１３，１４間には、厚
膜印刷で形成された酸化ルテニウムの抵抗１８が挿入さ
れている。
【００３４】配線１３は、有機フィルム４に形成されて
いるヴィア穴１６（この穴はリードも貫通するようにし
てもよい）に導電性物質１７を充填し、この導電性物質
１７を介してリード５ｂに接続されている。導電性物質
１７は、例えばＡｇフィラー入りのエポキシ樹脂であ
る。もう１つの配線１４はボンディングしたワイヤＷ5
を介して半導体素子６の端子に接続されており、このた
め、導電性物質１７、抵抗１８、ワイヤＷ5 経由で半導
体素子６の端子に導通したこのリード５ｂを高速信号の
伝送用として利用すれば、途中に介在した抵抗１８によ
り高速信号の波形制御が行われ、信号系のノイズも減少
する。
【００３５】図３は、第２実施例の断面を表わしてい
る。なお、ここでは図２と同一要素には同一符号を付し
て説明を省略し、図２との相違点のみを述べる。
【００３６】この図３の半導体装置は、セラミック積層
配線基板３を窒化アルミニウム（ＡｌＮ）を積層焼成し
て形成した点、その基板３の表面上にポリミイド薄膜１
９を塗布し、その上から各配線を形成した点、および基
板３上の抵抗２０を薄膜で形成した点が図２の装置と異
なる。
【００３７】セラミック積層配線基板３の表面は鏡面加
工されており、この表面上にポリミイド薄膜１９をスピ
ン塗布して焼成している。この後、抵抗２０となるＴａ
Ｎ薄膜をスパッタリング法によって形成し、その上に各
配線を形作る薄膜配線を重ねている。この薄膜配線は、
接着用のＣｒ薄膜、配線のパターンを形作るＣｕ薄膜を
真空蒸着法によって順次積層し、更にその上に化学的に
安定したＡｕメッキの保護層を形成してなる。
【００３８】また、ポリミイド薄膜１９、ＴａＮ薄膜の
抵抗２０、およびＣｒ薄膜、Ｃｕ薄膜、Ａｕメッキから
成る三層構造の薄膜配線は、薄膜を一様に形成してから
エッチングを施し、所定のパターンを残すフォトリソグ
ラフィ法、各薄膜を形成している時々にマスキングを逐
一行って各パターンをその時々に直ちに形作るマスキン
グ法のどちらで形成してもよい。
【００３９】この半導体装置は、ノイズバイパス用のコ
ンデンサと抵抗２０を設けているので、ノイズ低減の面
では図２の装置と同じ効果を期待できる。また、基板材
料として窒化アルミニウムを用い、さらに基板表面の配
線と受動素子（抵抗２０）を薄膜にしたので、放熱性の
改善と装置の小型化に関しては図２の装置に勝る効果が
得られる。
【００４０】なお、ポリイミド薄膜１９は、ＣＶＤ法で
形成するＳｉ系絶縁薄膜に置き換えてもよい。また、こ
の薄膜上に形成する配線は、薄膜配線と絶縁薄膜を交互
に積層して多層構造にしてもよい。この場合、Ａｕメッ
キの保護層は最表面の配線層上にのみ形成すればよい。
【００４１】図４は、第３実施例の断面である。この装
置は、アルミナやＡｌＮを主成分とするセラミック積層
配線基板３上にチップ部品の抵抗２１を設けている。こ
の抵抗２１の両端は基板３上の配線２２、２３にそれぞ
れ半田付けされている。一方、配線２３はワイヤＷ5 を
介して半導体素子６の端子に、また、配線２２はヴィア
穴中の導電性物質１７を介してリード５ｂに各々接続さ
れている。従って、リード５ｂと半導体素子６間に抵抗
２１が介在することになり、その抵抗により先に述べた
高速信号の波形制御が行われる。
【００４２】以上の実施例の構造を採用して試作したＰ
ＱＦＰは、いずれも、バイパスコンデンサと抵抗が有効
に働き、半導体素子６内で同時に行われるスイッチング
動作を増加させても入出力信号には問題になるようなノ
イズ波形が現われなかった。これに対し、従来品のプラ
スチックパッケージ（同一外径のＰＱＦＰ）に同じディ
ジタルロジックＩＣを搭載したものは入出力信号にノイ
ズ波形が現われた。
【００４３】なお、基板３上に設ける受動素子は例示の
抵抗に限定されない。例えば、基板３上に適宜の配線パ
ターンを形成し、チップ部品のコンデンサを半導体素子
６の電源に並列に接続すれば、このコンデンサによって
半導体素子６のスイッチングノイズが吸収される。この
場合、基板３に内蔵されているコンデンサを必要としな
くなるので、基板３を内部にコンデンサの無い単層基板
としたり、内部の配線層を電源或いは接地の専用層とし
て利用したりすることができる。
【００４４】また、各実施例においてセラミック積層配
線基板３上の配線をボンディングワイヤでリードに接続
した部分は、切り抜き部１５を通じての結線をオートボ
ンデイング法によるボンデングテープを介して行っても
よい。また、切り抜き部１５の部分で基板上の配線にリ
ードを熱圧着、半田付け等で直接接続したり、切り抜き
部１５の部分に異方性導電性樹脂を入れてこの樹脂を介
しての結線にしても構わない。
【００４５】一方、リードフレームの各リードのうち、
配線基板を経由せずに直接半導体素子の端子に結ぶもの
は、ボンディングワイヤ、ボンディングテープのどちら
かを用いて結線すればよい。
【００４６】ヴィア穴１６中の導電性物質１７を利用す
るヴィア接続によれば、基板上の配線とリード間が最短
距離で結ばれるので、信号伝送経路のインダクタンスの
低減、ノイズの低減が更に促進される。また、配線とリ
ード間の結線スペースを別に設ける必要がなく、装置全
体のスペース縮小も図れる。さらに、ヴィア穴の設置位
置を変えてリードから配線までの間のインピーダンスを
適宜に調整することもできる。従って、信号伝送用のリ
ードについては、上述した如き他の構造での結線も規制
される訳ではないが、できるだけヴィア接続によるのが
望ましい。
【００４７】図５は、第２形態の半導体装置に用いる配
線基板の基本構成を示している。図の３１はセラミック
積層配線基板であり、その表面の中央部に素子搭載部３
２（これはキャビティになっていてもよい）が設けられ
ている。３３は素子搭載部３２を囲む周辺領域であり、
ここに表面配線３４が設けられている。
【００４８】４はポリイミド等の絶縁性有機フィルムで
あり、両面に絶縁性接着剤を塗布したこの有機フィルム
４を周辺領域３３の面上に接着し、さらに、このフィル
ム上にリードフレーム５のインナー部を接合してリード
付きの基板となす。そして、この基板３１上に半導体素
子６を搭載し、必要個所を結線した後リードフレームの
アウター部を除く部分を樹脂で封止し、リードフレーム
の縁枠部分を切除して目的の半導体装置に仕上げる。
【００４９】有機フィルム４は、基板３１上の最表面に
セラミック薄膜がある場合（このときには配線３４は表
面配線ではなくなる）には省略してよい。
【００５０】このように、使用する配線基板は、第１形
態の金属基板の部分もセラミックで形成してよい。ま
た、基板の表面に設ける配線層も適当な位置に任意のパ
ターンで形成することができる。
【００５１】例えば、図６に示すものは、周辺領域３３
の内側区域にボンディングワイヤＷで半導体素子６に結
線する中継用の配線３４ａを設け、外側区域には少なく
とも外縁側を対応するリードのインナー部と同形状にし
た配線３４ｂを設けている。リードフレーム５は、図５
の有機フィルム４を介して所定のリードが配線３４ｂ上
に重なるように接合され、図２で述べたヴィア接続によ
り配線３４ｂに電気的に接続される。配線３４ａと３４
ｂは、少なくとも一部のものについては図１０に示すよ
うに、基板３１中の内部配線３５を介して導通させる。
これにより、ボンディングワイヤによる半導体素子とリ
ードの直接の結線数を０にしたり、大巾に減少させたり
することができ、配線の簡素化並びに電源系のインダク
タンス低減面で非常に有利になる。また、内部配線の複
数層を用いて基板の内部に既述のバイパスコンデンサを
形成することも可能になる。
【００５２】図７は、セラミック積層配線基板３１の表
面に中継用の配線３４ａのみを設けたものである。即
ち、図６の配線３４ｂは存在しない。この場合、表面配
線の無い周辺領域３３の外側区域上にリードフレームを
接合し、リードと配線３４ａ間の電気接続をボンディン
グワイヤやボンディングテープで行う。また、配線３４
ａは、必要なものをヴィア接続で基板の内部配線につな
いでおく。
【００５３】図８は、周辺領域３３の外側区域上に配線
３４ｃを設け、この部分に両面接着剤付きの有機フィル
ムを介してリードフレームを接合し、接地、電源のいず
れかのリードをヴィア接続等で配線３４ｃにつなぎ、残
りのリードのうち必要なものをボンディングワイヤ等で
配線３４ａ経由で半導体素子につなぐようにしてある。
配線３４ｃは、図のような額縁状のもの、適宜分離した
もののどちらであってもよい。後者の分離配線の場合、
接地電位にするものと電源電位にするものを交互に配置
することもできる。この構造では、絶縁層を間にして電
源或いは接地電位の配線３４ｃにリードが重なることに
より、リードがマイクロストリップ構造になる。従っ
て、中間の絶縁層の静電容量にもよるが、リード中のノ
イズ低減が期待できる。
【００５４】なお、図８の配線３４ｃは接地電位となす
ものを示した。ここでは接地系の配線３４ａを配線３４
ｃに接続したが、この配線３４ｃは他のどの配線にもつ
ながっていない孤立配線であってもよい。
【００５５】この第２形態においても、先に述べた理由
からリードはヴィア接続するのが望ましいが、上記の他
の接続法によるものを混在させることも勿論制限されな
い。
【００５６】このほか、放熱性を重視する場合には、セ
ラミックを高熱伝導性のＡｌＮとしたり、リードを熱伝
導性の高い銅合金で形成してその目的を達成する。この
２つを併用するとなおよい。
【００５７】また、ボンディングパッドや回路の一部と
して用いるセラミック積層配線基板の表面の配線層につ
いて高い寸法、形状精度を確保したければ、表面の配線
を薄膜配線となす。この薄膜配線は、マスク蒸着、成膜
後のエッチングのどちらかでファインピッチ、高形状精
度を得ることができる。この場合の成膜方法は、真空蒸
着、イオンプレーティング、スパッタ、ＣＶＤ、プラズ
マＣＶＤ等の中から有利なものを選べばよい。このよう
に、表面の配線を薄膜配線にすると、図９に示すよう
に、配線の途中に薄膜抵抗２０を付加したり、配線を分
岐して分岐終端に同様の薄膜抵抗を付加したりすること
ができる。前者は「ダンピング抵抗」、後者は「終端抵
抗」であり、これ等は信号線の電気特性を改善する効果
がある。抵抗２０はチップ抵抗に代えてもよいが、設置
スペースや組立性の面で薄膜抵抗の方が有利である。
【００５８】表面配線を含む配線基板の配線層の中に、
接地又は電源電位専用の層を含める、即ち、接地や電源
を分離する構造もノイズ低減に効果を奏する。
【００５９】電源や接地系のノイズを効果的に除去する
には、基板の内部に内部配線の数層を用いてこれ等を電
極とするバイパスコンデンサを形成するとよいが、この
場合、接地及び電源専用の層をもたせてその専用層で誘
電体として働かせる絶縁層を挾む構造にすると、コンデ
ンサとなる部分の面積を広く確保できるので一層効果的
である。このバイパスコンデンサの静電容量は、高速素
子搭載時のノイズ除去効果を考えると５００ｐＦ以上あ
るのが望ましい。電源、接地の専用配線層があれば、そ
のような容量のコンデンサも楽に作り出せる。例えば、
面積が４００ｍｍ2 、厚みが約１００μｍのＡｌＮ層を
２層以上設けると５００ｐＦ以上の静電容量をもたせ得
る。この場合の断面形状は、例えば図１１のようにな
る。この図は内部配線３５ａを電源電位、３５ｂを接地
電位、裏面の配線３６を電源電位にしてこの３者に挾ま
れたＡｌＮ層をコンデンサとして働かせるようにしてあ
る。３５ａ、３５ｂ、及び３６の各配線はセラミック積
層配線基板３１の平面視輪郭と同程度の面積をもつ全面
メタライズの平面の層であるが、配線３６の電源への接
続は、図１２に示すように、ヴィア穴１６に導電性物質
１７を充填するヴィア接続部を用いれば簡単に行える。
【００６０】なお、通常のリードフレームは、インナー
端をキャビティの輪郭に合うように位置を揃えて切って
ある。これに対し、本発明で用いるリードフレーム１２
は、上で述べた接続法のいずれを用いるか、或いは接続
する表面配線が薄膜抵抗を含むか否か等によって長さを
変えたり、インナー端の位置を変えたりする必要があ
る。
【００６１】表１は、第２形態の装置の配線基板につい
て、放熱性の改善と高速性（ノイズの低減）の改善効果
を要素毎にまとめたものである。
【００６２】
【表１】
【００６３】この表から、第２形態の半導体装置に採用
する配線基板の最良の形態は、銅合金のリードフレーム
とＡｌＮ主体の積層セラミック板を用い、さらに、その
積層セラミック板に接地や電源専用の配線層を含め、バ
イパスコンデンサも内蔵させたもの、或いは更に表面配
線を薄膜にしてそこに薄膜抵抗を加えたものであること
が判る。
【００６４】以下に、第２形態の半導体装置に用いる配
線基板について効果の確認のために行った実験結果を記
す。
【００６５】この実験のために、次の部品をまず作成し
た。
【００６６】Ａ：外形２８ｍｍ角のＡｌＮから成る５層
セラミック積層配線基板。中央のキャビティは１３ｍｍ
角とし、表面の配線はリードフレームのインナー部形状
に合わせた。その断面を図１３に示す。セラミック層３
７-3と３７-4の間の内部配線３５-3を電源専用のメタラ
イズ、セラミック層３７-2と３７-3の間の配線３５-2及
び３７-4と３７-5の間の配線３５-4を接地専用のメタラ
イズとした。また、ここではセラミックとの同時焼成配
線とし、焼成後、表面の配線３４とキャビティの底にむ
き出した配線３５-1の表面にＮｉ、Ａｕをこの順にめっ
きして付着させた。さらに、各セラミック層は３７-1か
ら順に約０．３、約０．３、約０．１、約０．１、約
０．３（いずれもｍｍ）とした。
【００６７】基本的に各配線間の電気接続はヴィアとし
たが、ここではヴィアフィルの有無で比較用の各種基板
を作った。即ち、全配線をヴィア接続したＡ−３、内部
配線３５-3と３５-4を表面の配線３４に接続していない
Ａ−２、内部配線３５-2、３５-3、３５-4を３者とも３
４に接続していないＡ−１の各配線基板を作った。
【００６８】また、表面配線３４を省略したＡ−４、表
面配線３４をパターン配線ではなく、全面メタライズの
配線にしたＡ−５の配線基板も作った。
【００６９】さらに、基板Ａ−４を用いてリードフレー
ム形状の表面配線３４を薄膜（Ａｕ／Ｎｉ／Ａｌ）プロ
セスで形成したＡ−６、２０８ピンに対応する薄膜配線
３４のうち、隣接する５本にＡｕ／Ｎｉ／Ａｌ層を部分
的に無くしてその位置に５０±５ΩのＮｉＣｒの薄膜抵
抗をスパッタ法で形成して加えたＡ−７の配線基板も作
った。なお、ここで用いた材質Ａｕ／Ｎｉ／Ａｌ及びＮ
ｉＣｒはあくまでも一例に過ぎない。
【００７０】Ｂ：銅合金製のアウターピッチ０．６３５
ｍｍの２０８ピンクワッド型リードフレーム。ここで
は、リードの長さを変えた２種のリードフレームを準備
した。全リードがキャビティぎりぎりまであるものをＢ
−１、インナー端がキャビティの縁から２．５ｍｍ離れ
たもの（リードフレームの内側のエリアが１８ｍｍ角に
見えるもの）をＢ−２とする。
【００７１】−実験例１− 以下のａ〜ｅの組合わせで上のＡ、Ｂのセラミック積層
配線基板とリードフレームを接合し、外径３５ｍｍ角に
樹脂封止した。そして、この後これ等を温度サイクル試
験（１５０℃←→−６５℃）に供したところ、いずれの
試料も５００サイクルまで剥離、断線等がなく充分に実
用に耐えることが確認された。 ａ：Ａ−１とＢ−１をＡｕ−Ｓｎ鑞で接合（周知のＣ−
ＱＦＰ）。 ｂ：Ａ−４とＢ−２を接着剤付きポリイミドで接合（本
発明品）。 ｃ：Ａ−５とＢ−２を接着剤付きポリイミドで接合（本
発明品）。 ｄ：Ａ−１と３０本のリードに直径が約０．１５ｍｍの
ヴィア穴を形成したＢ−２を接着剤付きポリイミドで接
合し、さらに、このポリイミドにもリードのヴィア穴と
の対応箇所にヴィア穴を設けてＡｇ入りエポキシ樹脂で
ヴィア接続（本発明品）。 ｅ：Ａ−６とＢ−２を接着剤付きポリイミドで接合（本
発明品）。 −実験例２− Ａ−１、Ａ−２、Ａ−３、Ａ−７の各積層セラミックに
Ｂ−２のリードフレームを接着剤付きポリイミドで接合
し、さらに、適宜ワイヤーボンディングによる結線を行
って、それぞれの試料の電気特性を調べた。
【００７２】Ａ−２、Ａ−３は、内部にバイパスコンデ
ンサを生じさせる目的で使用した。１ＭＨｚでの各試料
の電源−接地間の静電容量はＡ−１を用いたものが約８
０ｐＦ、Ａ−２を用いたものが約２００ｐＦ、Ａ−３を
用いたものが約１．２ｎＦであった。なお、Ａ−１を用
いたものは、静電容量値が小さい上に、そのばらつきが
大きく、信頼性に欠けると思われた。
【００７３】一方、Ａ−７は、表面の配線中に薄膜抵抗
を有している。この抵抗は、信号電位のオーバーシュー
トを抑止するいわゆるダンピング抵抗として機能させる
目的で形成したが、反射ノイズ吸収用の終端抵抗として
機能するように設けても同様の効果が得られる。
【００７４】このＡ−７とＢ−２を組合わせた基板にＣ
ＭＯＳディジタルＩＣを搭載し、入出力の信号波形を調
べたが、特に問題となるようなノイズや波形の乱れは現
われなかった。なお、Ａ−７に形成した薄膜抵抗の抵抗
値は５０Ωであるが、この値は搭載する半導体素子に合
わせて調整することができる。
【００７５】−実験例３− ここでは、熱抵抗を比較する。 サンプル１：Ｂ−１（これには１３ｍｍ角のダイパッド
を設けた）に１０ｍｍ角のトランジスタを搭載し、必要
箇所をワイヤーボンディング後、樹脂封止。 サンプル２：材料を熱伝導が悪い４２合金に代えたＢ−
１（１３ｍｍ角のダイパッド付き）にサンプル１と同じ
トランジスタを搭載し、必要箇所をワイヤーボンディン
グ後、樹脂封止。 サンプル３：Ａ−１とＢ−１を両面接着剤付きポリイミ
ドフィルで接合してトランジスタを搭載し、ワイヤーボ
ンディング後、樹脂封止。Ａ−１の熱伝導率は平均で１
５５Ｗ／ｍ・ｋであった。 サンプル４：主成分のＡｌＮを熱伝導の悪いＡｌ2 Ｏ3
に代えたＡ−１にＢ−１を両面接着剤付きポリイミドフ
ィルムで接合し、トランジスタ搭載、ワイヤーボンディ
ング後、樹脂封止。 これ等のサンプルの無風下での熱抵抗（ジャンクション
から周辺までを１Ｗａｔｔで測定）は、サンプル１から
順に、３５、５５、２０、３５（いずれも℃／ｗ）であ
った。この結果から、銅合金のリードフレームと積層セ
ラミックにＡｌＮを用いることの有効性が判る。
【００７６】図１４は、第３形態の半導体装置に用いる
配線基板の基本構成である。図のセラミック積層配線基
板３１はセラミック層にＡｌＮを用いている。この基板
３１は、表面にのみ配線層をもつものでよいが、電源、
接地の専用配線層の設置、内部バイパスコンデンサの設
置を考えると層間や裏面にも配線層を有するものが好ま
しい。この基板３１上の表面配線３４は、少なくとも周
辺領域３３の外側区域に位置する部分を、図１５に示す
ように、その上に重ねるリードフレーム５のリードのイ
ンナー部と同形状にしてある。
【００７７】リードフレーム５は銅合金製であり、各リ
ードのインナー部を鑞付け又は熱拡散を生じる熱圧着等
で配線３４上に直接接合して電気的、機会的接続を行う
ようにしている。発熱量の大きい素子を搭載する場合に
は、有機材料を一切使用していないこの配線基板の方が
信頼性を確保し易い。
【００７８】この図１４の配線基板に設ける表面配線３
４も先に述べたのと同一理由から薄膜プロセスによる薄
膜配線が望ましい。
【００７９】また、この配線基板３１を用いる場合に
も、表面配線の中に図９で述べたようにして薄膜抵抗
（チップ抵抗も可）を加えることができる。基板の内部
に接地又は電源電位専用の層を含めたり、静電容量が５
００ｐＦ以上のバイパスコンデンサを形成したのするこ
とも勿論可能である。この場合の基板中の配線相互の接
続は、図１１、１２で述べたようにして行うとよい。
【００８０】この第３形態の装置に利用する配線基板に
関する放熱性の改善効果、高速性の改善効果を要素毎に
まとめると先に挙げた表１と同じになる。従って、この
場合の配線基板の最良の形態も、基板の配線層の中に接
地或いは電源の専用層を含め、バイパスコンデンサを内
蔵させ、さらに表面配線を薄膜にしてそこに薄膜抵抗を
加えたものと言える。
【００８１】この第３形態用の配線基板について行った
効果の確認実験結を以下に記す。
【００８２】前述の配線基板Ａと表面配線のパターンだ
けを異ならせ、他の内容は基板Ａと全く同一にした５層
セラミックの配線基板Ｃ−１、Ｃ−２、Ｃ−３を作っ
た。その断面構造を図１６に示す。Ｃ−３は全配線をヴ
ィア接続したもの、Ｃ−２は内部配線３５-3と３５-4を
表面配線３４に接続していないもの、Ｃ−１は内部配線
３５-2、３５-3、３５-4を表面配線３４に接続していな
いものである。外形２８mm角、１．１mm厚さのＡｌＮ単
層セラミック板（表面配線とめっきはＣ−１等と同じ）
Ｃ−８も作った。
【００８３】また、リードフレーム形状の表面配線３４
を薄膜（Ａｕ／Ｎｉ／Ａｉ）プロセスで形成したＣ−
４、２０８ピンに対応させた薄膜配線３４のうち、隣接
する５本にＡｕ／Ｎｉ／Ａｉ層を部分的に無くしてその
位置に５０±５ΩのＮｉＣｒの薄膜抵抗をスパッタ法で
形成して加えたＣ−５も作った。
【００８４】さらに、厚さ１．１mmの同形状の単層セラ
ミック板を作成し、Ｃ−４と同様、表面にリードフレー
ム形状の薄膜配線（Ａｕ／Ｎｉ／Ａｉ）を薄膜形成プロ
セスで設けたＣ−６、及びＣ−５と同様、２０８ピンに
対応させた薄膜配線のうち、隣接する５本に５０±５Ω
の薄膜抵抗（ＮｉＣｒ）をスパッタ法で形成したＣ−７
も作った。
【００８５】ここで用いた各薄膜材も一例に過ぎない。
【００８６】−実験例４− 以下のｆ〜ｋの組合わせで上のＣ−１〜Ｃ−８の基板と
実験例１、２で用いた銅合金の２０８ピンクワッド型の
Ｂ−２のリードフレームを接合し、外径３５ｍｍ角に樹
脂封止した。そして、これ等を温度サイクル試験（１５
０℃←→−６５℃）に供したところ、いずれの試料も５
００サイクルまで剥離、断線等はなかった。 ｆ：Ｃ−１にＢをＡｕ−Ｓｎ鑞で接合。 ｇ：Ｃ−１にＳｎめっきしたＢ−２を直接接合。 ｈ：Ｃ−４にＢ−２をＡｕ−Ｓｎ鑞で接合。 ｉ：Ｃ−６にＳｎめっきしたＢ−２を直接接合。 ｊ：Ｃ−７にＢ−２をＡｕ−Ｓｎ鑞で接合。 ｋ：Ｃ−８にＢ−２をＡｕ−Ｓｎ鑞で接合。 −実験例５− Ｃ−１、Ｃ−２、Ｃ−３、Ｃ−５にそれぞれＢ−２をＡ
ｕ−Ｓｎ鑞で接合し、結線を行って、それぞれの試料の
電気特性を調べた。
【００８７】Ａ−２、Ａ−３は、内部にバイパスコンデ
ンサを生じさせる目的で使用した。１ＭＨｚでの各試料
の電源−接地間の静電容量はＡ−１を用いたものが約８
０ｐＦ、Ａ−２を用いたものが約２００ｐＦ、Ａ−３を
用いたものが約１．２ｎＦであった。なお、Ａ−１を用
いたものは、静電容量値が小さい上に、そのばらつきが
大きく、信頼性に欠けると思われた。
【００８８】一方、Ａ−７は、表面の配線中に薄膜抵抗
を有している。この抵抗は、信号電位のオーバーシュー
トを抑止するいわゆるダンピング抵抗として機能させる
目的で形成したが、反射ノイズ吸収用の終端抵抗として
機能するように設けても同様の効果が得られる。
【００８９】このＡ−７とＢ−２を組合わせた基板にＣ
ＭＯＳディジタルＩＣを搭載し、入出力の信号波形を調
べたが、特に問題となるようなノイズや波形の乱れは現
われなかった。なお、Ａ−７に形成した薄膜抵抗の抵抗
値は５０Ωであるが、この値は搭載する半導体素子に合
わせて調整することができる。
【００９０】−実験例３− ここでは、熱抵抗を比較する。 サンプル１：Ｂ−１（これには１３ｍｍ角のダイパッド
を設けた）に１０ｍｍ角のトランジスタを搭載し、必要
箇所をワイヤーボンディング後、樹脂封止。 サンプル２：材料を熱伝導が悪い４２合金に代えたＢ−
１（１３ｍｍ角のダイパッド付き）にサンプル１と同じ
トランジスタを搭載し、必要箇所をワイヤーボンディン
グ後、樹脂封止。 サンプル３：Ａ−１とＢ−１を両面接着剤付きポリイミ
ドフィルで接合してトランジスタを搭載し、ワイヤーボ
ンディング後、樹脂封止。Ａ−１の熱伝導率は平均で１
５５Ｗ／ｍ・ｋであった。 サンプル４：主成分のＡｌＮを熱伝導の悪いＡｌ2 Ｏ3
に代えたＡ−１にＢ−１を両面接着剤付きポリイミドフ
ィルムで接合し、トランジスタ搭載、ワイヤーボンディ
ング後、樹脂封止。 これ等のサンプルの無風下での熱抵抗（ジャンクション
から周辺までを１Ｗａｔｔで測定）は、サンプル１から
順に、３５、５５、２０、３５（いずれも℃／ｗ）であ
った。この結果から、銅合金のリードフレームと積層セ
ラミックにＡｌＮを用いることの有効性が判る。
【００９１】図１４は、第３形態の半導体装置に用いる
配線基板の基本構成である。図のセラミック積層配線基
板３１はセラミック層にＡｌＮを用いている。この基板
３１は、表面にのみ配線層をもつものでよいが、電源、
接地の専用配線層の設置内部バイパスコンデンサの設置
を考えると層間や裏面にも配線層を有するものが好まし
い。この基板３１上の表面配線３４は、少なくとも周辺
領域３３の外側区域に位置する部分を、図１５に示すよ
うに、その上に重ねるリードフレーム５のリードのイン
ナー部と同形状にしてある。
【００９２】リードフレーム５は銅合金製であり、各リ
ードのインナー部を鑞付け又は熱拡散を生じる熱圧着等
で配線３４上に直接接合して電気的、機会的接続を行う
ようにしている。発熱量の大きい素子を搭載する場合に
は、有機材料を一切使用していないこの配線基板の方が
信頼性を確保し易い。
【００９３】この図１４の配線基板に設ける表面配線３
４も先に述べたのと同一理由から薄膜プロセスによる薄
膜配線が望ましい。
【００９４】また、この配線基板３１を用いる場合に
も、表面配線の中に図９で述べたようにして薄膜抵抗
（チップ抵抗も可）を加えることができる。基板の内部
に接地又は電源電位専用の層を含めたり、静電容量が５
００ｐＦ以上のバイパスコンデンサを形成したのするこ
とも勿論可能である。この場合の基板中の配線相互の接
続は、図１１、１２で述べたようにして行うとよい。
【００９５】この第３形態の装置に利用する配線基板に
関する放熱性の改善効果、高速性の改善効果を要素毎に
まとめると先に挙げた表１と同じになる。従って、この
場合の配線基板の最良の形態も、基板の配線層の中に接
地或いは電源の専用層を含め、バイパスコンデンサを内
蔵させ、さらに表面配線を薄膜にしてそこに薄膜抵抗を
加えたものと言える。
【００９６】この第３形態用の配線基板について行った
効果の確認実験結を以下に記す。
【００９７】前述の配線基板Ａと表面配線のパターンだ
けを異ならせ、他の内容は基板Ａと全く同一にした５層
セラミックの配線基板Ｃ−１、Ｃ−２、Ｃ−３を作っ
た。その断面構造を図１６に示す。Ｃ−３は全配線をヴ
ィア接続したもの、Ｃ−２は内部配線３５-3と３５-4を
表面配線３４に接続していないもの、Ｃ−１は内部配線
３５-2、３５-3、３５-4を表面配線３４に接続していな
いものである。外形２８ｍｍ角、１．１ｍｍ厚さのＡｌ
Ｎ単層セラミック板（表面配線とめっきはＣ−１等と同
じ）Ｃ−８も作った。
【００９８】また、リードフレーム形状の表面配線３４
を薄膜（Ａｕ／Ｎｉ／Ａｉ）プロセスで形成したＣ−
４、２０８ピンに対応させた薄膜配線３４のうち、隣接
する５本にＡｕ／Ｎｉ／Ａｉ層を部分的に無くしてその
位置に５０±５ΩのＮｉＣｒの薄膜抵抗をスパッタ法で
形成して加えたＣ−５も作った。
【００９９】さらに、厚さ１．１ｍｍの同形状の単層セ
ラミック板を作成し、Ｃ−４と同様、表面にリードフレ
ーム形状の薄膜配線（Ａｕ／Ｎｉ／Ａｉ）を薄膜形成プ
ロセスで設けたＣ−６、及びＣ−５と同様、２０８ピン
に対応させた薄膜配線のうち、隣接する５本に５０±５
Ωの薄膜抵抗（ＮｉＣｒ）をスパッタ法で形成したＣ−
７も作った。
【０１００】ここで用いた各薄膜材も一例に過ぎない。
【０１０１】−実験例４− 以下のｆ〜ｋの組合わせで上のＣ−１〜Ｃ−８の基板と
実験例１、２で用いた銅合金の２０８ピンクワッド型の
Ｂ−２のリードフレームを接合し、外径３５ｍｍ角に樹
脂封止した。そして、これ等を温度サイクル試験（１５
０℃←→−６５℃）に供したところ、いずれの試料も５
００サイクルまで剥離、断線等はなかった。 ｆ：Ｃ−１にＢをＡｕ−Ｓｎ鑞で接合。 ｇ：Ｃ−１にＳｎめっきしたＢ−２を直接接合。 ｈ：Ｃ−４にＢ−２をＡｕ−Ｓｎ鑞で接合。 ｉ：Ｃ−６にＳｎめっきしたＢ−２を直接接合。 ｊ：Ｃ−７にＢ−２をＡｕ−Ｓｎ鑞で接合。 ｋ：Ｃ−８にＢ−２をＡｕ−Ｓｎ鑞で接合。 −実験例５− Ｃ−１、Ｃ−２、Ｃ−３、Ｃ−５にそれぞれＢ−２をＡ
ｕ−Ｓｎ鑞で接合し、必要個所についてワイヤーボンデ
ィングによる結線を行ってそれぞれの試料の電気特性を
調べた。Ｃ−２、Ｃ−３は、内部にバイパスコンデンサ
を生じさせる目的で使用した。
【０１０２】１ＭＨｚで測定したときの各試料の電源−
接地間の静電容量はＣ−１を用いたものが約８０ｐＦ、
Ｃ−２を用いたものが約２００ｐＦ、Ｃ−３を用いたも
のが約１．２ｎＦであり、実験例２と同じ結果が得られ
た。
【０１０３】Ｃ−５は、表面の配線中にダンピング抵抗
として機能する薄膜抵抗（その抵抗値は５０Ωにした）
を有している。このＣ−５とＢ−２を組合わせた基板に
ＣＭＯＳディジタルＩＣを搭載し、入出力の信号波形を
調べたが、特に問題となるようなノイズや波形の乱れは
現われなかった。
【０１０４】なお、ここでは実施しなかったがセラミッ
ク層３７-5の裏面に配線層を設けてその層を例えば接地
電位用として利用することも可能である。
【０１０５】−実験例６（熱抵抗の比較）− サンプル５：Ｂ−２のみを樹脂封止。 サンプル６：熱伝導が悪い４２合金を用いたＢ−２と同
一仕様のリードフレームのみを樹脂封止。 サンプル７：Ｃ−１とＢ−２をＡｕ−Ｓｎ鑞で接合して
樹脂封止。 サンプル８：Ｃ−１の基板の主成分のＡｌＮを熱伝導の
悪いＡｌ2 Ｏ3 に代えた基板にＢ−２をＡｕ−Ｓｎ鑞で
接合して樹脂封止。 これ等のサンプルの無風下での熱抵抗はサンプル５から
順に、３５、５５、２０、３５（いずれも℃／ｗ）であ
った。この結果からも、銅合金のリードフレームとＡｌ
Ｎ主体のセラミック板の組合わせが放熱性の改善に有効
なことが判る。
【０１０６】図１７は、第２形態の半導体装置の変形例
と言えるものを示している。ここで用いるセラミック積
層配線基板４１は、熱伝導度が約１７０ｗ／ｍｋのＡｌ
Ｎを主成分とする単板４１ａ上に、Ｎ層（Ｎ≧２）の配
線層と（Ｎ±１）層の絶縁層を交互に設けてある。図の
場合、配線層４３-1、４３-3、４３-4と絶縁層４４-1、
４４-2、４４-3を交互に順次積層した構造になってい
る。これ等の層は額縁状に形成されており、その中央に
生じたキャビティ部４２の部分に半導体素子６が搭載さ
れる。
【０１０７】各配線層４３-1〜４３-4は、Ａｌ薄膜を蒸
着したものであって所定のパターンを成している。その
パターンは、例えば幅０．２ｍｍ、長さ７ｍｍの配線を
０．２ｍｍ、長さ７ｍｍの配線を０．２ｍｍ間隔で多数
並設した状態になっている。
【０１０８】絶縁層４４-1〜４４-3は、いずれもＳｉＯ
2 薄膜をプラズマＣＶＤ法で形成してある。
【０１０９】配線層４３-1は、内端をギャビティ部４２
内に引込んであり、この部分を半導体素子６にボンディ
ングワイヤＷやボンディングテープ経由で接続する。他
の配線層を半導体素子６に接続することもある。要は、
任意に選んだ配線層のいくつかを半導体素子に接続す
る。
【０１１０】図１８は、配線層相互の結線の一例を示し
ている。ここでは、結線の対象として配線層４３-3中の
配線Ｉと配線層４３-4中の配線IIを選び、これ等をヴィ
ア接続している。絶縁層４４−３に設けるヴィア穴１６
はＣＦ4 を用いたプラズマエッチングによって形成し
た。
【０１１１】−実験例７− 外形２８ｍｍ角、キャビティ１３ｍｍ角のＡｌＮ単板上
に蒸着して設ける配線Ｉ、IIを共に厚さ５ｍｍ、幅０．
２ｍｍ、長さ７ｍｍ（比抵抗３μΩ・cm）とし、それ等
の両端からそれぞれ１ｍｍのところにおいてプラズマＣ
ＶＤ法によるＳｉＯ2 の薄膜絶縁層に直径０．１５ｍｍ
のヴィア穴１６をあけてその穴に導電性物質１７（Ａｇ
フィラー入りのエポキシ樹脂）を充填し、配線IIの両端
から０．５ｍ離れた地点間（その距離６ｍｍ）の抵抗値
を測定した。
【０１１２】その値は９０±５ｍΩで、配線IIを独立配
線とした場合よりも両端の抵抗値が小さかった。また、
絶縁層とヴィア接続した配線を各１層追加した構造では
約７０ｍΩの数値が得られた。ヴィア接続部の抵抗値は
１５ｍΩ程度と考えられ、従って、このように、異なる
層の配線を並列にヴィア接続する構造も、耐ノイズ特性
の向上に利用することができる。
【０１１３】図１９乃至図２１は、配線層の相互結線の
他の例を示している。この構造では、図１９に示すよう
に、配線Ｉ上に形成する絶縁層４４-3に切り欠き部４５
を設ける。そして、この後、図２０に示すように、配線
IIを下層の配線Ｉと直交させて形成する。
【０１１４】蒸着した配線IIは、図２１に示すように、
切り欠き部２５の部分で下層の配線Ｉ上に重なり、その
配線Ｉと電気的に導通する。ここではこの形状をクロス
オーバ構造と言うが、この構造でも前述の配線相互のヴ
ィア接続と同様の効果が得られる。
【０１１５】−実験例８− 外径２８ｍｍ角、キャビティ１３ｍｍ角のＡｌＮ単板上
に、ＳｉＮの薄膜絶縁層を間に挟むクロス配線を形成し
た。このときの下層配線Ｉ、上層の２つの配線IIを共に
厚さ５ｍｍ、幅０．２ｍｍ、長さ７ｍｍ（比抵抗３μΩ
・cm）とし、上層の各配線IIのＰ、Ｑ点間（Ｌ＝２．９
ｍｍ）の抵抗を測定したところ、その値は３２０±１０
ｍΩであった。配線Ｉ、IIのクロスオーバ部の接触抵抗
は１０ｍΩ程度と推定され、従って、この構造も基板内
の配線層相互の接続に有効に利用できる。
【０１１６】なお、前述のヴィア接続とクロスオーバに
よる接続を混用することも勿論可能である。
【０１１７】また、最上層配線層４３-4中の任意の配線
間に述べたように抵抗素子を組込むことも自由である。
【０１１８】−実験例９− ここでは、幅０．１５ｍｍ、長さ１．５ｍｍ、抵抗値５
０±５Ωの抵抗を表面配線間に設けた。その抵抗は、シ
ート抵抗が１０Ωとなるように調整したＮｉＣｒを材料
にしてスパッタ法で形成した。そして、基板のキャビテ
ィ部にＣＭＯＳディジタルＩＣを搭載し、この半導体素
子を抵抗経由でリード（図示せず）につないで信号経路
を形成し、その経路中の信号波形を調べてみたが、特に
問題となるノイズや波形の乱れは現われなかった。
【０１１９】抵抗素子の抵抗値は適宜に設定でき、ま
た、この抵抗素子は図の構成ではダンピング抵抗として
機能するが、先に述べたように終端抵抗として機能する
ように組込み得ることは言うまでもない。
【０１２０】さらに、何層おきかの配線同士を図１１、
１２で述べたようにしてヴィア接続したり、中間の絶縁
層を誘電体、これを挟む配線層を電極とする電源ノイズ
低減用のバイパスコンデンサを内部に形成したりするこ
とも可能である。
【０１２１】−実験例１０− 図１７の配線層４３-1と４３-3を一方の電極、４３-2と
４３-4を他方の電極、それ等に挟まれた絶縁層４４-1、
４４-2、４４-3を誘電体とし、各配線層の面積を５３０
ｍｍ2 、ＳｉＯ2 薄膜の各絶縁層厚みを５ｍｍにしたと
きのバイパスコンデンサの測定周波数１ＭＨでの静電容
量は、約１１ｎＦであった。２層の配線層と１層の絶縁
層から成るコンデンサの静電容量は約３．５ｎＦ、３層
の配線層と２層の絶縁層からなるものは約７．５ｎＦで
ほぼ比例関係が得られた。また、２層の配線層と１層の
絶縁層から成るコンデンサについて、絶縁層をイオンプ
レーティングで形成したＡｌ2 Ｏ3 にしたところ静電容
量が約６ｎＦになった。従って、より大きな静電容量が
望まれる場合にはＡｌ2 Ｏ3 の絶縁層を採用したり、配
線層と絶縁層の積層数を増加させたりするとよい。配線
層の一部をＡｕ、或いはＡｕ／Ｎｉ／Ａｌ等に変更する
ことも試みたが、これは容量には影響がなかった。
【０１２２】なお、絶縁層４４の材質は、ＳｉＯ2 に限
定されない。ＳｉＮ薄膜やＳｉの酸窒化物から成る薄膜
でもよいし、各絶縁層の使用目的に応じて層毎に材質を
変えることもできる。
【０１２３】配線層４３も、印刷して形成したものでも
よい。印刷配線でも基板のセラミックと同時焼成すれば
コスト面で不利になることはない。
【０１２４】この図１７のセラミック積層配線基板は、
図１０、１１に示すものと違って素子搭載面よりも下側
には内部配線層をもたないが、先に述べた第２形態の装
置の基板と基本的には同じであり、表面配線の形成のし
方、リードフレームの接合のし方、半導体素子、リード
フレームとの結線のし方等については先述べた第１或い
は第２形態の構造を応用できる。
【０１２５】また、図１４で述べたように、リードフレ
ームを表面配線上に直接接合して第３形態の装置にする
こともできる。
【０１２６】−実験例１１− 実験例７で作成した基板Ｄ−１、この基板の表面配線パ
ターンを外周から４．５ｍｍの外側区域には配線が無い
形に変えた基板Ｄ−２、基板Ｄ−１の表面配線を外周か
ら４．５ｍｍの外側区域はベタ塗りの配線、内周から
４．８ｍｍの内側区域は通常パターンの配線に変えた基
板Ｄ−３と、ピッチ０．４ｍｍ（Ｄ−１の配線パターン
と同一）、内側エリアサイズ１４ｍｍ角の銅合金製リー
ドフレームＢ−３、そのフレームにＳｎメッキしたフレ
ームＢ−４、フレームＢ−３の内側エリアサイズ１９ｍ
ｍ角にしたフレームＢ−５を用意した。これ等を以下の
組合せで接合し、外径３５ｍｍ角に樹脂封止した後（１
５０°Ｃ←→−６５°Ｃ）、温度サイクル試験を行っ
た。５００サイクル後の結果は実験例１と同様であり、
何ら問題がなかった。
【０１２７】 ｌ：Ｄ−１とＢ−３を接着剤付きポリイミドで接合。 ｍ：Ｄ−１とＢ−５を接着剤付きポリイミドで接合。 ｎ：Ｄ−２とＢ−５を接着剤付きポリイミドで接合。 ｏ：Ｄ−３とＢ−５を接着剤付きポリイミドで接合。 ｐ：Ｄ−１とＢ−３Ａｕ−Ｓｎ鑞で接合。 ｑ：Ｄ−１とＢ−４Ａｕ−Ｓｎ鑞で接合。
【０１２８】−実験例１２− 基板Ｄ−１にリードフレームＢ−３をＡｕ−Ｓｎ鑞で直
接接合したサンプル９と、材料をＡｌ2 Ｏ3 に代えた基
板にリードフレームＢ−３をＡｕ−Ｓｎ鑞で直接接合し
たサンプル１０を作り、それ等にトランジスタを搭載し
て１Ｗの消費電力下で熱抵抗を比較した。無風下での熱
抵抗はサンプル９が１５°Ｃ／Ｗ、サンプル１０が３０
°Ｃ／Ｗであり、ここでも、放熱性に関してのＡｌＮ使
用の有効性が確認された。
【０１２９】なお、第１、第２形態の装置について、実
施例はいずれも接着剤付きの有機フィルを介してリード
を基板上に接着しているが、絶縁上問題がなければ、有
機フィルを省いて絶縁性接着剤のみを介在させてもよ
い。
【０１３０】
【発明の効果】以上のように、この発明によれば、セラ
ミック積層配線基板とリードフレームを組合わせ、半導
体素子の搭載、結線後樹脂封止する構造にしたので、ト
ランスファーモールドが可能であり量産性に優れる。
【０１３１】また、配線基板の内部にバイパスコンデン
サや電源、接地の専用層を設けたり、基板の表面配線に
受動素子を設けたり、リードをヴィア接続したりして耐
ノイズ特性を充分に高め、高速化に対応することができ
る。
【０１３２】さらに、セラミック積層配線基板の内部構
造や積層数、使用するセラミック材料、基板上の配線パ
ターン、基板上の素子の容量や設置位置、バイパスコン
デンサの静電容量、リードフレームの材質、結線のし方
などを選択的に変更できるので、多様な用途に柔軟に対
応することも可能である。
【０１３３】また、ＡｌＮを主成分とする基板と銅合金
のリードフレームを組合せるなどして高放熱性も併せて
実現でき、従来高価なセラミック積層パッケージを使わ
ざるを得なかった半導体装置、例えばＭＰＵを始めとす
る高速ティジタルＩＣ搭載の半導体装置や、その装置に
接続して高速で信号を入出力する必要のあるメモリー素
子搭載の半導体装置等に利用すると特に効果的であり、
この種半導体装置の汎用化やコスト削減、機能向上等に
大きく貢献することができる。
【図面の簡単な説明】
【図１】第１形態の半導体装置に用いる配線基板の概要
を示す分解斜視図
【図２】第１形態の半導体装置の一例を示す樹脂封止前
の断面図
【図３】第１形態の半導体装置の他の例を示す樹脂封止
前の断面図
【図４】第１形態の半導体装置の更に他の例を示す樹脂
封止前の断面図
【図５】第２形態の半導体装置に用いるセラミック積層
配線基板の基本構成を示す分解斜視図
【図６】基板の表面に設ける配線の例を簡略化して示す
平面図
【図７】表面配線の他の例を簡略化して示す平面図
【図８】表面配線の更に他の例を簡略化して示す平面図
【図９】表面配線を薄膜にしてその中に薄膜抵抗を加え
た例を簡略化して示す平面図
【図１０】第２形態の半導体装置に用いるセラミック積
層配線基板の一例を簡略化して示す断面図
【図１１】基板内にバイパスコンデンサを形成した状態
を簡略化して示す断面図
【図１２】図１０の最下層電源電位配線を４点でヴィア
接続する例を接地電位配線面の位置で表わした平面図
【図１３】実験に用いた配線基板のセラミックと配線の
積層状態を示す断面図
【図１４】第３形態の半導体装置に用いるセラミック積
層配線基板の基本構成を示す分解斜視図
【図１５】図１４の基板表面に設ける配線の一例を簡略
化して示す平面図
【図１６】実験に用いた配線基板のセラミックと配線の
積層状態を示す断面図
【図１７】第２形態の半導体装置に用いるセラミック積
層配線基板の変形例を示す断面図
【図１８】図１７の基板の配線相互の結線例を示す断面
図
【図１９】図１７の基板の配線相互の他の結線例のクロ
スオーバ結線の形成過程を示す平面図
【図２０】図１７のクロスオーバ結線の完成状態を示す
平面図
【図２１】図２０のＸ−Ｘ部の断面図
【符号の説明】
１ 金属基板 ２ 絶縁層 ３、３１、４１ セラミック積層配線基板 ４ 有機フィルム ５ リードフレーム ６ 半導体素子 ７、８ 電極 １６ ヴィア穴 １７ 導電性物質 １８、２０ 薄膜抵抗 ２１ チップ抵抗 ３２ 素子搭載部 ３４ 表面配線 ３４ａ 中継用配線 ３４ｂ リードのインナー部と同形状の配線 ３４ｃ 電源又は接地電位にする配線 ３５ 内部配線 ３５ａ 電源電位の内部配線 ３５ｂ 接地電位の内部配線 ３６ 電源電位の裏面配線 ３７ セラミック層 ４１ａ ＡｌＮ単板 ４２ キャビティ部 ４３ 配線部 ４４ 絶縁部 ４５ 切り抜き部 I 、II クロスオーバさせた配線 Ｗ ボンディングワイヤ
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平4−99705 (32)優先日 平４(1992)４月20日 (33)優先権主張国 日本（ＪＰ） (72)発明者 原田 敬三 伊丹市昆陽北一丁目１番１号 住友電気工 業株式会社伊丹製作所内 (72)発明者 坂 俊祐 伊丹市昆陽北一丁目１番１号 住友電気工 業株式会社伊丹製作所内

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子が搭載された金属基板と、前
    記半導体素子を囲むようにして前記金属基板上に搭載さ
    れたセラミック積層配線基板と、前記セラミック積層配
    線基板上に絶縁層を介して接合されたリードフレームと
    を備え、前記半導体素子、前記セラミック積層配線基
    板、前記リードフレームのインナー部を合成樹脂で封止
    して成る半導体装置。
  2. 【請求項２】 表面に素子搭載部を有し、かつ表面及び
    ／若しくは層間、裏面に配線層をもつセラミック積層配
    線基板と、この基板上に絶縁性接着層を介して接合され
    たリードフレームと、前記素子搭載部に搭載された半導
    体素子とを備え、前記リードフレーム中の少なくとも一
    部のリードを前記セラミック積層配線基板の配線層を介
    して半導体素子に電気的に接続し、さらに、この半導体
    素子、前記セラミック積層配線基板、前記リードフレー
    ムのインナー部を樹脂で封止して成る半導体装置。
  3. 【請求項３】 前記セラミック積層配線基板として、半
    導体素子を中央に搭載する窒化アルミニウムを主成分と
    するセラミック基板上に、少なくとも２層の配線層と少
    なくとも１層の絶縁層を交互に積層して成るものを用い
    た請求項２記載の半導体装置。
  4. 【請求項４】 リードフレームのリードを配線基板の配
    線層に導通させる電気接続部の中に、リードの直下の絶
    縁層にヴィア穴を設け、その穴に導電性物質を充填して
    ヴィア接続したものが含まれている請求項１、２又は３
    記載の半導体装置。
  5. 【請求項５】 リードにヴィア接続する配線基板の配線
    層を、接続相手のリードのインナー部とほぼ同形状にし
    た請求項４記載の半導体装置。
  6. 【請求項６】 リードフレームのリードを配線基板の配
    線層に導通させる電気的接続部の中に、ボンディングワ
    イヤ、ボンディングテープ、異方性導電樹脂のどれかを
    介して電気接続を行ったもの、又は直接の熱圧着もしく
    は鑞付けにより電気接続を行ったものが含まれている請
    求項１、２又は３記載の半導体装置。
  7. 【請求項７】 配線基板の表面の配線層を素子搭載部の
    周囲の内側区域にのみ設け、これより外側の区域に前記
    絶縁性接着層を介して前記リードフレームを接合し、前
    記配線層経由でリードと半導体素子を導通させてある請
    求項１乃至６のいずれかに記載の半導体装置。
  8. 【請求項８】 配線基板の表面の配線層を素子搭載部の
    周囲の外側区域にのみ設け、この外側区域に前記絶縁性
    接着層を介して前記リードフレームを接合し、前記外側
    区域の基板表面の配線層を電源又は接地のリードに導通
    させてある請求項１乃至６のいずれかに記載の半導体装
    置。
  9. 【請求項９】 配線基板の表面の配線層を素子搭載部の
    周囲の内側区域と外側区域に分割して設け、前記外側区
    域に前記絶縁性接着層を介して前記リードフレームを接
    合し、内側区域の配線層経由でリードと半導体素子を導
    通させ、外側区域の配線層を電源又は接地のリードと導
    通させてある請求項１乃至６のいずれかに記載の半導体
    装置。
  10. 【請求項１０】 表面に素子搭載部を有し、かつ、表
    面、表面と層間、表面と裏面、又は表面と層間と裏面に
    配線層をもち、表面の配線層は少なくとも外端側を対応
    するリードのインナー部とほぼ同形状にして素子搭載部
    の周辺に設けてある主成分が窒化アルミニウムのセラミ
    ック配線基板と、この基板の表面の配線層上に鑞付け、
    熱圧着等で直接接合されたリードフレームと、前記素子
    搭載部に搭載された半導体素子とを備え、前記リードフ
    レームのリードと半導体素子を基板の配線層経由で電気
    的に接続し、さらに、前記半導体素子、セラミック配線
    基板、リードフレームのインナー部を樹脂で封止して成
    る半導体装置。
  11. 【請求項１１】 配線基板の主成分のセラミックがアル
    ミナ又は窒化アルミニウムである請求項１、２又は４〜
    １０のいずれかに記載の半導体装置。
  12. 【請求項１２】 リードフレームの材質が銅合金である
    請求項１〜１１のいずれかに記載の半導体装置。
  13. 【請求項１３】 配線基板の配線層の中にヴィア接続で
    相互に電気導通させたものが含まれている請求項１〜１
    ２のいずれかに記載の半導体装置。
  14. 【請求項１４】 配線基板の配線層の中に、間に挟む絶
    縁層に切欠きを設け、この部分で２層の配線層をクロス
    させて直接接続したものが含まれている請求項１〜１３
    のいずれかに記載の半導体装置。
  15. 【請求項１５】 配線基板の配線層の中に接地又は電源
    電位専用の層が含まれている請求項１〜１４のいずれか
    に記載の半導体装置。
  16. 【請求項１６】 配線基板の内部に、２層の配線層を電
    極、これ等の間に挟まれた一層の絶縁層を誘電体とする
    バイパスコンデンサを形成してある請求項１〜１５のい
    ずれかに記載の半導体装置。
  17. 【請求項１７】 前記バイパスコンデンサの静電容量を
    ５００ｐＦ以上にした請求項１６記載の半導体装置。
  18. 【請求項１８】 配線基板の少なくとも表面の配線層
    は、薄膜プロセスによって形成された薄膜配線である請
    求項１〜１７のいずれかに記載の半導体装置。
  19. 【請求項１９】 配線基板の配線層の中に、コンデン
    サ、抵抗等の受動素子を設けた層が含まれている請求項
    １〜１９のいずれかに記載の半導体装置。
  20. 【請求項２０】 前記受動素子が薄膜の素子であり、配
    線基板の表面又は内部の薄膜配線の途中や分岐路終端に
    形成されている請求項１９記載の半導体装置。
  21. 【請求項２１】 前記受動素子がチップ部品の素子であ
    り、配線基板の表面配線層中に組込まれている請求項１
    ９記載の半導体装置。
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