JP2576552B2

JP2576552B2 - インバータの素子配列

Info

Publication number: JP2576552B2
Application number: JP62317780A
Authority: JP
Inventors: 敏昭上符
Original assignee: Meidensha Electric Manufacturing Co Ltd
Current assignee: Meidensha Electric Manufacturing Co Ltd
Priority date: 1987-12-16
Filing date: 1987-12-16
Publication date: 1997-01-29
Anticipated expiration: 2012-01-29
Also published as: JPH01160373A

Description

【発明の詳細な説明】 A.産業上の利用分野この発明は、インバータの素子間の、配線インダクタ
ンスを小さくするようにする配列構成に関する。

B.発明の概要本発明は、インバータの回路における配列において、トランジスタに逆並列に帰還ダイオードを接続して成
るインバータの素子複数のうち、一相分に対応する一対
の素子を一組とし、一相分の一組の素子それぞれを、そ
の一対の素子が所定間隔離れるように配置し、一対の素
子の一方の素子のエミッタ側の端子と、他方の素子のコ
レクタ側の端子とを、導体板で接続し、一方の素子の空
いているコレクタ側の端子と、コンデンサのプラス側端
子部分とを、直流プラス配線バーで接続し、直流プラス
配線バーに沿うよう接近配置した交流配線バーによっ
て、導体板と、負荷との間を接続し、交流配線バーに沿
うよう接近配置した直流マイナス配線バーによって、他
方の素子の空いているエミッタ側の端子と、コンデンサ
のマイナス側端子部分とを接続するように構成すること
により、隣接する配線バー相互に、逆方向の電流が流れるよう
にして、これらの電流によって各配線バーに生ずる磁束
が互いに打ち消し合うようにして、配線インダクタンス
を小さくするようにしたものである。

C.従来の技術一般に、電圧形三相インバータとして、第４図に例示
するような、ブリッジ接続のものが用いられている。

このような回路では、トランジスタのターンオフ時に
生じる過電圧を抑制するよう電解コンデンサ１への帰還
作用を行わせるためにトランジスタと逆並列に帰還ダイ
オードを接続している。

例えば、第４図の回路での電流の流れは、第１に電解
コンデンサ１のプラス側よりトランジスタTRUを通り、
負荷２に入り、これよりトランジスタTRYを通って電解
コンデンサ１のマイナス側に入る流れがある。

ここで第２に、トランジスタTRYをオフさせた場合
に、電流は負荷２からダイオードDVを通り、トランジス
タTRVを通って、負荷２に帰るという還流モードを通
る。

第３に、トランジスタTRUをオフさせた場合には、電
流は負荷２からダイオードDVを通り、電解コンデンサ１
を介して、ダイオードDXを通り負荷に帰るという還流モ
ードを通ることになる。

このような回路では、トランジスタのターンオフ時に
印加される電圧は、直流回路のインダクタンスが大きい
程大きくなってしまう。

そこで、従来は、第４図に示す回路を具体的に配線し
たものを第５図乃至第７図に例示するように、電解コン
デンサ１のプラス，マイナス端子より、各インバータの
素子までの配線が、相互に接近するように構成してい
る。

すなわち、まず各トランジスタに各々逆並列に帰還ダ
イオードを接続して成る全６個の素子を、その３個づつ
を２列に配置すべく、図の左側に縦に並ぶよう素子TRU,
DU、素子TRV,DV、素子TRW,DWを配置するとともに、この
列と一定間隔を置いて、図の右側に示すように、素子TR
X,DX、素子TRY,DY、素子TRZ,DZを縦に並べて配置する。

そして、図の左側の素子群におけるそれぞれのコレク
タ端子部C₁,C₂,C₃には、これと電解コンデンサ１のプラ
ス端子とを接続するため図示するように一体的に構成し
た配線バー３を設置する。

また、図の右側の素子群におけるそれぞれのエミッタ
端子部E₁₀,E₁₁,E₁₂には、これらと電解コンデンサ１の
マイナス端子とを接続するため、図示するように一体的
に構成した配線バー４を、前述した配線バー３に隣接さ
せて設置する。

また、素子TRU,DUのエミッタ端子E₁と、素子TRX,DXの
コレクタ端子C₁₀と、負荷２との間を、全体Ｔ字状に形
成された配線バー５で接続する。

同様に、素子TRV,DVのエミッタ端子E₂と、素子TRY,DY
のコレクタ端子C₁₁と、負荷２との間も、全体Ｔ字状の
配線バー６で接続する。

さらに、素子TRW,DWのエミッタ端子E₃と素子TRZ,DZの
コレクタ端子C₁₂と、負荷２との間も、全体Ｔ字状の配
線バー７で接続する。

そして、これら３つの配線バー5,6,7はそれぞれ相互
に、さらに前述した２つの配線バー3,4の各所要部に、
隣接するよう配置して成るものである。

そして、このように電解コンデンサ１からインバータ
の各素子までの各配線バーを相互に接近させるようにし
て、これらの配線バーに生じるキャンセル電流により、
配線インダクタンスが小さくなるようにしていた。

D.発明が解決しようとする問題点しかしながら、上述の第５図乃至第７図に示す配列に
おいても、その一部において配線インダクタンスが小さ
くならない場合がある。すなわち、前述した第４図の第
１の電流の流れの場合では、第５図に一点鎖線の矢印で
示すように、電流が流れるものである。

このため、第５図に２点鎖線の丸Ａで囲んだ部分で
は、その電流が流れる配転バー３と配線バー５とには、
直流電流のプラス側のみしか電流は流れず、磁束がキャ
ンセルされずに、配線インダクタンスが大きくなるとい
う問題がある。

また、前述した第４図の第２の電流の流れの場合で
も、第６図に一点鎖線の矢印で示すように電流が流れる
ため、その２点鎖線の丸Ａで囲んだ部分で、電流の流れ
る配線バー３と、配線バー５とに、直流電流のプラス側
のみしか電流は流れず、磁束がキャンセルされず、この
部分での配線インダクタンスが大きくなるという問題が
ある。

なお、前述した第４図の第３の電流の流れの場合は、
第７図に一点鎖線の矢印で示すように、電流が流れるこ
とにより、同図に２点鎖線の丸Ａで囲んだ部分におい
て、電流の流れる配線バー４と配線バー５との磁束がキ
ャンセルされて、配線インダクタンスを小さくできるこ
とになる。

以上より、従来の各配線バー3,4,5,6,7の配置構成で
は、ターンオフ時に帰還する電流の回路の一部におい
て、配線インダクタンスが大きくなることがあるという
問題があった。

本発明は、上述の点に鑑み、ターンオフ時に帰還する
電流の回路において、配線インダクタンスが大きくなっ
てしまう部分を極力なくした、インバータの素子と配線
との配列構成を新たに提供することを目的とする。

E.問題点を解決するための手段本発明のインバータの素子配列は、トランジスタに逆
並列に帰還ダイオードを接続して成るインバータの素子
複数のうち、一相分に対応する一対の素子を一組とし、
一相分の一組の素子それぞれを、その一対の素子が所定
間隔離れるように配置し、一対の素子の一方の素子のエ
ミッタ側の端子と、他方の素子のコレクタ側の端子と
を、導体板で接続し、一方の素子の空いているコレクタ
側の端子と、コンデンサのプラス側端子部分とを、直流
プラス配線バーで接続し、直流プラス配線バーに沿うよ
う接近配置した交流配線バーによって、導体板と、負荷
との間を接続し、交流配線バーに沿うよう接近配置した
直流マイナス配線バーによって、他方の素子の空いてい
るエミッタ側の端子と、コンデンサのマイナス側端子部
分とを接続するように構成したことを特徴とする。

F.作用上述のように構成することにより、隣接する配線バー
相互に、逆方向の電流が流れるようにして、これらの電
流によって各配線バーに生じる磁束が互いに打ち消し合
うようにして、配線インダクタンスを小さくするように
作用する。

G.実施例以下、本発明のインバータの素子配列の一実施例を第
１図乃至第３図によって説明する。なお、この第１図乃
至第３図において、第４図乃至第７図に対応する部分に
は同一符号を付すこととし、その詳細な説明を省略す
る。

第１図乃至第３図の配線図で、１は電解コンデンサ、
２は負荷、８はトランジスタに、これと逆並列に帰還ダ
イオードを接続して成るインバータ用素子である。

本列ではこのインバータ用素子８を６個用いる。これ
らの素子８は、相互に接続されるべき一対の素子TRU,DU
と素子TRX,DX、また素子TRV,DVと素子TRY,DY、さらに素
子TRW,DWと素子TRZ,DZとの３組に分けられる。

そして、これら３組の相互に接続されるべき、一対の
素子8,8は、一方のエミッタ端子Ｅと、他方のコレクタ
端子Ｃとが直線上に並ぶよう、相互に長手方向に平行
で、かつ所定間隔を開けるよう配置する。これととも
に、各一対の素子8,8における直線上に並んだ、一方の
エミッタ端子Ｅと、他方のコレクタ端子Ｃとを、それぞ
れ導体板９で接続する。

なお、本例では、図示するように一対、３組の素子８
群を、それらの各導体板９が一直線上に縦列するよう隣
接して配置するものとする。

そして、これら３組の素子８群を、それぞれ直流プラ
ス配線バー10,直流マイナス配線バー11、及び交流配線
バー12の３組３本によって、電解コンデンサ１と負荷２
に接続する。

すなわち、一対の、素子TRU,DUと素子TRX,DXでは、そ
の素子TRU,DUのコレクタ端子Ｃと電解コンデンサ１のプ
ラス側端子とを、直流プラス配線バー10aで接続する。
また、これら一対の、素子TRU,DUと素子TRX,DXとを接続
する導体板９と、負荷２との間を、上記直流プラス配線
バー10aに隣接するよう配置した交流配線バー12aによっ
て接続する。

さらに、素子TRX,DXのエミッタ端子Ｅと電解コンデン
サ１のマイナス側端子とを、上記交流配線バー12aに沿
うよう隣接して配置した直流マイナス配線バー11aによ
って接続する。

また、一対の、素子TRV,DVと素子TRY,DYでは、その素
子TRV,DVコレクタ端子Ｃと電解コンデンサ１のプラス側
端子とを、直流プラス配線バー10bで接続する。また、
これら一対の、素子TRV,DVと素子TRY,DYとを接続する導
体板９と、負荷２との間を、上記直流プラス配線バー10
bに隣接するよう配置した交流配線バー12bによって接続
する。

さらに、素子TRY,DYのエミッタ端子Ｅと電解コンデン
サ１のマイナス側端子とを、上記交流配線バー12bに隣
接するよう配置した直流マイナス配線バー11bによって
接続する。

さらに、一対の、素子TRW,DWと素子TRZ,DZでは、その
素子TRW,DWのコレクタ端子Ｃと電解コンデンサ１のプラ
ス側端子とを、直流プラス配線バー10cで接続する。ま
た、これら一対の、素子TRW,DWと素子TRZ,DZとを接続す
る導体板９と、負荷２との間を、上記直流プラス配線バ
ー10cに隣接するよう配置した交流配線バー12cによって
接続する。

さらに、素子TRZ,DZのエミッタ端子Ｅと電解コンデン
サ１のマイナス側端子とを、上記交流配線バー12cに隣
接するよう配置した直流マイナス配線バー11cによって
接続し、構成する。

次に、上述のように構成した本例の配線構造の作用を
説明する。まず、前述した第４図の回路における第１の
電流の流れは、第１図に一点鎖線の矢印で示すように電
流が流れる。従って、図より明らかなように、直流プラ
ス配線バー10aとこれに接近して配置された交流配線バ
ー12aとに流れる電流の向きは逆方向となり、これら各
配線に流れる電流によって生ずる発生磁束が互いに打ち
消し合う（キャンセルする）ように作用し、配線インダ
クタンスを小さくする。

これとともに、交流配線バー12bと直流マイナス配線
バー11bとの間及び、直流プラス配線バー10aの電解コン
デンサ１のプラス側に接続する導体部分と直流マイナス
配線バー11bの電解コンデンサ１のマイナス側に接続す
る導体部分との間でも同様の作用によって配線インダク
タンスを小さくする。従って全体的に、万遍なく配線イ
ンダクタンスを小さくできるものである。

また、前述した第４図の回路における第２の電流の流
れでは、第２図に一点鎖線の矢印で示すように電流が流
れる。従って、図より明らかなように、直流プラス配線
バー10aとこれに接近して配置された交流配線バー12aと
に流れる電流の向きは逆方向となり、これら各配線に流
れる電流によって生ずる発生磁束が互いに打ち消し合う
（キャンセルする）ように作用し、配線インダクタンス
を小さくする。

これとともに、直流プラス配線バー10bと、交流配線
バー12bとの間でも同様の作用によって配線インダクタ
ンスを小さくする。従って全体的に、万遍なく配線イン
ダクタンスを小さくできるものである。

さらに、前述した第４図の回路における第３の電流の
流れは、第３図に一点鎖線の矢印で示すように電流が流
れる。従って、図より明らかなように、直流マイナス配
線バー11aとこれに接近して配置された交流配線バー12a
とに流れる電流の向きは逆方向となり、これら各配線に
流れる電流によって生ずる発生磁束が互いに打ち消し合
う（キャンセルする）ように作用し、配線インダクタン
スを小さくする。

これとともに、直流プラス配線バー10bと、交流配線
バー12bとの間でも同様の作用によって、配線インダク
タンスを小さくする。従って全体的に、万遍なく配線イ
ンダクタンスを小さくできるものである。

なお、本発明は、上述の実施例に限定されるものでは
なく、単相用のインバータにも利用できることは勿論、
インバータを構成する素子を増加し、またインバータの
容量を増加してもこれに利用できるものである。

また、本発明の構成によれば、配線各部の構造上の共
通化を図るようにできるものである。

H.発明の効果以上詳述したように、本発明のインバータの素子配列
によれば、トランジスタに逆並列に帰還ダイオードを接
続して成るインバータの素子複数のうち、一相分に対応
する一対の素子を一組とし、一相分の一組の素子それぞ
れを、その一対の素子が所定間隔離れるように配置し、
一対の素子の一方の素子のエミッタ側の端子と、他方の
素子のコレクタ側の端子とを、導体板で接続し、一方の
素子の空いているコレクタ側の端子と、コンデンサをプ
ラス側端子部分とを、直流プラス配線バーで接続し、直
流プラス配線バーに沿うよう接近配置した交流配線バー
によって、導体板と、負荷との間を接続し、交流配線バ
ーに沿うよう接近配置した直流マイナス配線バーによっ
て、他方の素子の空いているエミッタ側の端子と、コン
デンサのマイナス側端子部分とを接続するように構成し
たので、インバータの動作モードの全ての場合におい
て、隣接する配線バー相互に逆方向に流れる電流により
生ずる磁界が互いに打ち消すようになって、配線インダ
クタンスを小さくするものであり、各配線バーは極力相
沿うよう接近して配置してあるので、全体を万遍なく配
線インダクタンスが小さくなるようにできるという効果
がある。

また、配線インダクタンスを小さくできるので、ター
ンオフ時の再印加電圧を抑制するために別途設けるサー
ジ吸収回路のコンデンサ容量を最小にでき、インバータ
のスイッチングロスを減少させ、装置の効率を上げるこ
とができるという効果がある。

【図面の簡単な説明】

第１図乃至第３図はそれぞれ本発明のインバータの素子
配列の一例を示す構成図、第４図は従来のインバータの
配線の一例の要部を示す回路図、第５図乃至第７図はそ
の素子配列の構成図である。１……電解コンデンサ、２……負荷、３……配線バー、
８……素子、９……導体板、10……直流プラス配線バ
ー、11……直流マイナス配線バー、12……交流配線バ
ー。

Claims

(57)【特許請求の範囲】

【請求項１】トランジスタに逆並列に帰還ダイオードを
接続して成るインバータの素子（８）を千鳥状に複数配
置し、その素子（８）複数のうち、一相分に対応する一
対の前記素子（８），（８）を一組とし、当該一相分の一組の素子（８），（８）それぞれを、前
記一対の素子（８），（８）が所定間隔離れるように配
置するとともに、前記一対の素子（８），（８）の一方の前記素子（８）
のエミッタ側の端子（Ｅ）と、他方の前記素子（８）の
コレクタ側の端子（Ｃ）とが一直線上に並ぶように配置
して前記両端子を導体板（９）で接続し、前記一方の素子（８）の空いているコレクタ側の端子
（Ｃ）と、コンデンサ（１）のプラス側端子部分とを、
直流プラス配線バー（10）で接続し、当該直流プラス配
線バー（10）に沿うよう接近配置した交流配線バー（1
2）によって、前記導体板（９）と、負荷（２）との間
を接続し、当該交流配線バー（12）に沿うよう接近配置
するとともに、その交流配線バー（12）を前記直流プラ
ス配線バー（10）と直流マイナス配線バー（11）で挟持
するよう配置し、当該直流マイナス配線バー（11）によ
って、前記他方の素子（８）の空いているエミッタ側の
端子（Ｅ）と、前記コンデンサ（１）のマイナス側端子
部分とを接続するように構成したことを特徴とするイン
バータの素子配列。