JP2552007B2 - 電流ミラー回路 - Google Patents
電流ミラー回路Info
- Publication number
- JP2552007B2 JP2552007B2 JP1276927A JP27692789A JP2552007B2 JP 2552007 B2 JP2552007 B2 JP 2552007B2 JP 1276927 A JP1276927 A JP 1276927A JP 27692789 A JP27692789 A JP 27692789A JP 2552007 B2 JP2552007 B2 JP 2552007B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- transistor
- collector
- pnp
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000003321 amplification Effects 0.000 description 15
- 238000003199 nucleic acid amplification method Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 239000002131 composite material Substances 0.000 description 4
- 230000014509 gene expression Effects 0.000 description 3
- 230000003503 early effect Effects 0.000 description 2
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電流ミラー回路に関し、特に入出力間の電流
比の精度を改善した複合電流ミラー回路に関する。
比の精度を改善した複合電流ミラー回路に関する。
従来の電流ミラー回路の一例を第４図に示す。第４図
において、pnp型トランジスタ7,8のエミッタを互いに接
続し、その共通点が電流供給源１に接続され、pnp型ト
ランジスタ７のベースとコレクタとをショートした交点
の一つは電流入力端子２へ、もう一つはpnp型トランジ
スタ８のベースに接続されている。またpnp型トランジ
スタ８のコレクタは、電流出力端子３へ接続されてい
る。
において、pnp型トランジスタ7,8のエミッタを互いに接
続し、その共通点が電流供給源１に接続され、pnp型ト
ランジスタ７のベースとコレクタとをショートした交点
の一つは電流入力端子２へ、もう一つはpnp型トランジ
スタ８のベースに接続されている。またpnp型トランジ
スタ８のコレクタは、電流出力端子３へ接続されてい
る。
ここで、pnp型トランジスタ7,8のエミッタ電流をI
E7-4,IE8-4,ベース電流をIB7-4,IB8-4と定義する。さら
に、pnp型トランジスタ7,8の電流増幅率hFE7-4,hFE8-4
が等しいとすると、次式となる。
E7-4,IE8-4,ベース電流をIB7-4,IB8-4と定義する。さら
に、pnp型トランジスタ7,8の電流増幅率hFE7-4,hFE8-4
が等しいとすると、次式となる。
IE7-4＝IE8-4 …（１） IB7-4＝IB8-4 …（２） hFE7-4＝hFE8-4 …（３） 電流入力端子2,電流出力端子３に流れる電流を各々I
2-4,I3-4と定義する。
2-4,I3-4と定義する。
I2-4＝IE7-4＋IB7-4 …（４） I3-4＝IE8-4−IB8-4 …（５） 前記（１），（２）式より、前記（５）式は、次式と
なる。
なる。
I3-4＝IE7-4−IB7-4 …（６） ここで、pnp型トランジスタ７のベース電流IB7-4は、
次のように表わせる。
次のように表わせる。
通常、hFE7-4＞＞１であるので、前記（７）式よりわ
かる様に、pnp型トランジスタ７のベース電流IB7-4は無
視することができる。故に前記（４），（６）式は、次
式となる。
かる様に、pnp型トランジスタ７のベース電流IB7-4は無
視することができる。故に前記（４），（６）式は、次
式となる。
I2-4≒I3-4 …（８） 即ち、入出力電流が等しくなる。
従来の電流ミラー回路のもう一例を第５図に示す。第
５図において、pnp型トランジスタ7,8のエミッタを互い
に接続し、その共通点が電流供給源１に接続され、この
トランジスタ7,8の互いのベースにpnp型トランジスタ14
のエミッタが接続されている。pnp型トランジスタ14の
ベースとpnp型トランジスタ７のコレクタは、互いに電
流入力端子２へ接続されている。PnP型トランジスタ８
のコレクタは電流出力端子３へ接続され、pnp型トラン
ジスタ14のコレクタは接地されている。
５図において、pnp型トランジスタ7,8のエミッタを互い
に接続し、その共通点が電流供給源１に接続され、この
トランジスタ7,8の互いのベースにpnp型トランジスタ14
のエミッタが接続されている。pnp型トランジスタ14の
ベースとpnp型トランジスタ７のコレクタは、互いに電
流入力端子２へ接続されている。PnP型トランジスタ８
のコレクタは電流出力端子３へ接続され、pnp型トラン
ジスタ14のコレクタは接地されている。
ここで、pnp型トランジスタ7,8のエミッタ電流をI
E7-5,IE8-5、ベース電流をIB7-5,IB8-5と定義する。さ
らにpnp型トランジスタ7,8の電流増幅率hFE7-5,hFE8-5
が等しいとすると、次式となる。
E7-5,IE8-5、ベース電流をIB7-5,IB8-5と定義する。さ
らにpnp型トランジスタ7,8の電流増幅率hFE7-5,hFE8-5
が等しいとすると、次式となる。
IE7-5＝IE8-5 …（９） IB7-5＝IB8-5 …（10） hFE7-5＝hFE8-5 …（11） 電流入力端子2,電流出力端子３に流れる電流を各々I
2-5,I3-5,pnp型トランジスタ14の電流増幅率をhFE14-5
と定義する。
2-5,I3-5,pnp型トランジスタ14の電流増幅率をhFE14-5
と定義する。
前記（10）式より、前記（12）式は、次式となる。
I3-5＝IE8-5−IB8-5 …（14） 前記（９），（10）式より、前記（14）式は、次式と
なる。
なる。
I3-5＝IE7-5−IB7-5 …（15） ここで、pnp型トランジスタ７のベース電流IB7-5は、
次のように表わせる。
次のように表わせる。
通常、hFE7-5＞＞１であるので、前記（16）式よりわ
かる様に、pnp型トランジスタ７のベース電流IB7-5は無
視することができる。故に、前記（13），（15）式か
ら、次式となる。
かる様に、pnp型トランジスタ７のベース電流IB7-5は無
視することができる。故に、前記（13），（15）式か
ら、次式となる。
I2-5≒I3-5 …（17） 即ち、入出力電流が、従来例の第４図と同様に等しく
なる。
なる。
前述した従来の電流ミラー回路の一例を示す第４図
は、pnp型トランジスタ7,8のベース電流、電流増幅率h
FEの低下により無視できない時、前記（３），（５）式
よりわかる様に、電流入力端子２および電流出力端子３
に流れる電流I2-4,I3-4は等しくならず、次式のよう
に、誤差が生じるという欠点がある。
は、pnp型トランジスタ7,8のベース電流、電流増幅率h
FEの低下により無視できない時、前記（３），（５）式
よりわかる様に、電流入力端子２および電流出力端子３
に流れる電流I2-4,I3-4は等しくならず、次式のよう
に、誤差が生じるという欠点がある。
I2-4−I3-4＝2IB7-4 …（18） 次に、前述した従来の電流ミラー回路のもう一例を示
す第５図は、第４図の欠点があるpnp型トランジスタ7,8
のベース電流が、pnp型トランジスタ14により吸収され
る。前記（13），（15）式より、次式となる。
す第５図は、第４図の欠点があるpnp型トランジスタ7,8
のベース電流が、pnp型トランジスタ14により吸収され
る。前記（13），（15）式より、次式となる。
前記（18）式，（19）式の誤差を比較すると、前記
（19）式の方が、 となっている。この結果〔hFE14-5＞＞１〕なので、ベ
ース電流の影響は軽減されている。
（19）式の方が、 となっている。この結果〔hFE14-5＞＞１〕なので、ベ
ース電流の影響は軽減されている。
しかし、電流出力端子３の電位が通常電流入力端子２
の電位と同一にならないので、pnp型トランジスタ7,8の
コレクタ・エミッタ間電圧VCE7-5,VCE8-5がそれぞれ異
なる。この結果、アーリー効果により、同一のトランジ
スタのベース・エミッタ間電圧VBEに対し、コレクタ電
流が異なる。
の電位と同一にならないので、pnp型トランジスタ7,8の
コレクタ・エミッタ間電圧VCE7-5,VCE8-5がそれぞれ異
なる。この結果、アーリー効果により、同一のトランジ
スタのベース・エミッタ間電圧VBEに対し、コレクタ電
流が異なる。
また、電流出力端子３には、通常負荷回路が接続さ
れ、電流入力端子２に流れる交流電流や負荷の状態によ
っては、出力端子３の電位が交流的に変動する場合が多
いので、厳密にトランジスタのコレクタ・エミッタ間電
圧VCEを合わせて、電流比の精度を確保することは難し
いという欠点がある。
れ、電流入力端子２に流れる交流電流や負荷の状態によ
っては、出力端子３の電位が交流的に変動する場合が多
いので、厳密にトランジスタのコレクタ・エミッタ間電
圧VCEを合わせて、電流比の精度を確保することは難し
いという欠点がある。
本発明の目的は、前記欠点が解決され、入力電流と出
力電流とが常に等しくなるように、特にベース電流に影
響されず、高精度を保つようにした電流ミラー回路を提
供することにある。
力電流とが常に等しくなるように、特にベース電流に影
響されず、高精度を保つようにした電流ミラー回路を提
供することにある。
本発明の電流ミラー回路の構成は、ベースおよびエミ
ッタを各々互いに接続して、その共通エミッタを電流供
給源とした第１のトランジスタおよび第２のトランジス
タと、前記共通ベースに共通端子を接続してなる電流ミ
ラー回路本体と、前記電流ミラー回路本体の入力端子に
コレクタを出力端子にベースを接続した第３のトランジ
スタとを備え、前記第１のトランジスタのコレクタと前
記第３のトランジスタのエミッタとの接続点を電流入力
端子とし、前記第２のトランジスタのコレクタと前記第
３のトランジスタのベースとの接続点を電流出力端子と
したことを特徴とする。
ッタを各々互いに接続して、その共通エミッタを電流供
給源とした第１のトランジスタおよび第２のトランジス
タと、前記共通ベースに共通端子を接続してなる電流ミ
ラー回路本体と、前記電流ミラー回路本体の入力端子に
コレクタを出力端子にベースを接続した第３のトランジ
スタとを備え、前記第１のトランジスタのコレクタと前
記第３のトランジスタのエミッタとの接続点を電流入力
端子とし、前記第２のトランジスタのコレクタと前記第
３のトランジスタのベースとの接続点を電流出力端子と
したことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の電流ミラー回路を示す回
路図第２図・第３図は第１図の具体例を示す回路図であ
る。
路図第２図・第３図は第１図の具体例を示す回路図であ
る。
第１図において、本実施例の複合電流ミラー回路は、
pnp型トランジスタ7,8のベースが共通で、そこから電流
ミラー回路本体17の共通端子４に接続され、pnp型トラ
ンジスタ7,8のエミッタを互いに接続した交点が、電流
供給源１へ接続されている。電流ミラー回路本体17の入
力端子５は、npn型トランジスタ９のコレクタへ接続さ
れ、電流ミラー回路本体17の出力端子６は、npn型トラ
ンジスタ９のベースとpnp型トランジスタ８のコレクタ
とに接続して、その交点から電流出力端子３へ接続され
ている。npn型トランジスタ９のエミッタは、pnp型トラ
ンジスタ７のコレクタに接続して、この交点から電流入
力端子２へ接続されている。pnp型トランジスタ7,8のエ
ミッタ電流を各々IE7-1,IE8-1、ベース電流を各々
IB7-1,IB8-1,npn型トランジスタ９のコレクタおよびエ
ミッタ電流をIC9-1,IE9-1、pnp型トランジスタ7,8を電
流増幅率をhFE7-1,hFE8-1,npn型トランジスタ９の電流
増幅率をhFE9-1,電流ミラー回路本体17の入力端子5,出
力端子６に流れる電流を各々I5-1,I6-1,電流入力端子2,
電流出力端子３に流れる電流を各々I2-1,I3-1と定義す
る。
pnp型トランジスタ7,8のベースが共通で、そこから電流
ミラー回路本体17の共通端子４に接続され、pnp型トラ
ンジスタ7,8のエミッタを互いに接続した交点が、電流
供給源１へ接続されている。電流ミラー回路本体17の入
力端子５は、npn型トランジスタ９のコレクタへ接続さ
れ、電流ミラー回路本体17の出力端子６は、npn型トラ
ンジスタ９のベースとpnp型トランジスタ８のコレクタ
とに接続して、その交点から電流出力端子３へ接続され
ている。npn型トランジスタ９のエミッタは、pnp型トラ
ンジスタ７のコレクタに接続して、この交点から電流入
力端子２へ接続されている。pnp型トランジスタ7,8のエ
ミッタ電流を各々IE7-1,IE8-1、ベース電流を各々
IB7-1,IB8-1,npn型トランジスタ９のコレクタおよびエ
ミッタ電流をIC9-1,IE9-1、pnp型トランジスタ7,8を電
流増幅率をhFE7-1,hFE8-1,npn型トランジスタ９の電流
増幅率をhFE9-1,電流ミラー回路本体17の入力端子5,出
力端子６に流れる電流を各々I5-1,I6-1,電流入力端子2,
電流出力端子３に流れる電流を各々I2-1,I3-1と定義す
る。
ここで、電流供給源１から一定の電流が供給され、か
つpnp型トランジスタ7,8の電流増幅率が等しく、電流ミ
ラー回路本体17の入力端子５と出力端子６とに流れる電
流比を1:1とすると、次式が得られる。
つpnp型トランジスタ7,8の電流増幅率が等しく、電流ミ
ラー回路本体17の入力端子５と出力端子６とに流れる電
流比を1:1とすると、次式が得られる。
IE7-1＝IE8-1 …（20） IB7-1＝IB8-1 …（21） hFE7-1＝hFE8-1 …（22） I5-1＝I-6-1 …（23） ここで、電流ミラー回路17の共通端子４に流れる電流
をI4-1とすると、次式が得られる。
をI4-1とすると、次式が得られる。
I4-1＝IB7-1＋IB8-1 …（24） 前記（21）より、前記（24）式は、次式となる。
I4-1＝2IB7-1 …（25） npn型トランジスタ９のコレクタ電流IC9-1は、次式と
なる。
なる。
前記（25）式より、前記（26）式は、次式となる。
IC9-1＝IB7-1 …（27） pnp型トランジスタ７のコレクタ電流IC7-1、npn型ト
ランジスタ９のエミッタ電流をIE9-1とすると、次式が
得られる。
ランジスタ９のエミッタ電流をIE9-1とすると、次式が
得られる。
IC7-1＝IE7-1−IB7-1 …（28） 前記（27）式より、前記（29）式は、次式となる。
また、電流入力端子２に流れる電流I2-1は、次式とな
る。
る。
I2-1＝IC7-1＋IE9-1 …（31） 前記（28），（30）式より、前記（31）式は、次式と
なる。
なる。
一方、電流出力端子３に流れる電流I3-1は、次式とな
る。
る。
I3-1＝2IE7-1−I2-1 …（33） 前記（32）式より、前記（33）式は、次式となる。
さらに、電流入力端子２と電流出力端子３に流れる電
流差は、前記（32），（34）式より、次式となる。
流差は、前記（32），（34）式より、次式となる。
〔hFE9-1＞＞１〕であることより、従来例の第５図で
述べたように、ベース電流の影響を軽減する効果があ
る。また,pnp型トランジスタ7,8のコレクタ・エミッタ
間電圧をVCE7-1,VCE8-1、nPn型トランジスタ９のベース
・エミッタ間をVBE9-1とすると、次式が成り立つ。
述べたように、ベース電流の影響を軽減する効果があ
る。また,pnp型トランジスタ7,8のコレクタ・エミッタ
間電圧をVCE7-1,VCE8-1、nPn型トランジスタ９のベース
・エミッタ間をVBE9-1とすると、次式が成り立つ。
VCE7-1＝VCE8-1＋VBE9-1 …（36） すなわち、入力電流または負荷状態によって、出力端
子電位が変動しても、VCE7-1とVCE8-1との間の関係を一
定に保たせる効果がある。
子電位が変動しても、VCE7-1とVCE8-1との間の関係を一
定に保たせる効果がある。
次に、実際電流ミラー回路17の電流比が正確には1:1
でない場合について、以下の２つの具体例により説明す
る。
でない場合について、以下の２つの具体例により説明す
る。
第１図の複合電流ミラー回路の一具体例である第２図
の回路は、pnp型トランジスタ7,8のベースが共通で、そ
こからpnp型トランジスタ10,11のエミッタが互いに接続
され、pnp型トランジスタ７のエミッタは、抵抗15を介
して、電流供給源１へ、またpnp型トランジスタ８のエ
ミッタは、抵抗16を介して、電流供給源１へ接続されて
いる。pnp型トランジスタ10のコレクタとベースがショ
ート、その交点の一つはpnp型トランジスタ11のベース
へ、もう一つはnpn型トランジスタ９のコレクタへ接続
され、同トランジスタ９のエミッタはpnp型トランジス
タ７のコレクタと電流入力端子２に接続し、そこから電
流源18が接続されている。またnpn型トランジスタ９の
ベースはpnp型トランジスタ8,11の各々のコレクタと電
流出力端子３とに接続し、そこから負荷回路19が接続さ
れている。
の回路は、pnp型トランジスタ7,8のベースが共通で、そ
こからpnp型トランジスタ10,11のエミッタが互いに接続
され、pnp型トランジスタ７のエミッタは、抵抗15を介
して、電流供給源１へ、またpnp型トランジスタ８のエ
ミッタは、抵抗16を介して、電流供給源１へ接続されて
いる。pnp型トランジスタ10のコレクタとベースがショ
ート、その交点の一つはpnp型トランジスタ11のベース
へ、もう一つはnpn型トランジスタ９のコレクタへ接続
され、同トランジスタ９のエミッタはpnp型トランジス
タ７のコレクタと電流入力端子２に接続し、そこから電
流源18が接続されている。またnpn型トランジスタ９の
ベースはpnp型トランジスタ8,11の各々のコレクタと電
流出力端子３とに接続し、そこから負荷回路19が接続さ
れている。
ここで、pnp型トランジスタ7,8のエミッタ電流を各々
IE7-2,IE8-2,ベース電流を各々IB7-2,IB8-2,npn型トラ
ンジスタ９のコレクタおよびエミッタ電流をIC9-2,I
E9-2、pnp型トランジスタ7,8,10,11の電流増幅率をh
FE7-2,hFE8-2,hFE10-2,hFE11-2,npn型トランジスタ９の
電流増幅率をhFE9-2,電流入力端子2,電流出力端子３に
流れる電流を各々I2-2,I3-2と定義する。ここで電流供
給源１から一定の電流が供給される。かつpnp型トラン
ジスタ7,8の電流増幅率が互いに等しく、またpnp型トラ
ンジスタ10,11の電流増幅率も互いに等しいとすると、
次式が得られる。
IE7-2,IE8-2,ベース電流を各々IB7-2,IB8-2,npn型トラ
ンジスタ９のコレクタおよびエミッタ電流をIC9-2,I
E9-2、pnp型トランジスタ7,8,10,11の電流増幅率をh
FE7-2,hFE8-2,hFE10-2,hFE11-2,npn型トランジスタ９の
電流増幅率をhFE9-2,電流入力端子2,電流出力端子３に
流れる電流を各々I2-2,I3-2と定義する。ここで電流供
給源１から一定の電流が供給される。かつpnp型トラン
ジスタ7,8の電流増幅率が互いに等しく、またpnp型トラ
ンジスタ10,11の電流増幅率も互いに等しいとすると、
次式が得られる。
IE7-2＝IE8-2 …（37） IB7-2＝IB8-2 …（38） hFE7-2＝hFE8-2 …（39） hFE10-2＝hFE11-2 …（40） pnp型トランジスタ10,11のエミッタ電流をIE10-2,I
E11-2とすると、次式が得られる。
E11-2とすると、次式が得られる。
IE10-2＝IE11-2 …（41） pnp型トランジスタ7,8のベース電流の和は、pnp型ト
ランジスタ10,11で構成される電流ミラー回路に流れ込
む電流と等しい。
ランジスタ10,11で構成される電流ミラー回路に流れ込
む電流と等しい。
IB7-2＋IB8-2＝IE10-2＋IE11-2 …（42） 前記（37），（41）式より前記（42）式は、次式とな
る。
る。
IE10-2＝IB7-2 …（43） pnp型トランジスタ10,11のコレクタ電流IC10-2,I
C11-2、ベース電流IB10-2,IB11-2とすると、次式が得ら
れる。
C11-2、ベース電流IB10-2,IB11-2とすると、次式が得ら
れる。
IE10-2＝hFE10-2IB10-2＋IB10-2 …（44） IE11-2＝hFE11-2IB11-2＋IB11-2 …（45） 前記（40），（41），（44），（45）式から、次の関
係が成り立つ。
係が成り立つ。
IB10-2＝IB11-2 …（46） 前記（44）式より,pnp型トランジスタ10のベース電流
は、次式となる。
は、次式となる。
pnp型トランジスタ10のコレクタ電流は、次式とな
る。
る。
IC10-2＝hFE10-2IB10-2 …（48） 前記（47）式より、前記（48）式は、次式となる。
npn型トランジスタ９のコレクタ電流は、次式とな
る。
る。
IC9-2＝IC10-2＋2IB10-2 …（50） 前記（47），（49）式より、前記（50）式は、次式と
なる。
なる。
npn型トランジスタ９のエミッタ電流は、次式とな
る。
る。
前記（43），（51）式より、前記（52）式は、次式と
なる。
なる。
pnp型トランジスタ７のコレクタ電流は、次式とな
る。
る。
IC7-2＝IC7-2−IB7-2 …（54） また、電流入力端子２に流れる電流は、次式となる。
I2-2＝IC7-2＋IE9-2 …（55） 前記（53），（54）式より、前記（55）式は、次式と
なる。
なる。
一方、電流出力端子３に流れる電流は、次式となる。
I3-2＝2IE7-2−I2-2 …（57） 前記（56）式より、前記（57）式は、次式となる。
電流入力端子２と電流出力端子３とに流れる電流差
は、前記（56），（58）式より、次式となる。
は、前記（56），（58）式より、次式となる。
〔hFE10-2＞＞１〕であることより、従来例の第５図
で述べたように、ベース電流の影響を軽減する効果があ
る。また、pnp型トランジスタ7,8のコレクタ・エミッタ
間電圧をVCE7-2,VCE8-2npn型トランジスタ９のベース・
エミッタ間をVBE9-2とすると、次式が成り立つ。
で述べたように、ベース電流の影響を軽減する効果があ
る。また、pnp型トランジスタ7,8のコレクタ・エミッタ
間電圧をVCE7-2,VCE8-2npn型トランジスタ９のベース・
エミッタ間をVBE9-2とすると、次式が成り立つ。
VCE7-2＝VCE8-2＋VBE9-2 …（60） 第１図で説明したことと同様の効果がある。
次に第１図の複合電流ミラー回路の別の具体例である
第３図の回路は、pnp型トランジスタ7,8に流れるエミッ
タ電流比を1:2とし、第２図の破線で囲ってある電流ミ
ラー回路をpnp型マルチコレクタトランジスタ12に置換
した場合である。pnp型トランジスタ7,8のベースを互い
に接続した交点に、pnp型マルチ・コレクタ・トランジ
スタ12のエミッタが接続されている。pnp型マルチ・コ
レクタ・トランジスタ12の１つのコレクタとベースは共
通接続され、さらにnpn型トランジスタ９のコレクタに
接続されている。pnp型マルチ・コレクタ・トランジス
タ12の残りの２つのコレクタと、npn型トランジスタ９
のベースとpnp型トランジスタ８のコレクタは互いに接
続され、その交点から電流出力端子３へ接続されてい
る。pnp型トランジスタ７のコレクタはダイオード13の
アノードへ、ダイオード13のカソードはnpn型トランジ
スタ９のエミッタと電流入力端子２とへ接続されてい
る。
第３図の回路は、pnp型トランジスタ7,8に流れるエミッ
タ電流比を1:2とし、第２図の破線で囲ってある電流ミ
ラー回路をpnp型マルチコレクタトランジスタ12に置換
した場合である。pnp型トランジスタ7,8のベースを互い
に接続した交点に、pnp型マルチ・コレクタ・トランジ
スタ12のエミッタが接続されている。pnp型マルチ・コ
レクタ・トランジスタ12の１つのコレクタとベースは共
通接続され、さらにnpn型トランジスタ９のコレクタに
接続されている。pnp型マルチ・コレクタ・トランジス
タ12の残りの２つのコレクタと、npn型トランジスタ９
のベースとpnp型トランジスタ８のコレクタは互いに接
続され、その交点から電流出力端子３へ接続されてい
る。pnp型トランジスタ７のコレクタはダイオード13の
アノードへ、ダイオード13のカソードはnpn型トランジ
スタ９のエミッタと電流入力端子２とへ接続されてい
る。
pnp型トランジスタ7,8のエミッタ電流を各々IE7-3,I
E8-3、ベース電流を各々IB7-3,IB8-3、npn型トランジス
タ９のコレクタ及びエミッタ電流をIC9-3,IE9-3、pnp型
トランジスタ7,8の電流増幅率hFE7-3,hFE8-3、npn型ト
ランジスタ９の電流増幅率をhFE9-3、電流入力端子2,電
流出力端子３に流れる電流を各々I2-3,I3-3と定義す
る。ここで、pnp型トランジスタ7,8のエミッタ面積比を
1:2、抵抗15,16の抵抗比を2:1、pnp型マルチ・コレクタ
・トランジスタ12のコレクタ面積比を1:1:1、pnp型トラ
ンジスタ7,8の電流増幅率が互いに等しいとすると、次
式が成り立つ。
E8-3、ベース電流を各々IB7-3,IB8-3、npn型トランジス
タ９のコレクタ及びエミッタ電流をIC9-3,IE9-3、pnp型
トランジスタ7,8の電流増幅率hFE7-3,hFE8-3、npn型ト
ランジスタ９の電流増幅率をhFE9-3、電流入力端子2,電
流出力端子３に流れる電流を各々I2-3,I3-3と定義す
る。ここで、pnp型トランジスタ7,8のエミッタ面積比を
1:2、抵抗15,16の抵抗比を2:1、pnp型マルチ・コレクタ
・トランジスタ12のコレクタ面積比を1:1:1、pnp型トラ
ンジスタ7,8の電流増幅率が互いに等しいとすると、次
式が成り立つ。
hFE7-3＝hFE8-3 …（63） 本例の回路を、第２図と同様に計算すれば、次式が得
られる。
られる。
I2-3＝（IE7-3−IB7-3）＋IE9-3 …（65） 前記（64）式より、前記（65）式、次式となる。
本構成におけるI2-3とI3-3の関係は、前記（66），
（67）式より、次式となる。
（67）式より、次式となる。
よって、第１図と同様に、〔hFE12-3＞＞１〕である
ので、ベース電流の影響が軽減されている。また、pnp
型トランジスタ7,8のコレクタ・エミッタ間電圧をV
CE7-3,VCE8-3、ダイオード13の発生電圧をVD13、npn型
トランジスタのベース・エミッタ間電圧をVBE9-3とする
と、次式が得られる。
ので、ベース電流の影響が軽減されている。また、pnp
型トランジスタ7,8のコレクタ・エミッタ間電圧をV
CE7-3,VCE8-3、ダイオード13の発生電圧をVD13、npn型
トランジスタのベース・エミッタ間電圧をVBE9-3とする
と、次式が得られる。
VD13≒VBE9-3 …（69） VCE7-3＋VD13＝VCE8-3＋VBE9-3 …（70） 前記（69）式より前記（70）式は、次の関係が成り立
つ。
つ。
VCE7-3≒VCE8-3 …（71） 即ち、アーリー効果による影響も小さくなり、入力電
流または負荷状態によって、出力端子電位が変動して
も、VCE7-3とVCE8-3との間の関係を一定に保もつことが
できる。
流または負荷状態によって、出力端子電位が変動して
も、VCE7-3とVCE8-3との間の関係を一定に保もつことが
できる。
以上詳細に説明したように、本発明は、電流増幅率h
FEの低下に対するベース電流の補償ができ、また互いに
対応するトランジスタのコレクタ・エミッタ間電圧VCE
のバランスを常にとることができるので、入力電流、負
荷回路、電源電圧などにより、電圧VCEのバランスがず
れて電流比の誤差を生じることを防ぐという効果があ
る。
FEの低下に対するベース電流の補償ができ、また互いに
対応するトランジスタのコレクタ・エミッタ間電圧VCE
のバランスを常にとることができるので、入力電流、負
荷回路、電源電圧などにより、電圧VCEのバランスがず
れて電流比の誤差を生じることを防ぐという効果があ
る。
第１図は本発明の実施例の電流ミラー回路を示す回路
図、第２図は第１図の一具体例を示す回路図、第３図は
第１図の他の具体例を示す回路図、第４図および第５図
はいずれも従来の電流ミラー回路を示す回路図である。 １……電流供給源、２……電流入力端子、３……電流出
力端子、４……共通端子、５……入力端子、６……出力
端子、7,8,10,11,14……pnp型トランジスタ、９……npn
型トランジスタ、12……pnp型マルチ・コレクタ・トラ
ンジスタ、13……ダイオード、15,16……抵抗、17……
電流ミラー回路本体、18……電流源、19……負荷回路。
図、第２図は第１図の一具体例を示す回路図、第３図は
第１図の他の具体例を示す回路図、第４図および第５図
はいずれも従来の電流ミラー回路を示す回路図である。 １……電流供給源、２……電流入力端子、３……電流出
力端子、４……共通端子、５……入力端子、６……出力
端子、7,8,10,11,14……pnp型トランジスタ、９……npn
型トランジスタ、12……pnp型マルチ・コレクタ・トラ
ンジスタ、13……ダイオード、15,16……抵抗、17……
電流ミラー回路本体、18……電流源、19……負荷回路。
Claims (1)
- 【請求項１】ベースおよびエミッタを各々互いに接続し
て、その共通エミッタを電流供給源とした第１のトラン
ジスタおよび第２のトランジスタと、前記共通ベースに
共通端子を接続してなる電流ミラー回路本体と、前記電
流ミラー回路本体の入力端子にコレクタを出力端子にベ
ースを接続した第３のトランジスタとを備え、前記第１
のトランジスタのコレクタと前記第３のトランジスタの
エミッタとの接続点を電流入力端子とし、前記第２のト
ランジスタのコレクタと前記第３のトランジスタのベー
スとの接続点を電流出力端子としたことを特徴とする電
流ミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1276927A JP2552007B2 (ja) | 1989-10-23 | 1989-10-23 | 電流ミラー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1276927A JP2552007B2 (ja) | 1989-10-23 | 1989-10-23 | 電流ミラー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03136507A JPH03136507A (ja) | 1991-06-11 |
| JP2552007B2 true JP2552007B2 (ja) | 1996-11-06 |
Family
ID=17576341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1276927A Expired - Fee Related JP2552007B2 (ja) | 1989-10-23 | 1989-10-23 | 電流ミラー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2552007B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58202609A (ja) * | 1982-05-21 | 1983-11-25 | Toshiba Corp | カレントミラ−回路 |
| JPS594305A (ja) * | 1982-06-30 | 1984-01-11 | Toshiba Corp | カレントミラ−回路 |
-
1989
- 1989-10-23 JP JP1276927A patent/JP2552007B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03136507A (ja) | 1991-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2552007B2 (ja) | 電流ミラー回路 | |
| JPH0450765B2 (ja) | ||
| JPS6252486B2 (ja) | ||
| JPH0643951A (ja) | 電流制限回路 | |
| JP2716219B2 (ja) | 電流ミラー回路 | |
| JPH05343933A (ja) | 電圧電流変換回路 | |
| JPH02139608A (ja) | 定電流回路起動装置 | |
| JP2647725B2 (ja) | 電圧比較器 | |
| JP2578790B2 (ja) | 保護回路 | |
| JPH0151207B2 (ja) | ||
| JP2596151B2 (ja) | 電圧比較器 | |
| JPS634962B2 (ja) | ||
| JPH07112137B2 (ja) | ベース電流補償回路 | |
| JPS63291106A (ja) | 定電圧回路 | |
| JPH0514075A (ja) | 差動増幅回路 | |
| KR830001932B1 (ko) | 증폭회로 | |
| JP2789926B2 (ja) | 全波整流回路 | |
| JPH024503Y2 (ja) | ||
| JP3484922B2 (ja) | アーリー効果補正回路 | |
| JPH10161757A (ja) | シリーズパス・レギュレータ回路 | |
| JPH0340507A (ja) | 出力回路 | |
| JPS6034284B2 (ja) | 増幅回路 | |
| JPH0582125U (ja) | カレントミラー回路 | |
| JPH05108182A (ja) | 電流ミラー回路 | |
| JPH0358603A (ja) | 利得制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |