JP2021531640A - 反転リードピンを有する電子デバイス - Google Patents

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Abstract

電子デバイス（３００Ａ）が、低電圧リードピン（３２８、３３０）に近接する電子デバイス（３００Ａ）のパッケージ（３０６）の外で生成される電界の強度を低減する。電子デバイス（３００Ａ）は、低電圧側（３０２）及び高電圧側（３０４）を含む。低電圧側（３０２）は、低電圧ダイ取り付けパッド（３１４）に取り付けられる低電圧ダイ（３１２）を含む。高電圧側（３０４）は、高電圧ダイ取り付けパッド（３１８）に取り付けられる高電圧ダイ（３１６）を含む。リードピン（３２８、３３０）は、それぞれ低及び高電圧取り付けパッド（３１４、３１８）に取り付けられ、電子デバイス（３００Ａ）のパッケージ（３０６）から反転方向に延在する。

Description

本願は、反転リードピンを有する電子デバイスに関する。
集積回路（ＩＣ）は、ＩＣパッケージリード又はリードピンへのＩＣのコンタクトパッド間の導電性接続を提供するための導電接続を必要とする。幾つかの応用例において、ＩＣは、低電圧ダイを有する低電圧側と、高電圧ダイを有する高電圧側とを含む。ＩＣに通電すると、低電圧側と高電圧側の両方のダイ取り付けパッド間のＩＣのパッケージ（内部電界）内部に電界が生成される。内部電界は、パッケージによって隔離され、ＩＣ上に無視できるほどの影響しか与えない。しかし、電界は、ＩＣの低電圧側のパッケージ（外部電界）の外に低電圧リードピンに向かって広がっている。外部電界は、ＩＣの低電圧側のリードピン間にアークを発生させる。アーク放電は、ＩＣが取り付けられる印刷回路基板上の低電圧リードピンと電気的終端との間にも発生し得る。アーク放電は最終的には、ＩＣを含む電子的構成要素の損傷につながる。
一例において、パッケージを含む電子デバイスについて記載する。このパッケージは、長手方向中心線と、長手方向中心線の一つの側の取り付け部と、長手方向中心線の反対側の非取り付け部とを有する。低電圧ダイ取り付けパッドが、パッケージの非取り付け部に埋め込まれ、長手方向中心線に向かって面する第１の側と、長手方向中心線から離れて面する第２の側とを含む。低電圧ダイ取り付けパッドの第１の側に、低電圧ダイが取り付けられる。反転された低電圧リードピンが、パッケージから取り付け部に向かい且つパッケージの非取り付け部から離れる方向に延在する。高電圧ダイ取り付けパッドが、パッケージの非取り付け部に埋め込まれ、長手方向中心線に向かって面する第１の側と、長手方向中心線から離れて面する第２の側とを含む。高電圧ダイ取り付けパッドの第１の側に高電圧ダイが取り付けられる。反転された高電圧リードピンが、パッケージから取り付け部に向かい且つパッケージの非取り付け部から離れる方向に延在する。
別の例において、パッケージを含む集積回路について記載する。パッケージは、パッケージの低電圧側から高電圧側まで延在する長手方向中心線を有する。パッケージは更に、長手方向中心線の一方の側に取り付け部を、長手方向中心線の反対側に非取り付け部を含む。低電圧ダイ取り付けパッドが、パッケージに埋め込まれ、パッケージの取り付け部に向かって長手方向中心線に向かって面する第１の側と、パッケージの非取り付け部に向かって長手方向中心線から離れて面する第２の側とを含む。また、低電圧ダイパッドは、パッケージの非取り付け部に向かって長手方向中心線から第１のオフセットで変位されている。低電圧ダイが、低電圧ダイ取り付けパッドの第１の側に取り付けられる。低電圧リードピンは、長手方向中心線から離れる方向で、第１のオフセットの方向とは反対に、パッケージから延在する。高電圧ダイ取り付けパッドが、パッケージに埋め込まれ、パッケージの取り付け部に向かって長手方向中心線に向かって面する第１の側と、パッケージの非取り付け部に向かって長手方向中心線から離れて面する第２の側とを含む。高電圧ダイパッドは、パッケージの非取り付け部に向かって長手方向中心線から第１のオフセットで変位される。高電圧ダイ取り付けパッドの第１の側に、高電圧ダイが取り付けられる。反転された高電圧リードピンが、長手方向中心線から離れる方向で、第１のオフセットの方向とは反対に、パッケージから延在する。
別の例において、或る方法が、低電圧ダイを低電圧ダイ取り付けパッドに、及び、高電圧ダイを高電圧ダイ取り付けパッドに取り付けることを含む。少なくとも一つの低電圧リードピンの第１の端部が、低電圧ダイ取り付けパッドに取り付けられ、少なくとも一つの高電圧リードピンの第１の端部が、高電圧ダイ取り付けパッドに取り付けられる。低電圧ダイと高電圧ダイは、集積回路のパッケージボディにおいて画定されるキャビティに置かれる。低電圧ダイ、高電圧ダイ、低電圧ダイ取り付けパッド、及び高電圧ダイ取り付けパッドは、集積回路のパッケージ内に封止され、ここで、低電圧ダイ取り付けパッド及び高電圧ダイ取り付けパッドは、集積回路のパッケージの長手方向中心線から、パッケージの非取り付け部に向かう方向に第１のオフセットで変位されている。パッケージの外に配置される少なくとも一つの低電圧リードピンの第２の端部と少なくとも一つの高電圧リードピンの第２の端部とが、パッケージの長手方向中心線から離れ且つ第１のオフセットの方向とは反対の方向に湾曲される。
例示の集積回路の頂部斜視図である。
一例の集積回路の端部図である。
図２Ａの例示の集積回路の端部図の赤外線画像である。
例示の電子デバイスの反転された端部図である。
図３Ａの例示の電子デバイスの反転されていない端部図である。
図３Ａの例示の電子デバイスの端部図の赤外線画像である。
図３Ａ及び図３Ｂの電子デバイスの製造の例示のプロセスである。
図１は、低電圧側１０２及び高電圧側１０４を含む、例示の集積回路（ＩＣ）１００の頂部斜視図である。このタイプのＩＣは、低電圧側１０２と高電圧側１０４との間の電位差によって、ＩＣ１００のパッケージ１０６の内外で生成される電界を受ける。具体的には、低電圧側は、低電圧ダイパッド１１０に取り付けられる一つ又はそれ以上の低電圧ダイ１０８と、低電圧ダイ取り付けパッド１１０から延在する低電圧リードピン１１２とを含む。同様に、高電圧側１０４は、高電圧ダイパッド１１６に取り付けられる一つ又はそれ以上の高電圧ダイ１１４と、高電圧リードピン１１８から延在する高電圧リードピン１１８とを含む。幾つかの例示のＩＣでは、高電圧側１０４は、印刷回路基板１２２（例えば変圧器）に取り付けられる、磁気材料からつくられる電力増強デバイス１２０を更に含み得る。電力増強デバイス１２０は、高電圧側１０４に供給される電力を増強するための磁場を生成する。電界は、これら２つの、互いに近接する低及び高電圧ダイパッド１１０、１１６間の電位差に起因して、低電圧ダイパッド１１０と高電圧ダイパッド１１６との間に生成される。電界は、低電圧リードピン１１２に高電圧ダイパッド１１６が近接していることに起因して、低電圧リードピン１１２に近接するパッケージ１０６の外に広がっている。低電圧リードピンに近接するパッケージ１０６の外で生成された電界は、ＩＣと、ＩＣが取り付けられる印刷回路基板（ＰＣＢ）との間で、又は、単に、近接する低電圧リードピン１１２間でアークを発生させる。アーク放電は、ＩＣ及び／又はＰＣＢを損傷させる。そのため、本明細書に記載されるのは、低電圧リードピンに近接する電子デバイスのパッケージの外で生成される電界の強度を減少させるか又は電界をなくす電子デバイス（例えば、集積回路）、及びその電子デバイスを作製する方法である。電子デバイスは、低電圧側と高電圧側を含む。低電圧側は、低電圧ダイ取り付けパッドに取り付けられる低電圧ダイを含む。同様に、高電圧側は、高電圧ダイ取り付けパッドに取り付けられる高電圧ダイを含む。リードピンが、低及び高電圧取り付けパッドの各々に取り付けられ、電子デバイスのパッケージから出て反転方向に延在する。言い換えると、電子デバイスは、高電圧ダイ取り付けパッドと低電圧リードピンとの間の距離が低電圧リードピンに近接するパッケージの外で電界が生成されないような反転構成を有する。すなわち、ダイ及びダイ取り付けパッドは従来の慣例とは逆に反転されてパッケージに埋め込まれる。更に、リードピンは、従来の慣例とは反対の電子デバイスの長手方向軸に対して垂直方向にパッケージの両側から延在する。図２Ａは、低電圧側２０２及び高電圧側２０４と、低電圧側２０２を高電圧側２０４から電気的に絶縁する成形化合物（例えばエポキシ化合物）からつくられるパッケージ２０６とを含む、図１に示されたＩＣに類似する例示の集積回路（ＩＣ）２００Ａの端部図である。パッケージ２０６は、低電圧側２０２から高電圧側２０４まで延在する長手方向中心線ＣＬ１を含む。長手方向中心線ＣＬ１は、パッケージ２０６の第１の（非取り付け）表面２０８と第２の（取り付け）表面２１０との間の両側矢印Ａによって示されるように、長手方向中心線ＣＬ１に垂直な方向でパッケージ２０６内の中央に配置される。パッケージ２０６の取り付け表面２１０は、ＩＣ２００ＡがＰＣＢに取り付けられるときＰＣＢに面するパッケージ２０６の側である。そのため、長手方向中心線ＣＬ１と非取り付け表面２０８との間のパッケージ２０６の部分が、パッケージ２０６の非取り付け部ＮＭＰである。同様に、長手方向中心線ＣＬ１と取り付け表面２１０との間のパッケージ２０６の部分が、パッケージ２０６の取り付け部ＭＰである。
低電圧側２０２は、低電圧ダイ取り付けパッド（ＤＡＰ）２１４に取り付けられる低電圧ダイ２１２を含む。同様に、高電圧側２０４は、高電圧ダイ取り付けパッド（ＤＡＰ）２１８に取り付けられる高電圧ダイ２１６を含む。低電圧ダイ２１２及び高電圧ダイ２１６はいずれも、その中に配置される電子デバイスを有する。低電圧ダイ２１２及び低電圧ＤＡＰ２１４は、パッケージ２０６によって高電圧ダイ２１６及び高電圧ＤＡＰ２１８から電気的に絶縁される。低電圧ＤＡＰ２１４及び高電圧ＤＡＰ２１８は、低電圧ダイ２１２及び高電圧ダイ２１６の両方がパッケージ２０６の長手方向中心線ＣＬ１に沿って中央に配置されるように、パッケージの取り付け部ＭＰに埋め込まれている。換言すれば、低電圧ダイ２１２と高電圧ダイ２１６の両方は、パッケージ２０６の非取り付け表面２０８と取り付け表面２１０との間の途中に配置される。ＩＣ２００Ａは更に、高電圧ＤＡＰ２１８に取り付けられる磁気材料（例えば、変圧器）からつくられる電力増強デバイス２２０を含み得る。電力増強デバイス２２０は、高電圧側２０４に供給される電力を増強するための磁場を生成する。ＩＣ２００Ａは更に、低電圧側２０２に低電圧リードピン２２２を、高電圧側２０４に高電圧リードピン２２４を含む。少なくとも一つの低電圧ピン２０２が、低電圧ＤＡＰ２１４に取り付けられ、低電圧ＤＡＰ２１４から延在しており、少なくとも一つの高電圧ピン２２４が、高電圧ＤＡＰ２１８に取り付けられ、高電圧ＤＡＰ２１８から延在する。低電圧リードピン２２２と高電圧リードピン２２４の両方は、それぞれパッケージ２０６に画定される出口開口２２６、２２８においてパッケージ２０６を出て、長手方向中心線ＣＬ１に沿ってパッケージ２０６の各側から外方に延在する。次いで、低電圧リードピン２２２及び高電圧リードピン２２４の両方が、パッケージ２０６の高電圧ＤＡＰ２１８及び第２表面２１０に向かう方向に湾曲する。低電圧及び高電圧リードピン２２２、２２４の両方の取り付け表面２３０が、所定の距離ｄ（例えば、０．３１４〜０．４１４ミクロン）だけ、パッケージ２０６の第２の表面２１０を越えて延在する。図２Ｂは、図２Ａに図示されたＩＣ２００Ａに類似する例示のＩＣ２００Ｂの端部図赤外線画像である。図２Ａの赤外線画像は、パッケージ２０６の内外に分散された電界の有無を示している。具体的には、パッケージ２０６の内側及び外側の点線の円２３２に囲まれた斜線のエリアが電界の存在を示す。上述したように、電界２３２は、ＩＣ２００Ａ、２００Ｂの起動及び／又は動作の間の低電圧側２０２と高電圧側２０４との間の電位差によって生成される。具体的には、起動の間、高電圧ＤＡＰ２１８上の電圧は約７，０００ボルトまで増大する可能性があり、これは低電圧側２０２を損傷させる可能性がある。パッケージ２０６内部の電界２３２Ａはパッケージ２０６によって絶縁されており、そのため、ＩＣ又は他の近くの電子的構成要素に与える影響は無視し得る。しかしながら、パッケージの外の電界２３２Ｂは低電圧リードピン２２２に近接して位置しており、これは、ＩＣと、ＩＣが取り付けられる印刷回路基板（ＰＣＢ）との間のアーク放電を引き起こし、それによってＩＣ及び／又はＰＣＢを損傷させる。電界２３２Ｂは、高電圧ＤＡＰ２１８に対する低電圧リードピン２２２の構成に起因して存在する。より具体的には、上述したように、低電圧リードピン２２２は高電圧ＤＡＰ２１８に向かう方向に湾曲する。そのため、高電圧ＤＡＰ２１８及び低電圧リードピン２２２はいずれも、長手方向中心線ＣＬ１の同じ側にある。そのため、高電圧ＤＡＰ２１８と低電圧リードピン２２２との間の距離Ｄｌは、パッケージ２０６の外で電界２３２Ｂを生成するのに充分に近い。電界２３２Ｂは、ＩＣとＩＣが取り付けられる印刷回路基板（ＰＣＢ）との間にアークを引き起こし、これは、ＩＣ及び／又はＰＣＢを損傷させる。図３Ａは反転端部図であり、図３Ｂは例示のＩＣ３００Ａの非反転端部図であり、全体的な電界を減少させ、強度を実質的に減少させるか、低電圧リードピンに近接するＩＣの外の電界を実質的になくすリードピン構成を有する。より具体的には、ＩＣ３００Ａの構成は、低電圧リードピンと高電圧ダイ取り付けパッドとの間の距離Ｄ２を増大させて、パッケージの外の電界が悪影響を与えないように実質的に減少されるか又はなくされるようにする。ＩＣ３００Ａは、低電圧側３０２、高電圧側３０４、及び、低電圧側３０２を高電圧側３０４から電気的に絶縁する成形化合物（例えば、エポキシ化合物）からつくられるパッケージ３０６を含む。パッケージ３０６は、低電圧側３０２から高電圧側３０４に延在する長手方向中心線ＣＬ２を含む。長手方向中心線ＣＬ２は、パッケージ３０６の第１の（非取り付け）表面３０８と第２（取り付け）表面３１０との間の両側矢印Ａによって示されるように、長手方向中心線ＣＬ２に垂直な方向でパッケージ３０６内の中央に配置される。パッケージ３０６の取り付け表面３１０は、ＩＣ３００ＡがＰＣＢに取り付けられるときＰＣＢに面するパッケージ３０６の側である。また、長手方向中心線ＣＬ２と非取り付け表面３０８との間のパッケージ３０６の部分が、パッケージ３０６の非取り付け部ＮＭＰである。同様に、長手方向中心線ＣＬ２と取り付け表面３１０との間のパッケージ３０６の部分が、パッケージ３０６の取り付け部ＭＰである。
低電圧側３０２は、低電圧ダイ取り付けパッド（ＤＡＰ）３１４に取り付けられる低電圧ダイ３１２を含む。具体的には、低電圧ダイ３１２は、長手中心線ＣＬ２に向かって、且つ、パッケージ３０６の取り付け部ＭＰに向かって（非取り付け部ＮＭＰから離れて）面する、低電圧ダイ取り付けパッド３１４の側（第１の側）に取り付けられる。低電圧ダイ取り付けパッド３１４の反対側（第２の側）は、長手方向中心線ＣＬ２から離れ、且つ、パッケージ３０６の取り付け部ＭＰから離れて（非取り付け部ＮＭＰに向かって）面する。同様に、高電圧側３０４は、高電圧ダイ取り付けパッド（ＤＡＰ）３１８に取り付けられる高電圧ダイ３１６を含む。具体的には、高電圧ダイ３１６は、長手方向中心線ＣＬ２に向かって、且つ、パッケージ３０６の取り付け部ＭＰに向かって（非取り付け部ＮＭＰから離れて）面する、高電圧ダイ取り付けパッド３１８の側（第１の側）に取り付けられる。高電圧ダイ取り付けパッド３１８の反対側（第２の側）は、長手方向中心線ＣＬ２から離れて、且つ、パッケージ３０６の取り付け部ＭＰから離れて（非取り付け部ＮＭＰに向かって）面する。低電圧ダイ３１２及び高電圧ダイ３１６の双方は、内部に配置される電子デバイスを有する。低電圧ダイ３１２及び低電圧ＤＡＰ３１４は、パッケージ３０６によって高電圧ダイ３１６及び高電圧ＤＡＰ３１８から電気的に絶縁される。低電圧ＤＡＰ３１４及び高電圧ＤＡＰ３１８は、パッケージ３０６の非取り付け部ＮＭＰに埋め込まれ、低電圧ダイ３１２及び高電圧ダイ３１６の両方がパッケージ３０６の長手方向中心線ＣＬ２に沿って中央に配置されるように、長手方向中心線ＣＬ２から第１のオフセットＯＳ１で変位される。換言すれば、低電圧ダイ３１２と高電圧ダイ３１６の両方は、パッケージ３０６の非取り付け表面３０８と取り付け表面３１０との間の途中に配置される。この構成は、低高電圧ＤＡＰ２１４、２１８がパッケージ２０６の取り付け部ＭＰに埋め込まれている図２Ａに示すＩＣ２００Ａの構成とは対照的である。この例示のＩＣ３００Ａでは、ＩＣ３００Ａが電力増強デバイスを含み、電力増強デバイスは、高電圧ＤＡＰ３１８に取り付けられる磁気材料３２０の第１の層と、磁気材料３２０の第１の層上に配置される印刷回路基板３２２と、磁気材料３２４（例えば、変圧器）の第２の層とで構成される。電力増強デバイスは、高電圧側３０４に供給された電力を増強（例えば、増大）するために磁場を生成する。電力増強デバイスは高電圧ＤＡＰ３１８の拡張部分３２６の第１の側に取り付けられ得、ここで、拡張部分３２６は、パッケージ３０６の非取り付け部分ＮＭＰに埋め込まれており、第１の側が長手方向中心線ＣＬ２に面する。拡張部分３２６は、拡張された部分が長手方向中心線ＣＬ２から第２のオフセットＯＳ２で変位され、ＰＣＢ３２２がパッケージ３０６の長手方向中心線ＣＬ２に沿って中央に配置されるように、パッケージ３０６の非取り付け部分ＮＭＰに埋め込まれる。ＩＣ３００Ａは更に、低電圧側３０２に低電圧リードピン３２８を、高電圧側３０４に高電圧リードピン３３０を含む。少なくとも一つの低電圧リードピン３２８の第１の端部３３２が、低電圧ＤＡＰ３１４に取り付けられ、低電圧ＤＡＰ３１４から延在しており、少なくとも一つの高電圧リードピン３３０の第１の端部３３４が、高電圧ＤＡＰ３１８に取り付けられ、高電圧ＤＡＰ３１８から延在する。低電圧ＤＡＰ３１４と高電圧リードピン３３０両方の第１の端部３３２、３３４は、パッケージ３０６内の中心線ＣＬ２に沿って封止される。低電圧リードピン３２８及び高電圧リードピン３３０はいずれも、パッケージ３０６の長手方向中心線ＣＬ２に沿ってパッケージ３０６の各側にそれぞれ画定される出口開口３３６、３３８においてパッケージ３０６を出る。低電圧リードピン３２８の第２の端部３４０と高電圧リードピン３３０の第２の端部３４２とが、長手方向中心線ＣＬ２に沿ってパッケージ３０６の各側から外方に延在する。低電圧リードピン３２８の第２の端部３４０及び高電圧リードピン３３０の第２の端部３４２は、パッケージ３０６の非取り付け部ＮＭＰから離れ、従って高電圧ＤＡＰ３１８から離れる方向に遷移する（例えば、湾曲する、曲がる等）。低電圧リードピン３２８及び高電圧リードピン３３０の両方の取り付け表面３４４が、所定の距離（例えば、０．３１４〜０．４１４ミクロン）だけ、パッケージ３０６の第２の表面３１０を越えて延在する。図３Ｂに示すように、集積回路３００Ａは反転された構成を有する。ＩＣ３００Ａが取り付けのためにフリップされると、低電圧ダイ３１２及び高電圧ダイ３１６は、低電圧ＤＡＰ３１４及び高電圧ＤＡＰ３１８に対して反転される。言い換えれば、低電圧ダイ及び高電圧ダイ３１６は、図２Ａに示す実施例のＩＣ２００Ａと比較して、それぞれ低電圧ＤＡＰ３１４及び高電圧ＤＡＰ３１８の反対側に取り付けられる。そのため、低電圧ダイ３１２及び高電圧ダイ３１６は、ＩＣ３００ＡがＰＣＢに取り付けられるときに逆さまに取り付けられる。しかし、上下逆の取り付けは、ＩＣ３００Ａ、低電圧ダイ３１２、高電圧ダイ３１６、又はダイ３１２、３１６内部の電子デバイスの動作又は性能に影響を及ぼさない。反転された構成は、本明細書に記載されるように、パッケージ３０６の外の電界の低減又は除去を容易にする。
図３Ｃは、図３Ａに示される例示のＩＣ３００Ａに類似する例示のＩＣ３００Ｂの端部図赤外線画像である。図３Ａの赤外線画像は、パッケージ３０６の内部に分散された電界の有無を示している。具体的には、パッケージ３０６の内部の点線の円３４６に囲まれた影付きのエリアが電界の存在を示す。上述したように、電界３４６は、低電圧側３０２と高電圧側３０４との間の電位差によって生成される。パッケージ３０６内部の電界３４６Ａはパッケージ３０６によって絶縁されており、そのため、ＩＣ又は他の近くの電子的構成要素に与える影響は無視し得る。しかし、図２Ａ及び図２Ｂに示すパッケージ２０６の外にあった電界２３２Ｂは、図３Ｃに示す例示のＩＣ３００Ｂにもはや存在しない。換言すれば、電界は、もはや、低電圧リードピン３２８に近接するパッケージ３０６の外には存在しない。パッケージ外の電界３４６Ｂは、高電圧ＤＡＰ３１８に対する低電圧リードピン３２８の構成に起因して、もはや存在しない。より具体的には、上述したように、低電圧リードピン３２８は、高電圧ＤＡＰ３１８から離れて、且つ、パッケージ３０６の第１の表面３０８に向かう方向に遷移する（例えば、湾曲する、曲がる等）。そのため、高電圧ＤＡＰ３１８は、低電圧リードピン３２８とは長手方向中心線ＣＬ２の反対側にあり、これは、図２Ａ及び図２Ｂに示す例示のＩＣ２００Ａ、２００Ｂとは対照的である。そのため、高電圧ＤＡＰ３１８と低電圧リードピン３２８との間の距離Ｄ２が、上述した高電圧ＤＡＰ２１８と低電圧リードピン２２２との間の距離Ｄｌよりも大きくなる。その結果、電界の強度が低減されて、集積回路３００Ａ、３００Ｂに悪影響を及ぼさないか、又は電界がなくされる。
図４は、図３Ａの電子デバイスを製造する例示のプロセス４００である。４０２において、低電圧ダイ及び高電圧ダイ（例えば、低電圧ダイ３１２及び高電圧ダイ３１６）が、それぞれ、低電圧及び高電圧ダイ取り付けパッドに取り付けられる。４０４において、少なくとも一つの低電圧リードピン（例えば、低電圧リードピン３２８）の第１の端部と、少なくとも一つの高電圧リードピン（例えば、高電圧リードピン３３０）の第１の端部とが、それぞれ、低電圧及び高電圧ＤＡＰに取り付けられる。４０６において、低電圧ダイ及び高電圧ダイは、電子デバイス（例えば、ＩＣ３００Ａ）のパッケージのボディにおいて画定されるキャビティに配置される。４０８において、低電圧ダイ、高電圧ダイ、低電圧ダイ取り付けパッド、及び高電圧ダイ取り付けパッドは、集積回路のパッケージ内に封止される。この封止には、封止材料が、低及び高電圧ダイ取り付けパッド、低及び高電圧ダイ、並びに、少なくとも一つの低電圧リードピンの第１の端部及び少なくとも一つの高電圧リードピンの第１の端部を囲む封止材料をボディのキャビティに注入することが含まれる。封止は、封止材料を硬化させることを更に含む。４１０において、パッケージの外に配置された少なくとも一つの低電圧リードピンの第２の端部と少なくとも一つの高電圧リードピンの第２の端部とが、パッケージの長手方向中心線から離れ且つ第１のオフセットの方向とは反対の方向に湾曲される（例えば、曲げられる、湾曲される、角度付けられる等）ように操作される。
本記載において、用語「上にある（overlay）」、「重なる（overlaying）」、「下に置く（underlay）」、及び「下にある」（及びその派生物）は、選択された向きの２つの近接する表面の相対的な位置を示す。また、本記載において、用語「頂部」及び「底部」は、選択された向きにおいて対向する表面を示す。同様に、用語「上側」及び「下側」は、選択された向きにおける相対的な位置を示す。たとえ本記載を通して用いられる例が一つの選択された向きを示す場合であっても、その選択された向きは任意であり、本記載の範囲内で他の向きも可能である（例えば、上下逆さにする、９０度回転させるなど）。また、本記載において、用語「〜に基づく」は少なくとも部分的に基づくことを意味する。
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

Claims (20)

  1. 電子デバイスであって、
    長手方向中心線を有するパッケージであって、前記長手方向中心線の一方の側の取り付け部、及び前記長手方向中心線の反対側の非取り付け部を有する、前記パッケージ、
    前記パッケージの非取り付け部に埋め込まれる低電圧ダイ取り付けパッドであって、前記長手方向中心線に向かって面する第１の側と前記長手方向中心線から離れて面する第２の側とを有する、前記低電圧ダイ取り付けパッド、
    前記低電圧ダイ取り付けパッドの前記第１の側に取り付けられる低電圧ダイ、
    前記取り付け部に向かい且つ前記パッケージの前記非取り付け部から離れる方向で、前記パッケージから延在する複数の反転された低電圧リードピン、
    前記パッケージの前記非取り付け部に埋め込まれる高電圧ダイ取り付けパッドであって、前記長手方向中心線に向って面する第１の側と前記長手方向中心線から離れて面する第２の側とを有する、前記高電圧ダイ取り付けパッド、
    前記高電圧ダイ取り付けパッドの前記第１の側に取り付けられる高電圧ダイ、及び
    前記取り付け部に向かい且つ前記パッケージの前記非取り付け部から離れる方向で、前記パッケージから延在する複数の反転された高電圧リードピン、
    を含む、電子デバイス。
  2. 請求項１に記載の電子デバイスであって、前記低電圧ダイ及び前記高電圧ダイが、前記パッケージの前記長手方向中心線上で中央に配置される、電子デバイス。
  3. 請求項２に記載の電子デバイスであって、前記複数の反転された低電圧リードピン及び前記複数の反転された高電圧リードピンが、前記パッケージの前記長手方向中心線に沿った前記パッケージにおいて画定される出口開口において前記パッケージを出る、電子デバイス。
  4. 請求項１に記載の電子デバイスであって、前記複数の低電圧リードピンのうちの少なくとも１つが、前記低電圧ダイ取り付けパッドに取り付けられ、前記複数の高電圧リードピンのうちの少なくとも１つが、前記高電圧ダイ取り付けパッドに取り付けられる、電子デバイス。
  5. 請求項１に記載の電子デバイスであって、前記複数の低電圧リードピンの取り付け表面及び前記複数の高電圧リードピンの取り付け表面が、所定の距離だけ前記パッケージの取り付け表面を越えて延在する、電子デバイス。
  6. 請求項１に記載の電子デバイスであって、前記高電圧ダイ取り付けパッドに取り付けられる電力増強デバイスを更に含み、前記電力増強デバイスが、前記高電圧ダイ取り付けパッドに供給される電力を増大させる、電子デバイス。
  7. 請求項６に記載の電子デバイスであって、前記電力増強デバイスが、前記高電圧ダイ取り付けパッドに供給される電力を増大させるために磁場を生成する磁気材料からつくられる、電子デバイス。
  8. 集積回路であって、
    パッケージであって、前記パッケージの低電圧側から高電圧側まで延在する長手方向中心線を有し、前記長手方向中心線の一方の側の取り付け部と、前記長手方向中心線の反対側の非取り付け部とを含む、前記パッケージ、
    前記パッケージに埋め込まれる低電圧ダイ取り付けパッドであって、前記パッケージの前記取り付け部に向かって前記長手方向中心線に向かって面する第１の側と、前記パッケージの前記非取り付け部に向かって前記長手方向中心線から離れて面する第２の側とを有する、前記低電圧ダイ取り付けパッドであって、前記パッケージの前記非取り付け部に向かって前記長手方向中心線から第１のオフセットで変位されている、前記低電圧ダイ取り付けパッド、
    前記低電圧ダイ取り付けパッドの前記第１の側に取り付けられる低電圧ダイ、
    前記長手方向中心線から離れる方向で且つ第１のオフセットの方向とは反対の方向で、前記パッケージから延在する複数の反転された低電圧リードピン、
    前記パッケージに埋め込まれる高電圧ダイ取り付けパッドであって、前記パッケージの前記取り付け部に向かって前記長手方向中心線に向かって面する前記第１の側と、前記パッケージの前記非取り付け部に向かって前記長手方向中心線から離れて面する第２の側とを有する高電圧ダイ取り付けパッドであって、前記パッケージの前記非取り付け部に向かって前記長手方向中心線から前記第１のオフセットで変位されている、前記高電圧ダイ取り付けパッド、
    前記高電圧ダイ取り付けパッドの前記第１の側に取り付けられる高電圧ダイ、及び
    前記長手方向中心線から離れ且つ前記第１のオフセットの方向とは反対の方向で、前記パッケージから延在する複数の反転された高電圧リードピン、
    を含む、集積回路。
  9. 請求項８に記載の集積回路であって、前記低電圧ダイ及び前記高電圧ダイが、前記パッケージの前記長手方向中心線上で中央に配置される、集積回路。
  10. 請求項９に記載の集積回路であって、前記複数の反転された低電圧リードピン及び前記複数の反転された高電圧リードピンが、前記パッケージの前記長手方向中心線に沿った前記パッケージにおいて画定される出口開口において前記パッケージを出る、集積回路。
  11. 請求項８に記載の集積回路であって、前記複数の低電圧リードピンのうちの少なくとも１つが前記低電圧ダイ取り付けパッドに取り付けられ、前記複数の高電圧リードピンのうちの少なくとも１つが前記高電圧ダイ取り付けパッドに取り付けられる、集積回路。
  12. 請求項８に記載の集積回路であって、前記複数の低電圧リードピンの取り付け表面及び前記複数の高電圧リードピンの取り付け表面が、所定の距離だけ前記パッケージの取り付け表面を越えて延在する、集積回路。
  13. 請求項８に記載の集積回路であって、前記高電圧側に供給される電力を増大させるための電力増強デバイスを更に含み、ここで、前記高電圧ダイ取り付けパッドが、前記パッケージの前記長手方向中心線から前記パッケージの前記非取り付け部分に向かって第２のオフセットで変位される、前記パッケージの前記非取り付け部分に埋め込まれる拡張部分を含んでおり、前記電力増強デバイスが前記高電圧ダイ取り付けパッドの前記拡張部分に取り付けられる、集積回路。
  14. 請求項１３に記載の集積回路であって、
    前記電力増強デバイスが、前記長手方向中心線に面する、前記高電圧ダイ取り付けパッドの前記拡張部分の一つの側に取り付けられる第１の磁気層、
    前記第１の磁気層に取り付けられる印刷回路基板、及び
    前記印刷回路基板に取り付けられる第２の磁気層、
    を含む、集積回路。
  15. 請求項１４に記載の集積回路であって、前記印刷回路基板が、前記パッケージの前記長手方向中心線に沿って中央に配置される、集積回路。
  16. 方法であって、
    低電圧ダイを低電圧ダイ取り付けパッドに、高電圧ダイを高電圧ダイ取り付けパッドに取り付けること、
    少なくとも一つの低電圧リードピンの第１の端部を前記低電圧ダイ取り付けパッドに取り付け、少なくとも一つの高電圧リードピンの第１の端部を高電圧ダイ取り付けパッドに取り付けること、
    前記低電圧ダイと前記高電圧ダイを集積回路のパッケージボディにおいて画定されるキャビティに置くこと、
    前記集積回路のパッケージにおいて、前記低電圧ダイ、前記高電圧ダイ、前記低電圧ダイ取り付けパッド、前記高電圧ダイ取り付けパッドを封止することであって、ここで、前記低電圧ダイ取り付けパッド及び前記高電圧ダイ取り付けパッドが、前記パッケージの非取り付け部に向かう方向で第１のオフセットで、前記集積回路のパッケージの長手方向の中心線から変位されること、及び
    前記パッケージの外に配置される前記少なくとも一つの低電圧リードピンの第２の端部と前記少なくとも一つの高電圧リードピンの第２の端部とを、前記パッケージの前記長手方向中心線から離れる且つ前記第１のオフセットの方向とは反対の方向に湾曲させること、
    を含む方法。
  17. 請求項１６に記載の方法であって、
    封止することが、前記ボディの前記キャビティに封止材料を注入することであって、前記封止材料が、前記低及び高電圧ダイ取り付けパッド、前記低及び高電圧ダイ、前記少なくとも一つの低電圧リードピンの第１の端部、及び、前記少なくとも一つの高電圧リードピンの第１の端部を囲む、前記封止材料を注入すること、及び
    前記封止材料を硬化すること、
    を含む、方法。
  18. 請求項１６に記載の方法であって、前記低電圧ダイ及び前記高電圧ダイが、前記パッケージの前記長手方向中心線に沿って中央に封止される、方法。
  19. 請求項１６に記載の方法であって、前記少なくとも一つの低電圧リードピンの前記第１の端部及び前記少なくとも一つの高電圧リードピンの前記第１の端部が、前記パッケージの前記長手方向中心線に沿って封止される、方法。
  20. 請求項１６に記載の方法であって、前記少なくとも一つの低電圧リードピンの第２の端部及び前記少なくとも一つの高電圧リードピンの第２の端部を湾曲させる前に、前記方法が、モールドから前記パッケージを除去することを更に含む、方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10714418B2 (en) * 2018-03-26 2020-07-14 Texas Instruments Incorporated Electronic device having inverted lead pins
US11329025B2 (en) * 2020-03-24 2022-05-10 Texas Instruments Incorporated Multi-chip package with reinforced isolation
EP3975226A1 (en) 2020-09-28 2022-03-30 Infineon Technologies Austria AG A semiconductor device module comprising vertical metallic contacts and a method for fabricating the same
US11817374B2 (en) 2021-04-14 2023-11-14 Texas Instruments Incorporated Electronic device with exposed tie bar
US20230282554A1 (en) * 2022-03-01 2023-09-07 Alpha And Omega Semiconductor International Lp Intelligent power module containing exposed surfaces of transistor die supporting elements

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010245188A (ja) * 2009-04-02 2010-10-28 Denso Corp 回路モジュール、その放熱構造、その製造方法
US20170179009A1 (en) * 2015-12-18 2017-06-22 Infineon Technologies Austria Ag Semiconductor devices with improved thermal and electrical performance

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5508556A (en) * 1994-09-02 1996-04-16 Motorola, Inc. Leaded semiconductor device having accessible power supply pad terminals
US6407333B1 (en) * 1997-11-04 2002-06-18 Texas Instruments Incorporated Wafer level packaging
JP4073559B2 (ja) * 1998-10-30 2008-04-09 三菱電機株式会社 半導体装置
US6319755B1 (en) * 1999-12-01 2001-11-20 Amkor Technology, Inc. Conductive strap attachment process that allows electrical connector between an integrated circuit die and leadframe
US6657298B1 (en) * 2001-07-18 2003-12-02 Amkor Technology, Inc. Integrated circuit chip package having an internal lead
TWI267958B (en) * 2002-11-21 2006-12-01 Siliconware Precision Industries Co Ltd Semiconductor package with stilts for supporting dice
TWI267959B (en) * 2002-11-27 2006-12-01 Siliconware Precision Industries Co Ltd Semiconductor package with chip-supporting member
US8022522B1 (en) * 2005-04-01 2011-09-20 Marvell International Ltd. Semiconductor package
US7821113B2 (en) * 2008-06-03 2010-10-26 Texas Instruments Incorporated Leadframe having delamination resistant die pad
US7812463B2 (en) * 2008-07-10 2010-10-12 National Semiconductor Corporation Packaging integrated circuits for high stress environments
KR101255946B1 (ko) * 2011-09-16 2013-04-23 삼성전기주식회사 전력 모듈 패키지
JP2014099547A (ja) * 2012-11-15 2014-05-29 Mitsubishi Electric Corp 電力半導体モジュールおよびその製造方法
US9620475B2 (en) * 2013-12-09 2017-04-11 Infineon Technologies Americas Corp Array based fabrication of power semiconductor package with integrated heat spreader
EP3128539B1 (en) * 2014-03-27 2020-01-08 Renesas Electronics Corporation Semiconductor device manufacturing method and semiconductor device
US9705174B2 (en) * 2014-04-09 2017-07-11 Texas Instruments Incorporated Dielectric waveguide having a core and cladding formed in a flexible multi-layer substrate
JP2016127162A (ja) 2015-01-05 2016-07-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
ITTO20150230A1 (it) * 2015-04-24 2016-10-24 St Microelectronics Srl Procedimento per produrre componenti elettronici, componente e prodotto informatico corrispondenti
US20180040487A1 (en) * 2015-07-02 2018-02-08 Renesas Electronics Corporation Manufacturing method of semiconductor device and semiconductor device
US10497506B2 (en) * 2015-12-18 2019-12-03 Texas Instruments Incorporated Methods and apparatus for isolation barrier with integrated magnetics for high power modules
US9620440B1 (en) 2016-02-25 2017-04-11 Texas Instruments Incorporated Power module packaging with dual side cooling
US9761536B1 (en) * 2016-04-20 2017-09-12 Texas Instruments Incorporated Angle referenced lead frame design
US10600727B2 (en) * 2016-10-16 2020-03-24 Alpha And Omega Semiconductor (Cayman) Ltd. Molded intelligent power module for motors
US9704789B1 (en) 2016-10-16 2017-07-11 Alpha And Omega Semiconductor (Cayman) Ltd. Molded intelligent power module
CN109891575B (zh) * 2016-10-18 2023-07-14 株式会社电装 电子装置及其制造方法
JP6373332B2 (ja) * 2016-11-24 2018-08-15 三菱電機株式会社 パワーモジュールの製造方法
JP6770452B2 (ja) * 2017-01-27 2020-10-14 ルネサスエレクトロニクス株式会社 半導体装置
JP6724851B2 (ja) * 2017-04-14 2020-07-15 株式会社デンソー 基材、それを用いたモールドパーケージ、基材の製造方法、およびモールドパッケージの製造方法
CN107808868B (zh) * 2017-10-13 2020-03-10 矽力杰半导体技术(杭州)有限公司 芯片封装结构及其制造方法
US10714418B2 (en) * 2018-03-26 2020-07-14 Texas Instruments Incorporated Electronic device having inverted lead pins
US11081428B2 (en) * 2019-08-10 2021-08-03 Texas Instruments Incorporated Electronic device with three dimensional thermal pad

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010245188A (ja) * 2009-04-02 2010-10-28 Denso Corp 回路モジュール、その放熱構造、その製造方法
US20170179009A1 (en) * 2015-12-18 2017-06-22 Infineon Technologies Austria Ag Semiconductor devices with improved thermal and electrical performance

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