JP2021086897A - 半導体装置 - Google Patents

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Abstract

【課題】クラックに起因する短絡を抑制することができる半導体装置を提供する。【解決手段】半導体装置は、配線基板と、半導体チップと、を有する。前記配線基板は、３つの配線層上の第１〜第３の導電体を有する。前記第１の導電体は、３つのビアの上に設けられている。前記第１〜第３の導電体は、前記配線基板の主面に平行な面内に設けられており、前記第２の導電体は、平面視で、前記第１の導電体よりも前記半導体チップの中心に近い位置に配置されており、前記第１の導電体と前記第２の導電体とは、平面視で、他の導電体を間に介在させることなく互いに隣り合っており、前記第３の導電体は、平面視で、前記第１の導電体及び前記第２の導電体から離れており、前記第１の導電体と前記第２の導電体との間の第１の距離は、前記第１の導電体と前記第３の導電体との間の第２の距離よりも大きい。【選択図】図４

Description

本開示は、半導体装置に関する。
配線基板上に半導体チップが、配線基板の上面と半導体チップの上面とを向い合せて実装されることがある。配線基板と半導体チップとの接続にはバンプが用いられる。配線基板の上面には、バンプの他に配線が形成されており、バンプと配線との間には絶縁層が設けられている。
特開２００６−１９６８６０号公報 特開２００８−２５１７０２号公報 特開２０１２−０６４９１１号公報 特開２０１５−０１２２３７号公報 特開２０１７−０１７２１５号公報 国際公開第２００９／０１３８２６号
実装プロセス中に絶縁層にクラックが発生し、バンプと配線との間で短絡が生じることがある。
本開示の目的は、クラックに起因する短絡を抑制することができる半導体装置を提供することにある。
本開示に係る半導体装置は、配線基板と、前記配線基板上に配置された半導体チップと、前記配線基板と前記半導体チップとの間に設けられ、前記配線基板と前記半導体チップとを接続する複数のバンプと、を有し、前記配線基板は、第１の配線を含む第１の配線層と、前記第１の配線層の上方に設けられ、第２の配線を含む第２の配線層と、前記第２の配線層の上方に設けられ、第３の配線を含む第３の配線層と、前記第３の配線層の上方に設けられた第１の導電体と、前記第３の配線層の上方に設けられ、前記第１の導電体から電気的に絶縁された第２の導電体と、前記第３の配線層の上方に設けられ、前記第１の導電体から電気的に絶縁された第３の導電体と、前記第１の配線と前記第２の配線とを接続する第１のビアと、前記第２の配線と前記第３の配線とを接続する第２のビアと、前記第３の配線と前記第１の導電体とを接続する第３のビアと、を有し、前記第１の導電体、前記第２の導電体及び前記第３の導電体は、前記配線基板の主面に平行な面内に設けられており、前記複数のバンプのうちの一つのバンプが前記第１の導電体上に設けられており、前記第２の導電体は、平面視で、前記第１の導電体よりも前記半導体チップの中心に近い位置に配置されており、前記第１の導電体と前記第２の導電体とは、平面視で、他の導電体を間に介在させることなく互いに隣り合っており、前記第３の導電体は、平面視で、前記第１の導電体及び前記第２の導電体から離れており、前記第１の導電体と前記第２の導電体との間の第１の距離は、前記第１の導電体と前記第３の導電体との間の第２の距離よりも大きい。
本開示によれば、クラックに起因する短絡を抑制することができる。
半導体装置の概要を示す平面図である。 半導体装置の概要を示す断面図である。 第１の実施形態における図１中の一部の領域を示す平面図である。 第１の実施形態における図１中の一部の領域を示す断面図である。 第１の実施形態の第１の変形例における図１中の一部の領域を示す平面図である。 第１の実施形態の第１の変形例における図１中の一部の領域を示す断面図である。 第１の実施形態の第２の変形例における図１中の一部の領域を示す断面図である。 第２の実施形態における図１中の一部の領域を示す平面図である。 第２の実施形態における図１中の一部の領域を示す断面図である。
以下、実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。また、本開示での配置の一致とは、厳密に、製造上のばらつきに起因して不一致となったものを排除するものではなく、製造上のばらつきで配置にずれが生じている場合でも、配置が一致しているものとみなすことができる。
（第１の実施形態）
まず、第１の実施形態について説明する。図１は、半導体装置の概要を示す平面図である。図２は、半導体装置の概要を示す断面図である。
図１及び図２に示すように、第１の実施形態に係る半導体装置１は、配線基板１００と、半導体チップ２００とを有する。配線基板１００は、第１の主面１００Ａと、第１の主面１００Ａとは反対側の第２の主面１００Ｂとを有する。第１の主面１００Ａに複数のパッド１２４Ｘ（図３及び図４参照）が形成され、第２の主面１００Ｂに複数のパッド（図示せず）が形成されている。半導体チップ２００は、第１の主面２００Ａと、第１の主面２００Ａとは反対側の第２の主面２００Ｂとを有する。第１の主面２００Ａに複数のパッド（図示せず）が形成されている。第１の主面１００Ａと第１の主面２００Ａとが対向している。第１の主面１００Ａに形成されたパッド１２４Ｘと、第１の主面２００Ａに形成されたパッドとが、バンプ３００を介して接続されている。第２の主面１００Ｂに形成されたパッドに外部接続端子４００が設けられる。このように、半導体装置１は、いわゆるフリップチップボールグリッドアレイ（flip chip ball grid array：ＦＣ−ＢＧＡ）構造を備える。なお、図２には、第１の主面１００Ａに平行な方向に９個のみのバンプ３００が図示されているが、より多数のバンプ３００が設けられる。
ここで、配線基板１００について詳細に説明する。図３は、第１の実施形態における図１中の一部の領域１０を示す平面図である。図３では、半導体チップ２００等を透視している。図４は、第１の実施形態における領域１０を示す断面図である。図４は、図３中のIV−IV線に沿った断面図に相当する。領域１０は、半導体チップ２００の外周領域２０１の一部を含む。例えば、半導体チップ２００の平面形状は矩形であり、外周領域２０１は、半導体チップ２００の縁を含む環状の領域である。例えば、外周領域２０１の幅は、半導体チップ２００の縁と半導体チップ２００の中心との間の距離の２５％である。
配線基板１００は、第１の絶縁層１１１と、第１の絶縁層１１１上の第２の絶縁層１１２と、第２の絶縁層１１２上の第３の絶縁層１１３と、第３の絶縁層１１３上の第４の絶縁層１１４とを有する。
第１の絶縁層１１１の表層部に、第１の配線層１２１が形成されている。第１の配線層１２１は、第１の配線１２１Ａを含む。
第２の絶縁層１１２に、第２の絶縁層１１２を貫通し、第１の配線層１２１に達する複数のビアホールが形成されており、各ビアホール内にビア１３１が形成されている。複数のビア１３１に、第１の配線１２１Ａに接続される第１のビア１３１Ａが含まれる。第２の絶縁層１１２上に、第２の配線層１２２が形成されている。第２の配線層１２２は、第１のビア１３１Ａに接続される第２の配線１２２Ａを含む。
第３の絶縁層１１３に、第３の絶縁層１１３を貫通し、第２の配線層１２２に達する複数のビアホールが形成されており、各ビアホール内にビア１３２が形成されている。複数のビア１３２に、第２の配線１２２Ａに接続される第２のビア１３２Ａが含まれる。第３の絶縁層１１３上に、第３の配線層１２３が形成されている。第３の配線層１２３は、第２のビア１３２Ａに接続される第３の配線１２３Ａを含む。
第４の絶縁層１１４に、第４の絶縁層１１４を貫通し、第３の配線層１２３に達する複数のビアホールが形成されており、各ビアホール内にビア１３３が形成されている。複数のビア１３３に、第３の配線１２３Ａに接続される第３のビア１３３Ａが含まれる。第４の絶縁層１１４上に、第４の配線層１２４が形成されている。第４の配線層１２４は、ビア１３３に個別に接続される複数のパッド１２４Ｘと、配線１２４Ｙとを含む。複数のパッド１２４Ｘ及び配線１２４Ｙは、第１の主面１００Ａに平行な面内に設けられている。配線１２４Ｙはべた状に形成され、べた状の配線１２４Ｙに、各ビア１３３に対応して設けられ、各ビア１３３を露出する開口部１５１が形成されている。開口部１５１の平面形状は円形である。パッド１２４Ｘは開口部１５１の内側に設けられている。開口部１５１及びパッド１２４Ｘは、平面視で格子状に配列している。パッド１２４Ｘの平面形状は円形であり、平面視で、開口部１５１の中心と、パッド１２４Ｘの中心とは一致している。
複数のパッド１２４Ｘに、第３のビア１３３Ａに接続される第１のパッド１２４Ａと、第３のビア１３３Ａとは別のビア１３３に接続される第２のパッド１２４Ｂとが含まれる。第１のパッド１２４Ａ及び第２のパッド１２４Ｂは、配線１２４Ｙから電気的に絶縁されている。第２のパッド１２４Ｂは、平面視で、第１のパッド１２４Ａと半導体チップ２００の中心との間で、半導体チップ２００の外周から中心の方向に伸びる直線上に配置されている。すなわち、第２のパッド１２４Ｂは、第１のパッド１２４Ａよりも半導体チップ２００の中心に近い位置に配置される。当該直線は、半導体チップ２００の中心を通ってもよいし、通らなくてもよい。第１のパッド１２４Ａと第２のパッド１２４Ｂとは隣り合っている。配線１２４Ｙには、第１のパッド１２４Ａの周囲の開口部１５１Ａと、第２のパッド１２４Ｂの周囲の開口部１５１Ｂとを繋ぐ開口部１５２が形成されている。
例えば、平面視で、第１のビア１３１Ａの中心と、第２のビア１３２Ａの中心と、第３のビア１３３Ａの中心とが互いに一致している。第１のビア１３１Ａと、第２のビア１３２Ａと、第３のビア１３３Ａとは、平面視で重なり合っている。
第４の配線層１２４上に、ソルダレジスト層１１５が設けられている。ソルダレジスト層１１５は、開口部１５１及び１５２内に入り込んでいる。第１のパッド１２４Ａと第２のパッド１２４Ｂとの間にはソルダレジスト層１１５のみが存在してもよい。ソルダレジスト層１１５には、パッド１２４Ｘを露出する開口部が形成されている。開口部を通じてパッド１２４Ｘ上にバンプ３００が設けられている。バンプ３００は、第１の主面１００Ａに形成されたパッド１２４Ｘと、第１の主面２００Ａに形成されたパッドとを接続する。バンプ３００は、平面視で格子状に配列している。第１の主面１００Ａと第１の主面２００Ａとの間の空間がアンダーフィル樹脂１１６により充填されている。
上記のように、配線１２４Ｙはべた状に形成されている。但し、第１のパッド１２４Ａと第２のパッド１２４Ｂとの間では、配線１２４Ｙに開口部が形成され、第１のパッド１２４Ａと第２のパッド１２４Ｂとは、平面視で、他の導電体を間に介在させることなく互いに隣り合っている。配線１２４Ｙは、平面視で、第１のパッド１２４Ａ及び第２のパッド１２４Ｂから離れて配置されている。
第１の実施形態において、第１のパッド１２４Ａと第２のパッド１２４Ｂとの間の第１の距離は、第１のパッド１２４Ａの第２のパッド１２４Ｂ側の端部と、第２のパッド１２４Ｂの第１のパッド１２４Ａ側の端部との間の距離に等しい。また、第１のパッド１２４Ａと配線１２４Ｙとの間の第２の距離は、開口部１５１の半径と第１のパッド１２４Ａの半径との差に等しい。従って、第１の距離は第２の距離より大きい。
半導体装置１の製造プロセスにおいては、例えば、アンダーフィル樹脂１１６が設けられた後に、外部接続端子４００を搭載するためのリフローが行われる。配線基板１００の熱膨張係数と半導体チップ２００の熱膨張係数との間には大きな相違がある。このため、リフロー時に、ソルダレジスト層１１５をパッド１２４Ｘから剥離する方向の引張応力が作用し、絶縁層であるソルダレジスト層１１５にクラックが発生することがある。また、リフロー時には、バンプ３００が溶融するとともに、バンプ３００が膨張する。このため、クラック内にバンプ３００の金属、例えばはんだが流れ込むことがある。従って、ソルダレジスト層１１５に発生したクラックが当該パッド１２４Ｘの周辺に設けられた他の導電体まで達すると、短絡が生じるおそれがある。
本願発明者は、上記のようにして発生するクラックについて詳細に検討を行った。この結果、上記のようなクラックは、主に、半導体チップ２００の外周領域２０１の下方で、互いに積層された３個以上のビアの上に形成されたパッドを起点にして生じやすいことが明らかになった。更に、クラックは、等方的に発生するのではなく、平面視で半導体チップ２００の中心に向かって発生することも明らかになった。
第１の実施形態では、上記のように、第１のパッド１２４Ａは、互いに重なり合った第１のビア１３１Ａ、第２のビア１３２Ａ及び第３のビア１３３Ａの上に形成されている。このため、第１のパッド１２４Ａを起点にして、平面視で半導体チップ２００の中心に向かってクラックが発生する可能性がある。第１の実施形態では、第１のパッド１２４Ａから視て半導体チップ２００の中心側で最近接の導電体は第２のパッド１２４Ｂであり、第２のパッド１２４Ｂは、第１のパッド１２４Ａの周辺の配線１２４Ｙよりも遠く離れている。このため、このようなクラックが発生するとしても、クラックが第１のパッド１２４Ａの周囲の導電体へ到達することを抑制することができる。従って、第１の実施形態によれば、ソルダレジスト層１１５のクラックに起因する短絡を抑制することができる。
（第１の実施形態の第１の変形例）
次に、第１の実施形態の第１の変形例について説明する。第１の変形例は、主に、ビアの配置の点で第１の実施形態と相違する。図５は、第１の実施形態の第１の変形例における領域１０を示す平面図である。図５では、半導体チップ２００等を透視している。図６は、第１の実施形態の第１の変形例における領域１０を示す断面図である。図６は、図５中のVI−VI線に沿った断面図に相当する。
第１の変形例では、図５及び図６に示すように、互いに重なり合った第１のビア１３１Ａ、第２のビア１３２Ａ及び第３のビア１３３Ａの組み合わせが、平面視で半導体チップ２００の外周から中心の方向に伸びる直線上に隣り合って２組配置されている。当該直線は、半導体チップ２００の中心を通ってもよいし、通らなくてもよい。各組み合わせにおいて、第３のビア１３３Ａ上に、第３のビア１３３Ａに接続される第１のパッド１２４Ａが設けられている。すなわち、平面視で、２つの第１のパッド１２４Ａの一方よりも他方が半導体チップ２００の中心に近い位置に配置され、他方の第１のパッド１２４Ａよりも第２のパッド１２４Ｂが半導体チップ２００の中心に近い位置に配置される。そして、一方の第１のパッド１２４Ａの周囲の開口部１５１Ａと、他方の第１のパッド１２４Ａの周囲の開口部１５１Ａとを繋ぐ開口部１５３が形成されている。ソルダレジスト層１１５は、開口部１５１及び１５２内だけでなく、開口部１５３内にも入り込んでいる。隣り合う２つの第１のパッド１２４Ａの間にはソルダレジスト層１１５のみが存在してもよい。
他の構成は第１の実施形態と同様である。
第１の変形例によっても第１の実施形態と同様の効果を得ることができる。
（第１の実施形態の第２の変形例）
次に、第１の実施形態の第２の変形例について説明する。第２の変形例は、主に、ビアの配置の点で第１の実施形態と相違する。図７は、第１の実施形態の第２の変形例における領域１０を示す断面図である。図７は、図３中のIV−IV線に沿った断面図に相当する。
第２の変形例では、図７に示すように、平面視で、第１のビア１３１Ａの中心と、第３のビア１３３Ａの中心とが互いに一致している。第１のビア１３１Ａと、第３のビア１３３Ａとは、平面視で重なり合っている。平面視で、第２のビア１３２Ａの中心は第１のビア１３１Ａの中心及び第３のビア１３３Ａの中心からずれている。第２のビア１３２Ａは、第１のビア１３１Ａ及び第３のビア１３３Ａと、平面視で重なり合う部分を有することが好ましい。
他の構成は第１の実施形態と同様である。
第２の変形例によっても第１の実施形態と同様の効果を得ることができる。また、第２の変形例では、リフロー時に作用する引張応力が第１の主面１００Ａに平行な面内で分散される。このため、クラックの発生を抑制することができる。
（第２の実施形態）
次に、第２の実施形態について説明する。第２の変形例は、主に、パッドを含む配線層の構成の点で第１の実施形態と相違する。図８は、第２の実施形態における領域１０を示す平面図である。図８では、半導体チップ２００等を透視している。図９は、第２の実施形態における領域１０を示す断面図である。図９は、図３中のIX−IX線に沿った断面図に相当する。
第２の実施形態では、図８及び図９に示すように、第４の配線層１２４が、べた状の配線１２４Ｙに代えて配線２２４Ｙ及び２２４Ｚを含む。例えば、配線２２４Ｙはパッド１２４Ｘに接続され、配線２２４Ｚはパッド１２４Ｘ及び配線２２４Ｙから電気的に絶縁されている。配線２２４Ｚは、平面視で第１のパッド１２４Ａと第２のパッド１２４Ｂとの間を横切る第１の部分２９１と、第１の部分２９１よりも第１のパッド１２４Ａに近く配置された第２の部分２９２とを含む。
第２の実施形態において、第１のパッド１２４Ａと第１の部分２９１との間の第３の距離は、第１のパッド１２４Ａと第２の部分２９２との間の第４の距離より大きい。すなわち、第１のパッド１２４Ａから視て半導体チップ２００の中心側で最近接の導電体は第１の部分２９１であり、第１の部分２９１は、第２の部分２９２よりも遠く離れている。このため、第１のパッド１２４Ａを起点にして、平面視で半導体チップ２００の中心に向かってクラックが発生するとしても、クラックが第１のパッド１２４Ａの周囲の導電体へ到達することを抑制することができる。従って、第２の実施形態によっても、ソルダレジスト層１１５のクラックに起因する短絡を抑制することができる。
図１に示す領域１０は平面形状が矩形の半導体チップ２００の角部に位置するが、上記実施形態や変形例におけるクラックの他の導電体への到達を抑制する構造は、半導体チップ２００の角部だけでなく、外周領域２０１の全体にわたって設けられていることが好ましい。
開口部１５１及びパッド１２４Ｘは、一例では平面視で格子状に配列しているが、格子点のすべてに配置されている必要はなく、開口部１５１及びパッド１２４Ｘが欠けた格子点があってもよい。
配線基板１００に含まれるビアとその上の配線とが一体的に形成されていてもよい。例えば、第１のビア１３１Ａと第２の配線１２２Ａとが一体的に形成されていてもよい。配線基板１００に含まれるビアがいわゆるコンフォーマルビアであってもよい。
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
１：半導体装置
１００：配線基板
１１５：ソルダレジスト層
１２１、１２２、１２３、１２４：配線層
１２１Ａ、１２２Ａ、１２３Ａ、１２４Ｙ、２２４Ｙ、２２４Ｚ：配線
１２４Ａ、１２４Ｂ、１２４Ｘ：パッド
１３１、１３１Ａ、１３２、１３２Ａ、１３３、１３３Ａ：ビア
２００：半導体チップ
２０１：外周領域
３００：バンプ
４００：外部接続端子

Claims (8)

  1. 配線基板と、
    前記配線基板上に配置された半導体チップと、
    前記配線基板と前記半導体チップとの間に設けられ、前記配線基板と前記半導体チップとを接続する複数のバンプと、
    を有し、
    前記配線基板は、
    第１の配線を含む第１の配線層と、
    前記第１の配線層の上方に設けられ、第２の配線を含む第２の配線層と、
    前記第２の配線層の上方に設けられ、第３の配線を含む第３の配線層と、
    前記第３の配線層の上方に設けられた第１の導電体と、
    前記第３の配線層の上方に設けられ、前記第１の導電体から電気的に絶縁された第２の導電体と、
    前記第３の配線層の上方に設けられ、前記第１の導電体から電気的に絶縁された第３の導電体と、
    前記第１の配線と前記第２の配線とを接続する第１のビアと、
    前記第２の配線と前記第３の配線とを接続する第２のビアと、
    前記第３の配線と前記第１の導電体とを接続する第３のビアと、
    を有し、
    前記第１の導電体、前記第２の導電体及び前記第３の導電体は、前記配線基板の主面に平行な面内に設けられており、
    前記複数のバンプのうちの一つのバンプが前記第１の導電体上に設けられており、
    前記第２の導電体は、平面視で、前記第１の導電体よりも前記半導体チップの中心に近い位置に配置されており、
    前記第１の導電体と前記第２の導電体とは、平面視で、他の導電体を間に介在させることなく互いに隣り合っており、
    前記第３の導電体は、平面視で、前記第１の導電体及び前記第２の導電体から離れており、
    前記第１の導電体と前記第２の導電体との間の第１の距離は、前記第１の導電体と前記第３の導電体との間の第２の距離よりも大きいことを特徴とする半導体装置。
  2. 前記第３の導電体は、前記第２の導電体から電気的に絶縁されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の導電体と前記第３の導電体とは、共通の導電膜に含まれることを特徴とする請求項１に記載の半導体装置。
  4. 前記第１の導電体は、前記半導体チップの外周領域の下方に配置されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記複数のバンプは、平面視で格子状に配列していることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 平面視で、前記第１のビアと、前記第２のビアと、前記第３のビアとが重なり合っていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 平面視で、前記第１のビア、前記第２のビア及び前記第３のビアとのうちの少なくとも一つのビアの中心が残りのビアの中心からずれていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記第１の導電体、前記第２の導電体及び前記第３の導電体上に形成された絶縁層を有することを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
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