JP2020077784A - セラミック電子部品およびセラミック電子部品の製造方法 - Google Patents

セラミック電子部品およびセラミック電子部品の製造方法 Download PDF

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Abstract

【課題】小型化したセラミック電子部品を提供する。【解決手段】セラミック電子部品（積層セラミックコンデンサ１０）は、長さ方向において相対する第１の端面１５ａおよび第２の端面１５ｂと、長さ方向と直交する幅方向において相対する第１の側面および第２の側面と、長さ方向および幅方向と直交する厚み方向において相対する第１の主面１６ａおよび第２の主面１６ｂとを有するセラミック素体１１と、少なくともセラミック素体１１の第１の端面１５ａの一部および第２の端面１５ｂの一部に設けられている外部電極１４ａ、１４ｂとを備える。外部電極１４ａ、１４ｂは、少なくともセラミック素体１１の第１の端面１５ａの一部および第２の端面１５ｂの一部に設けられた下地電極層１４１ａ、１４１ｂと、下地電極層上、および、下地電極層とは異なる領域上に設けられためっき層１４２ａ、１４２ｂ、１４３ａ、１４３ｂとを備える。【選択図】図２

Description

本発明は、セラミック電子部品およびその製造方法に関する。
従来、セラミック電子部品の１つとして、誘電体層と内部電極とが交互に積層されたセラミック素体と、セラミック素体の対向する一対の端面に設けられた一対の外部電極とを備えた積層セラミックコンデンサが知られている。セラミック素体は、長さ方向において相対する第１の端面および第２の端面と、長さ方向と直交する幅方向において相対する第１の側面および第２の側面と、長さ方向および幅方向と直交する厚み方向において相対する第１の主面および第２の主面とを有する。
また、はんだ実装を容易にするために、外部電極にめっきが施された積層セラミックコンデンサも知られている。
そのような積層セラミックコンデンサの１つとして、特許文献１には、Ｃｕなどからなる下地電極層の上にＮｉめっき層が形成され、さらにその上にＳｎめっき層が形成された積層セラミックコンデンサが記載されている。
特開２００３−２４３２４９号公報
しかしながら、特許文献１に記載の積層セラミックコンデンサでは、外部電極が設けられている全領域に下地電極層が形成されているため、外部電極の厚みが全体に渡って厚くなり、積層セラミックコンデンサが大型化する。
本発明は、上記課題を解決するものであり、小型化することができるセラミック電子部品、およびそのようなセラミック電子部品の製造方法を提供することを目的とする。
本発明のセラミック電子部品は、
長さ方向において相対する第１の端面および第２の端面と、前記長さ方向と直交する幅方向において相対する第１の側面および第２の側面と、前記長さ方向および前記幅方向と直交する厚み方向において相対する第１の主面および第２の主面とを有するセラミック素体と、
少なくとも前記セラミック素体の前記第１の端面の一部および前記第２の端面の一部に設けられている外部電極と、
を備え、
前記外部電極は、
少なくとも前記セラミック素体の前記第１の端面の一部および前記第２の端面の一部に設けられた下地電極層と、
前記下地電極層上、および、前記下地電極層とは異なる領域上に設けられためっき層と、
を備えることを特徴とする。
前記外部電極は、前記セラミック素体の前記第１の主面、前記第２の主面、前記第１の側面、および、前記第２の側面のうちの少なくとも１つの面の一部に設けられた金属含有層をさらに備え、
前記めっき層は、少なくとも前記下地電極層上、および、前記金属含有層上に設けられていてもよい。
前記金属含有層は、Ｐｄ、Ｔｉ、Ｃｕ、Ｎｉ、ＮｉＣｒ、および、ＮｉＣｕからなる群より選ばれる少なくとも１種を含んでいてもよい。
前記めっき層は、前記下地電極層と、前記セラミック素体の前記第１の主面、前記第２の主面、前記第１の側面、および、前記第２の側面のうちの少なくとも１つの面の一部とを覆っていてもよい。
前記セラミック素体の前記第１の主面、前記第２の主面、前記第１の側面、および、前記第２の側面のうちの少なくとも１つの面の一部は半導体領域であり、
前記めっき層は、前記下地電極層と前記半導体領域とを覆っていてもよい。
前記下地電極層は、前記セラミック素体の前記第１の端面および前記第２の端面から、前記第１の主面、前記第２の主面、前記第１の側面、および、前記第２の側面のうちの少なくとも１つの面に回り込んで設けられ、
前記めっき層は、少なくとも前記下地電極層を覆っており、
前記セラミック素体の前記第１の端面または前記第２の端面を基準としたときの、前記めっき層の前記長さ方向における回り込み量に対する前記下地電極層の前記長さ方向における回り込み量の割合は、０．５以下であってもよい。
前記めっき層は、Ｎｉめっき層と、前記Ｎｉめっき層の上に設けられたＳｎめっき層と、前記Ｎｉめっき層の下に設けられた補助めっき層とを含んでいてもよい。
前記セラミック電子部品は、積層セラミックコンデンサであってもよい。
本発明のセラミック電子部品の製造方法は、
長さ方向において相対する第１の端面および第２の端面と、前記長さ方向と直交する幅方向において相対する第１の側面および第２の側面と、前記長さ方向および前記幅方向と直交する厚み方向において相対する第１の主面および第２の主面とを有するセラミック素体を用意する工程と、
少なくとも前記セラミック素体の前記第１の端面の一部および前記第２の端面の一部に下地電極層を形成する工程と、
前記下地電極層上、および、前記下地電極層とは異なる領域上にめっき層を形成する工程と、
を備えることを特徴とする。
前記めっき層を形成する工程では、前記セラミック素体の前記第１の主面、前記第２の主面、前記第１の側面、および、前記第２の側面のうちの少なくとも１つの面の一部に、Ｐｄ、Ｔｉ、Ｃｕ、Ｎｉ、ＮｉＣｒ、および、ＮｉＣｕからなる群より選ばれる少なくとも１種を含む金属含有層を形成し、少なくとも前記下地電極層上、および、前記金属含有層上に前記めっき層を形成してもよい。
前記めっき層を形成する工程では、前記セラミック素体の前記第１の主面、前記第２の主面、前記第１の側面、および、前記第２の側面のうちの少なくとも１つの面の一部を半導体化し、前記下地電極層および前記半導体化した領域の上に前記めっき層を形成してもよい。
本発明のセラミック電子部品によれば、外部電極が設けられる領域の一部に下地電極層が設けられているので、外部電極の全領域に下地電極層が設けられた構成と比べて、外部電極の厚みを部分的に薄くすることができる。これにより、セラミック電子部品を小型化することができる。
また、本発明のセラミック電子部品の製造方法によれば、外部電極が設けられる領域の一部に下地電極層を設け、外部電極の厚みが部分的に薄く、小型化したセラミック電子部品を製造することができる。
第１の実施形態における積層セラミックコンデンサを模式的に示す斜視図である。 図１に示す積層セラミックコンデンサのＩＩ−ＩＩ線に沿った模式的断面図である。 図１に示す積層セラミックコンデンサのＩＩＩ−ＩＩＩ線に沿った模式的断面図である。 金属含有層が下地電極層を覆うように設けられた構成の第２の外部電極の拡大断面図である。 金属含有層が下地電極層の内側にも設けられた構成の第２の外部電極の拡大断面図である。 第１の実施形態の変形例における積層セラミックコンデンサの模式的断面図である。 第２の実施形態における積層セラミックコンデンサの模式的断面図である。 第２の実施形態の変形例における積層セラミックコンデンサの模式的断面図である。 第１の実施形態における積層セラミックコンデンサに、補助めっき層を追加した構成を有する第３の実施形態における積層セラミックコンデンサの模式的断面図である。 第２の実施形態における積層セラミックコンデンサに、補助めっき層を追加した構成を有する積層セラミックコンデンサの模式的断面図である。 第１の外部電極が第１の端面の全体と、第１の主面および第２の主面の一部とに設けられ、第２の外部電極が第２の端面の全体と、第１の主面および第２の主面の一部とに設けられている積層セラミックコンデンサを示す側面図である。 第１の外部電極が第１の端面の全体と、第１の主面の一部とに設けられ、第２の外部電極が第２の端面の全体と、第１の主面の一部とに設けられている積層セラミックコンデンサを示す側面図である。
以下に本発明の実施形態を示して、本発明の特徴とするところを具体的に説明する。
以下では、セラミック電子部品の一例として、積層セラミックコンデンサを挙げて説明するが、セラミック電子部品が積層セラミックコンデンサに限定されることはない。
＜第１の実施形態＞
図１は、第１の実施形態における積層セラミックコンデンサ１０を模式的に示す斜視図である。図２は、図１に示す積層セラミックコンデンサ１０のＩＩ−ＩＩ線に沿った模式的断面図である。図３は、図１に示す積層セラミックコンデンサ１０のＩＩＩ−ＩＩＩ線に沿った模式的断面図である。
図１〜図３に示すように、積層セラミックコンデンサ１０は、全体として直方体形状を有し、セラミック素体１１と、一対の外部電極１４（１４ａ，１４ｂ）とを有している。一対の外部電極１４（１４ａ，１４ｂ）は、図１に示すように、対向するように配置されている。
ここでは、一対の外部電極１４が対向する方向を積層セラミックコンデンサ１０の長さ方向Ｌと定義し、長さ方向Ｌと直交する方向を幅方向Ｗと定義し、長さ方向Ｌおよび幅方向Ｗのいずれの方向にも直交する方向を厚み方向Ｔと定義する。
セラミック素体１１は、長さ方向Ｌに相対する第１の端面１５ａおよび第２の端面１５ｂと、厚み方向Ｔに相対する第１の主面１６ａおよび第２の主面１６ｂと、幅方向Ｗに相対する第１の側面１７ａおよび第２の側面１７ｂとを有する。
セラミック素体１１は、角部および稜線部に丸みを帯びていることが好ましい。ここで、角部は、セラミック素体１１の３面が交わる部分であり、稜線部は、セラミック素体１１の２面が交わる部分である。
図２および図３に示すように、セラミック素体１１は、複数の誘電体層１２と、複数の第１の内部電極１３ａおよび複数の第２の内部電極１３ｂとを備える。具体的には、セラミック素体１１は、第１の内部電極１３ａと第２の内部電極１３ｂとが厚み方向Ｔにおいて、誘電体層１２を介して交互に複数積層された構造を有する。
なお、図２および図３では、第１の内部電極１３ａおよび第２の内部電極１３ｂがそれぞれ５枚ずつ設けられた例を示しているが、第１の内部電極１３ａおよび第２の内部電極１３ｂの枚数が５枚に限定されることはない。
誘電体層１２は、例えば、チタン酸バリウム（ＢａＴｉＯ3）やジルコン酸カルシウム（ＣａＺｒＯ3）などを主成分とする誘電体セラミックを含む。
第１の内部電極１３ａは、セラミック素体１１の第１の端面１５ａに引き出されている。また、第２の内部電極１３ｂは、セラミック素体１１の第２の端面１５ｂに引き出されている。
なお、セラミック素体１１は、第１の内部電極１３ａおよび第２の内部電極１３ｂの他に、表面に露出しない内部電極を備えていてもよい。
第１の内部電極１３ａは、第２の内部電極１３ｂと対向する部分である対向電極部と、対向電極部からセラミック素体１１の第１の端面１５ａまで引き出された部分である引出電極部とを備えている。また、第２の内部電極１３ｂは、第１の内部電極１３ａと対向する部分である対向電極部と、対向電極部からセラミック素体１１の第２の端面１５ｂまで引き出された部分である引出電極部とを備えている。
第１の内部電極１３ａの対向電極部と、第２の内部電極１３ｂの対向電極部とが誘電体層１２を介して対向することにより容量が形成され、これにより、コンデンサとして機能する。
第１の内部電極１３ａおよび第２の内部電極１３ｂは、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ｔｉ、ＣｒおよびＡｕなどの金属、またはそれらの金属を主成分とする合金などを含有している。第１の内部電極１３ａおよび第２の内部電極１３ｂは、共材として、誘電体層１２に含まれるセラミックと同一組成系の誘電体粒子を含んでいてもよい。
第１の外部電極１４ａは、少なくともセラミック素体１１の第１の端面１５ａの一部に設けられている。本実施形態では、第１の外部電極１４ａは、セラミック素体１１の第１の端面１５ａの全体に形成されているとともに、第１の端面１５ａから、第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および第２の側面１７ｂに回り込むように形成されている。第１の外部電極１４ａは、第１の内部電極１３ａと電気的に接続されている。
第２の外部電極１４ｂは、少なくともセラミック素体１１の第２の端面１５ｂの一部に設けられている。本実施形態では、第２の外部電極１４ｂは、セラミック素体１１の第２の端面１５ｂの全体に形成されているとともに、第２の端面１５ｂから、第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および第２の側面１７ｂに回り込むように形成されている。第２の外部電極１４ｂは、第２の内部電極１３ｂと電気的に接続されている。
第１の外部電極１４ａおよび第２の外部電極１４ｂはそれぞれ、下地電極層１４１と、金属含有層１４２と、第１のめっき層１４３と、第２のめっき層１４４とを備える。第１のめっき層１４３と第２のめっき層１４４が本発明の「めっき層」を構成する。ここでは、第１の外部電極１４ａ側の下地電極層１４１、金属含有層１４２、第１のめっき層１４３、および、第２のめっき層１４４にはそれぞれ符号ａを付し、第２の外部電極１４ｂ側の下地電極層１４１、金属含有層１４２、第１のめっき層１４３、および、第２のめっき層１４４にはそれぞれ符号ｂを付して説明する。
第１の外部電極１４ａは、下地電極層１４１ａと、金属含有層１４２ａと、第１のめっき層１４３ａと、第２のめっき層１４４ａとを備える。また、第２の外部電極１４ｂは、下地電極層１４１ｂと、金属含有層１４２ｂと、第１のめっき層１４３ｂと、第２のめっき層１４４ｂとを備える。
下地電極層１４１ａは、少なくともセラミック素体１１の第１の端面１５ａの一部に設けられている。本実施形態では、下地電極層１４１ａは、セラミック素体１１の第１の端面１５ａの全体に設けられている。
下地電極層１４１ｂは、少なくともセラミック素体１１の第２の端面１５ｂの一部に設けられている。本実施形態では、下地電極層１４１ｂは、セラミック素体１１の第２の端面１５ｂの全体に設けられている。
下地電極層１４１ａ、１４１ｂは、Ｃｕとガラスとを含む。下地電極層１４１ａ、１４１ｂは、１層であってもよいし、複数層であってもよい。ただし、下地電極層１４１ａ、１４１ｂに含まれる金属がＣｕに限定されることはなく、Ｎｉ、Ａｇ、Ｐｄ、またはＡｕなどの金属や、ＡｇとＰｄの合金などであってもよい。下地電極層１４１ａ、１４１ｂの厚さは、例えば１０μｍである。
金属含有層１４２ａは、セラミック素体１１の表面上であって、第１のめっき層１４３ａが設けられる領域に設けられている。本実施形態では、図２および図３に示すように、金属含有層１４２ａは、セラミック素体１１の第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および、第２の側面１７ｂのそれぞれの一部に設けられている。
同様に、金属含有層１４２ｂは、セラミック素体１１の表面上であって、第１のめっき層１４３ｂが設けられる領域に設けられている。本実施形態では、図２および図３に示すように、金属含有層１４２ｂは、セラミック素体１１の第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および、第２の側面１７ｂのそれぞれの一部に設けられている。
なお、金属含有層１４２ｂは、図４に示すように、下地電極層１４１ｂをさらに覆うように設けられていてもよい。また、金属含有層１４２ｂは、図５に示すように、下地電極層１４１ｂの内側にも設けられていてもよい。図示は省略するが、金属含有層１４２ａも同様に、下地電極層１４１ａをさらに覆うように設けられていてもよいし、下地電極層１４１ａの内側にも設けられていてもよい。
金属含有層１４２ａ、１４２ｂは、例えば、Ｐｄ、Ｔｉ、Ｃｕ、Ｎｉなどの金属や、ＮｉＣｒ、ＮｉＣｕなどの合金を含む。金属含有層１４２ａ、１４２ｂは、少なくとも下地電極層１４１ａ、１４１ｂよりも厚みが薄く、その厚さは、例えば０．５μｍである。
ここで、下地電極層１４１ａ、１４１ｂと金属含有層１４２ａ、１４２ｂとが同じ金属からなる場合でも、含まれる金属粒子の粒径が異なるので、両者を区別することができる。すなわち、両者が同じ金属からなる場合、下地電極層１４１ａ、１４１ｂに含まれる金属粒子の粒径は、金属含有層１４２ａ、１４２ｂに含まれる金属粒子の粒径よりも大きい。
第１のめっき層１４３ａは、下地電極層１４１ａ上、および、下地電極層１４１ａとは異なる領域上に設けられている。本実施形態では、第１のめっき層１４３ａは、下地電極層１４１ａの上と金属含有層１４２ａの上とに設けられている。すなわち、第１のめっき層１４３ａは、第１の端面１５ａ側から、第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および第２の側面１７ｂ側に回り込むように設けられている。
第１のめっき層１４３ｂは、下地電極層１４１ｂ上、および、下地電極層１４１ｂとは異なる領域上に設けられている。本実施形態では、第１のめっき層１４３ｂは、下地電極層１４１ｂの上と金属含有層１４２ｂの上とに設けられている。すなわち、第１のめっき層１４３ｂは、第２の端面１５ｂ側から、第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および第２の側面１７ｂ側に回り込むように設けられている。
第１のめっき層１４３ａ、１４３ｂは、例えばＮｉを含むＮｉめっき層である。ただし、第１のめっき層１４３ａ、１４３ｂがＮｉめっき層に限定されることはない。第１のめっき層１４３ａ、１４３ｂの厚さは、例えば３μｍである。
第２のめっき層１４４ａは、第１のめっき層１４３ａの上に設けられている。また、第２のめっき層１４４ｂは、第１のめっき層１４３ｂの上に設けられている。
第２のめっき層１４４ａ、１４４ｂは、例えばＳｎを含むＳｎめっき層である。ただし、第２のめっき層１４４ａ、１４４ｂがＳｎめっき層に限定されることはない。第２のめっき層１４４ａ、１４４ｂの厚さは、例えば３μｍである。
第２のめっき層１４４ａ、１４４ｂをＳｎめっき層とすることにより、はんだ濡れ性が向上して、積層セラミックコンデンサ１０の実装性が向上する。また、第１のめっき層１４３ａ、１４３ｂをＳｎめっき層とすることにより、はんだ実装時の下地電極層１４１ａ、１４１ｂのはんだ喰われを抑制することができる。
なお、上述した説明では、めっき層が第１のめっき層１４３と第２のめっき層１４４の２層からなるものとして説明したが、めっき層は単層でもよいし、３層以上の複数層でもよい。めっき層に含まれる金属として、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｕ、Ａｇ、および、Ｐｄからなる群より選ばれる少なくとも１種を用いることができる。
上述した第１の実施形態における積層セラミックコンデンサ１０によれば、外部電極１４を構成するめっき層が下地電極層上と、下地電極層とは異なる領域上とに設けられる構成であるので、主面および側面上において外部電極１４の厚みを薄くすることができる。すなわち、下地電極層は、外部電極が設けられる領域のうちの一部の領域に設けられているので、外部電極の全領域に下地電極層が設けられた構成と比べて、外部電極の厚みを部分的に薄くすることができる。これにより、積層セラミックコンデンサ１０を小型化することができる。
特に、第１の実施形態における積層セラミックコンデンサ１０では、下地電極層１４１がセラミック素体１１の第１の端面１５ａおよび第２の端面１５ｂにのみ設けられている。すなわち、セラミック素体１１の第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および、第２の側面１７ｂには、下地電極層１４１が設けられていないので、積層セラミックコンデンサ１０をより小型化することができる。
また、第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および、第２の側面１７ｂに下地電極層１４１が設けられていないので、例えば、焼き付けによって下地電極層１４１を形成する場合に発生する引張応力も発生しない。これにより、積層セラミックコンデンサ１０のリフロー時や、積層セラミックコンデンサ１０が実装されている基板がたわんだ際に、下地電極層１４１が第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および、第２の側面１７ｂに回り込んで形成されている場合の回り込み先端部からのクラックの発生が生じることもない。
（第１の実施形態の変形例）
上述した積層セラミックコンデンサ１０では、下地電極層１４１ａは、セラミック素体１１の第１の端面１５ａにのみ設けられているが、第１の端面１５ａから、第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および、第２の側面１７ｂに回り込むように設けられていてもよい。同様に、下地電極層１４１ｂは、第２の端面１５ｂから、第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および、第２の側面１７ｂに回り込むように設けられていてもよい。
図６は、第１の実施形態の変形例における積層セラミックコンデンサ１０Ａの模式的断面図である。下地電極層１４１ａは、第１の端面１５ａから、第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および、第２の側面１７ｂに回り込むように設けられている。また、下地電極層１４１ｂは、第２の端面１５ｂから、第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および、第２の側面１７ｂに回り込むように設けられている。
その場合、セラミック素体１１の第１の端面１５ａまたは第２の端面１５ｂを基準としたときの、めっき層の長さ方向Ｌにおける回り込み量Ｌ１に対する下地電極層１４１ａ、１４１ｂの長さ方向Ｌにおける回り込み量Ｌ２の割合は、０．５以下であり、より好ましくは０．２５以下である。めっき層の回り込み量Ｌ１は、第１のめっき層１４３ａ、１４３ｂの回り込み量、および、第２のめっき層１４４ａ、１４４ｂの回り込み量のうちの大きい方とする。
また、下地電極層１４１ａ、１４１ｂの回り込み量Ｌ１は、１００μｍ以下であることが好ましく、３０μｍ以下であることがより好ましい。
上記のように、下地電極層１４１ａ、１４１ｂがセラミック素体１１の第１の端面１５ａおよび第２の端面１５ｂから、第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および、第２の側面１７ｂに回り込むように設けられている構成であっても、第１の端面１５ａまたは第２の端面１５ｂを基準としたときの、めっき層の長さ方向Ｌにおける回り込み量Ｌ１に対する下地電極層１４１ａ、１４１ｂの長さ方向Ｌにおける回り込み量Ｌ２の割合を０．５以下とすることにより、下地電極層１４１ａ、１４１ｂが設けられる領域を小さくして、積層セラミックコンデンサ１０を小型化することができる。
（積層セラミックコンデンサの製造方法）
以下では、積層セラミックコンデンサ１０の製造方法について説明する。
まず初めに、長さ方向において相対する第１の端面および第２の端面と、長さ方向と直交する幅方向において相対する第１の側面および第２の側面と、長さ方向および幅方向と直交する厚み方向において相対する第１の主面および第２の主面とを有するセラミック素体を用意する。セラミック素体は、第１の内部電極と第２の内部電極とが誘電体層を介して交互に複数積層された構造を有し、既知の方法により作製することができる。
続いて、少なくともセラミック素体の第１の端面の一部および第２の端面の一部に下地電極層を形成する。
なお、下地電極層を形成する前に、セラミック素体に対してバレル研磨等を行うことにより、第１の内部電極を第１の端面に露出させるとともに、第２の内部電極を第２の端面に露出させることが好ましい。第１の内部電極および第２の内部電極を端面に露出させることにより、外部電極との電気的接続性の確保が容易となる。
下地電極層は、例えばディップ法や、スクリーン印刷などの各種印刷法により、厚膜電極として形成することができる。その場合、第１の端面および第２の端面に導電性ペーストを塗工した後、導電性ペーストを焼き付ける。導電性ペーストは、例えばＣｕなどの金属粒子と、ガラスと、有機溶剤とを含む。ディップ法により行う場合、ディップ時に導電性ペーストの回り込みを抑制するために、導電性ペーストの深さを浅くすることが好ましい。
また、下地電極層は、セラミック素体の第１の端面および第２の端面に直接めっき処理を施すことにより形成することもできる。めっきは、例えばＣｕめっきである。めっき処理は、電解めっきにより行う。
また、下地電極層は、セラミック素体の第１の端面および第２の端面に導電性シートを貼り付けることによって形成することもできる。導電性シートは、例えばＣｕからなるシートである。
続いて、セラミック素体の第１の主面、第２の主面、第１の側面、および、第２の側面のうちの少なくとも１つの面の一部に、Ｐｄ、Ｔｉ、Ｃｕ、Ｎｉ、ＮｉＣｒ、および、ＮｉＣｕからなる群より選ばれる少なくとも１種を含む金属含有層を形成する。金属含有層は、例えばスパッタリングにより形成することができる。また、Ｐｄなどの金属を含む金属含有液にセラミック素体を浸漬することによって、金属含有層を形成してもよい。なお、上述したスパッタリングや、金属含有液への浸漬により金属含有層を形成する場合には、所望の領域に金属含有層を形成するために、マスキング等を行うことが好ましい。
なお、金属含有層は、連続的に形成されておらず、点在するように形成されていてもよい。
また、金属含有層を、低粘度のペーストや低固形分率のペーストを用いて形成してもよい。そのようなペーストとして、例えば、導電性ポリマー、Ｓｎコロイド、Ｐｄコロイドや、カーボンブラックを含むペーストなどを用いることができる。ペーストの塗工は、例えばディップ法により行うことができる。
続いて、下地電極層上、および、下地電極層とは異なる領域上にめっき層を形成する。ここでは、少なくとも下地電極層上および金属含有層上にめっき層を形成する。
めっき層は、単層でもよいし、２層以上の複数層でもよい。めっき層の形成方法に特に制約はなく、例えば電解めっきにより形成してもよいし、無電解めっきにより形成してもよい。
２層構造のめっき層を形成する場合、下地電極層上および金属含有層上に第１のめっき層を形成し、第１のめっき層上に第２のめっき層を形成する。その場合、第１のめっき層は、例えばＮｉめっき層とし、第２のめっき層は、例えばＳｎめっき層とすることができる。
＜第２の実施形態＞
図７は、第２の実施形態における積層セラミックコンデンサ１０Ｂの模式的断面図である。第２の実施形態における積層セラミックコンデンサ１０Ｂは、金属含有層１４２ａ、１４２ｂの代わりに、セラミック素体１１の表面に半導体領域７０ａ、７０ｂを有する点で、第１の実施形態における積層セラミックコンデンサ１０と異なる。半導体領域７０ａ、７０ｂは、セラミック素体１１の第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および、第２の側面１７ｂのうちの少なくとも１つの面の一部に設けられる。
半導体領域７０ａは、少なくともセラミック素体１１の表面上の下地電極層１４１ａが設けられていない領域であって、かつ、第１のめっき層１４３ａが設けられる領域に設けられている。本実施形態では、半導体領域７０ａは、セラミック素体１１の第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および、第２の側面１７ｂのそれぞれの一部に設けられている。
また、半導体領域７０ｂは、少なくともセラミック素体１１の表面上の下地電極層１４１ａが設けられていない領域であって、かつ、第１のめっき層１４３ｂが設けられる領域に設けられている。本実施形態では、半導体領域７０ｂは、セラミック素体１１の第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および、第２の側面１７ｂのそれぞれの一部に設けられている。
半導体領域７０ａ、７０ｂは、例えば、セラミック素体１１の表面の所定領域にレーザを照射することにより、絶縁材料からなるセラミック素体１１の表面を半導体化させることによって形成する。
本実施形態では、第１のめっき層１４３ａは、下地電極層１４１ａの上と半導体領域７０ａの上とに設けられている。また、第１のめっき層１４３ｂは、下地電極層１４１ｂの上と半導体領域７０ｂの上とに設けられている。
第２の実施形態における積層セラミックコンデンサ１０Ｂの製造方法は、第１の実施形態における積層セラミックコンデンサ１０の製造方法と一部の製造工程が異なる。すなわち、第１の実施形態における積層セラミックコンデンサ１０を製造する工程のうち、金属含有層を形成して、下地電極層上および金属含有層上にめっき層を形成する工程の代わりに、セラミック素体１１の第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および、第２の側面１７ｂのうちの少なくとも１つの面の一部を半導体化し、下地電極層および半導体化した領域の上にめっき層を形成する工程が含まれる。
第２の実施形態における積層セラミックコンデンサ１０Ｂによれば、セラミック素体１１の表面に形成された半導体領域７０ａ、７０ｂの上に第１のめっき層１４３ａ、１４３ｂを設けるので、半導体領域７０ａ、７０ｂが形成されていない構成と比べてめっき金属が析出しやすくなり、第１のめっき層１４３ａ、１４３ｂの形成が容易となる。
（第２の実施形態の変形例）
上述した積層セラミックコンデンサ１０Ｂでは、下地電極層１４１ａは、セラミック素体１１の第１の端面１５ａにのみ設けられているが、第１の端面１５ａから、第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および、第２の側面１７ｂに回り込むように設けられていてもよい。同様に、下地電極層１４１ｂは、第２の端面１５ｂから、第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および、第２の側面１７ｂに回り込むように設けられていてもよい。
図８は、第２の実施形態の変形例における積層セラミックコンデンサ１０Ｃの模式的断面図である。図８に示すように、下地電極層１４１ａは、第１の端面１５ａから、第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および、第２の側面１７ｂに回り込むように設けられている。また、下地電極層１４１ｂは、第２の端面１５ｂから、第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および、第２の側面１７ｂに回り込むように設けられている。
この場合、セラミック素体１１の第１の端面１５ａまたは第２の端面１５ｂを基準としたときの、めっき層の長さ方向Ｌにおける回り込み量Ｌ１に対する下地電極層１４１ａ、１４１ｂの長さ方向Ｌにおける回り込み量Ｌ２の割合は、０．５以下であり、より好ましくは０．２５以下である。また、下地電極層１４１ａ、１４１ｂの回り込み量Ｌ１は、１００μｍ以下であることが好ましく、３０μｍ以下であることがより好ましい。
＜第３の実施形態＞
第１のめっき層１４３ａ、１４３ｂを構成するめっき膜の成膜を助長するために、第１のめっき層１４３ａ、１４３ｂの下に、補助めっき層を設けるようにしてもよい。
図９は、図２に示す第１の実施形態における積層セラミックコンデンサ１０に、補助めっき層１４５ａ、１４５ｂを追加した構成を有する第３の実施形態における積層セラミックコンデンサ１０Ｄの模式的断面図である。補助めっき層１４５ａは、下地電極層１４１ａおよび金属含有層１４２ａを覆うように設けられている。また、補助めっき層１４５ｂは、下地電極層１４１ｂおよび金属含有層１４２ｂを覆うように設けられている。
補助めっき層１４５ａ、１４５ｂは、例えば、下地電極層１４１ａ、１４１ｂおよび金属含有層１４２ａ、１４２ｂが設けられたセラミック素体１１を、Ｃｕなどの金属を含む金属含有液に浸漬することによって形成することができる。
第１のめっき層１４３ａは、補助めっき層１４５ａの上に設けられている。また、第１のめっき層１４３ｂは、補助めっき層１４５ｂの上に設けられている。第１のめっき層１４３ａ、１４３ｂは、例えばＮｉめっき層である。また、第１のめっき層１４３ａ、１４３ｂの上に設けられている第２のめっき層１４４ａ、１４４ｂは、例えばＳｎめっき層である。
本実施形態では、第１のめっき層１４３ａ、１４３ｂと、第２のめっき層１４４ａ、１４４ｂと、補助めっき層１４５ａ、１４５ｂが本発明の「めっき層」を構成する。
本実施形態のように、第１のめっき層１４３ａ、１４３ｂの下に、補助めっき層１４５ａ、１４５ｂが設けられていることにより、第１のめっき層１４３ａ、１４３ｂを構成するめっき膜が成膜しやすくなる。
また、図７に示す第２の実施形態における積層セラミックコンデンサ１０Ｂに、補助めっき層を追加した構成とすることもできる。
図１０は、図７に示す第２の実施形態における積層セラミックコンデンサ１０Ｂに、補助めっき層１４５ａ、１４５ｂを追加した構成を有する積層セラミックコンデンサ１０Ｅの模式的断面図である。この構成では、補助めっき層１４５ａは、下地電極層１４１ａの上と半導体領域７０ａの上とに設けられている。また、補助めっき層１４５ｂは、下地電極層１４１ｂの上と半導体領域７０ｂの上とに設けられている。
本発明は、上記実施形態に限定されるものではなく、本発明の範囲内において、種々の応用、変形を加えることが可能である。
例えば、上述した各実施形態およびその変形例では、第１の外部電極１４ａは、セラミック素体１１の第１の端面１５ａの全体と、第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および、第２の側面１７ｂのそれぞれの一部とに設けられ、第２の外部電極１４ｂは、第２の端面１５ｂの全体と、第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および、第２の側面１７ｂのそれぞれの一部とに設けられている。
しかしながら、第１の外部電極１４ａは、少なくともセラミック素体１１の第１の端面１５ａの一部に設けられ、第２の外部電極１４ｂは、第２の端面１５ｂの一部に設けられていればよい。
図１１は、第１の外部電極１４ａが第１の端面１５ａの全体と、第１の主面１６ａおよび第２の主面１６ｂの一部とに設けられ、第２の外部電極１４ｂが第２の端面１５ｂの全体と、第１の主面１６ａおよび第２の主面１６ｂの一部とに設けられている積層セラミックコンデンサ１０Ｆを示す側面図である。図１１に示す積層セラミックコンデンサ１０Ｆでは、第１の外部電極１４ａおよび第２の外部電極１４ｂがセラミック素体１１の三面にだけ設けられているので、積層セラミックコンデンサ１０Ｆをさらに小型化することができる。
図１２は、第１の外部電極１４ａが第１の端面１５ａの全体と、第１の主面１６ａの一部とに設けられ、第２の外部電極１４ｂが第２の端面１５ｂの全体と、第１の主面１６ａの一部とに設けられている積層セラミックコンデンサ１０Ｇを示す側面図である。図１２に示す積層セラミックコンデンサ１０Ｇでは、第１の外部電極１４ａおよび第２の外部電極１４ｂがセラミック素体１１の二面にだけ設けられているので、積層セラミックコンデンサ１０Ｇをさらに小型化することができる。
なお、図１１に示す積層セラミックコンデンサ１０Ｆおよび図１２に示す積層セラミックコンデンサ１０Ｇにおいて、外部電極に含まれる下地電極層は、端面だけに設けられていてもよいし、主面および側面に回り込んでいてもよい。
上述した第２の実施形態における積層セラミックコンデンサ１０Ｂ、および、第２の実施形態の変形例における積層セラミックコンデンサ１０Ｃでは、金属含有層１４２ａ、１４２ｂの代わりに、セラミック素体１１の表面に半導体領域７０ａ、７０ｂが設けられた構成とされている。この半導体領域７０ａの上に金属含有層１４２ａを設けるとともに、半導体領域７０ｂの上に金属含有層１４２ｂを設ける構成としてもよい。その構成によれば、めっき膜をより成膜しやすくすることができる。
上述した実施形態およびその変形例では、金属含有層１４２ａ、１４２ｂは、セラミック素体１１の第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および、第２の側面１７ｂのそれぞれの一部に設けられている。しかしながら、金属含有層１４２ａ、１４２ｂは、めっき層が設けられる領域に応じて、セラミック素体１１の第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および、第２の側面１７ｂのうちの少なくとも１つの面の一部に設けられていればよい。
同様に、半導体領域７０ａ、７０ｂも、めっき層が設けられる領域に応じて、セラミック素体１１の第１の主面１６ａ、第２の主面１６ｂ、第１の側面１７ａ、および、第２の側面１７ｂのうちの少なくとも１つの面の一部に設けられていればよい。
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ、１０Ｇ 積層セラミックコンデンサ
１１ セラミック素体
１２ 誘電体層
１３ａ 第１の内部電極
１３ｂ 第２の内部電極
１４ａ 第１の外部電極
１４ｂ 第２の外部電極
１５ａ 第１の端面
１５ｂ 第２の端面
１６ａ 第１の主面
１６ｂ 第２の主面
１７ａ 第１の側面
１７ｂ 第２の側面
７０ａ、７０ｂ 半導体領域
１４１ａ、１４１ｂ 下地電極層
１４２ａ、１４２ｂ 金属含有層
１４３ａ、１４３ｂ 第１のめっき層
１４４ａ、１４４ｂ 第２のめっき層
１４５ａ、１４５ｂ 補助めっき層

Claims (11)

  1. 長さ方向において相対する第１の端面および第２の端面と、前記長さ方向と直交する幅方向において相対する第１の側面および第２の側面と、前記長さ方向および前記幅方向と直交する厚み方向において相対する第１の主面および第２の主面とを有するセラミック素体と、
    少なくとも前記セラミック素体の前記第１の端面の一部および前記第２の端面の一部に設けられている外部電極と、
    を備え、
    前記外部電極は、
    少なくとも前記セラミック素体の前記第１の端面の一部および前記第２の端面の一部に設けられた下地電極層と、
    前記下地電極層上、および、前記下地電極層とは異なる領域上に設けられためっき層と、
    を備えることを特徴とするセラミック電子部品。
  2. 前記外部電極は、前記セラミック素体の前記第１の主面、前記第２の主面、前記第１の側面、および、前記第２の側面のうちの少なくとも１つの面の一部に設けられた金属含有層をさらに備え、
    前記めっき層は、少なくとも前記下地電極層上、および、前記金属含有層上に設けられていることを特徴とする請求項１に記載のセラミック電子部品。
  3. 前記金属含有層は、Ｐｄ、Ｔｉ、Ｃｕ、Ｎｉ、ＮｉＣｒ、および、ＮｉＣｕからなる群より選ばれる少なくとも１種を含むことを特徴とする請求項２に記載のセラミック電子部品。
  4. 前記めっき層は、前記下地電極層と、前記セラミック素体の前記第１の主面、前記第２の主面、前記第１の側面、および、前記第２の側面のうちの少なくとも１つの面の一部とを覆っていることを特徴とする請求項１に記載のセラミック電子部品。
  5. 前記セラミック素体の前記第１の主面、前記第２の主面、前記第１の側面、および、前記第２の側面のうちの少なくとも１つの面の一部は半導体領域であり、
    前記めっき層は、前記下地電極層と前記半導体領域とを覆っていることを特徴とする請求項４に記載のセラミック電子部品。
  6. 前記下地電極層は、前記セラミック素体の前記第１の端面および前記第２の端面から、前記第１の主面、前記第２の主面、前記第１の側面、および、前記第２の側面のうちの少なくとも１つの面に回り込んで設けられ、
    前記めっき層は、少なくとも前記下地電極層を覆っており、
    前記セラミック素体の前記第１の端面または前記第２の端面を基準としたときの、前記めっき層の前記長さ方向における回り込み量に対する前記下地電極層の前記長さ方向における回り込み量の割合は、０．５以下であることを特徴とする請求項１〜５のいずれかに記載のセラミック電子部品。
  7. 前記めっき層は、Ｎｉめっき層と、前記Ｎｉめっき層の上に設けられたＳｎめっき層と、前記Ｎｉめっき層の下に設けられた補助めっき層とを含むことを特徴とする請求項１〜６のいずれかに記載のセラミック電子部品。
  8. 前記セラミック電子部品は、積層セラミックコンデンサであることを特徴とする請求項１〜７のいずれかに記載のセラミック電子部品。
  9. 長さ方向において相対する第１の端面および第２の端面と、前記長さ方向と直交する幅方向において相対する第１の側面および第２の側面と、前記長さ方向および前記幅方向と直交する厚み方向において相対する第１の主面および第２の主面とを有するセラミック素体を用意する工程と、
    少なくとも前記セラミック素体の前記第１の端面の一部および前記第２の端面の一部に下地電極層を形成する工程と、
    前記下地電極層上、および、前記下地電極層とは異なる領域上にめっき層を形成する工程と、
    を備えることを特徴とするセラミック電子部品の製造方法。
  10. 前記めっき層を形成する工程では、前記セラミック素体の前記第１の主面、前記第２の主面、前記第１の側面、および、前記第２の側面のうちの少なくとも１つの面の一部に、Ｐｄ、Ｔｉ、Ｃｕ、Ｎｉ、ＮｉＣｒ、および、ＮｉＣｕからなる群より選ばれる少なくとも１種を含む金属含有層を形成し、少なくとも前記下地電極層上、および、前記金属含有層上に前記めっき層を形成することを特徴とする請求項９に記載のセラミック電子部品の製造方法。
  11. 前記めっき層を形成する工程では、前記セラミック素体の前記第１の主面、前記第２の主面、前記第１の側面、および、前記第２の側面のうちの少なくとも１つの面の一部を半導体化し、前記下地電極層および前記半導体化した領域の上に前記めっき層を形成することを特徴とする請求項９に記載のセラミック電子部品の製造方法。
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