JP2020010054A - 半導体装置 - Google Patents

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求 倉田
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涼太 方堂
慎也 笹川
Shinya Sasagawa
慎也 笹川
勇気 畑
Yuuki Hata
勇気 畑
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Abstract

【課題】占有面積が小さく、集積度の高い半導体装置を提供する。【解決手段】酸化物半導体層と、電極層と、コンタクトプラグと、を有し、電極層は、酸化物半導体層と接する一方の端部と、一方の端部と対向する他方の端部と、を有し、他方の端部は上面から見ると半円状の切欠き部を有し、コンタクトプラグは、半円状の切欠き部と接している構成とする。【選択図】図１

Description

本発明の一態様は半導体装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明
の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装
置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を
一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、
表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が
注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置と
も表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半
導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化
物半導体が注目されている。
酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいこ
とが知られている。例えば、特許文献１には酸化物半導体を用いたトランジスタの低いリ
ーク電流特性を応用した低消費電力のＣＰＵなどが開示されている。
特開２０１２−２５７１８７号公報
本発明の一態様では、占有面積の小さい半導体装置を提供することを目的の一つとする。
または、集積度の高い半導体装置を提供することを目的の一つとする。または、動作速度
の速い半導体装置を提供することを目的の一つとする。または、消費電力の小さい半導体
装置を提供することを目的の一つとする。または、生産性の高い半導体装置を提供するこ
とを目的の一つとする。または、歩留まりの高い半導体装置を提供することを目的の一つ
とする。または、新規な半導体装置を提供することを目的の一つとする。または、上記半
導体装置の作製方法を提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、回路の占有面積の縮小化に適したトランジスタの構造に関する。
本発明の一態様は、酸化物半導体層と、電極層と、コンタクトプラグと、を有し、電極層
は、酸化物半導体層と接する一方の端部と、一方の端部と対向する他方の端部と、を有し
、他方の端部は上面から見ると半円状の切欠き部を有し、コンタクトプラグは、半円状の
切欠き部と接していることを特徴とする半導体装置である。
本発明の他の一態様は、酸化物半導体層と、電極層と、コンタクトプラグと、を有し、電
極層は、酸化物半導体層の上面に接して設けられ、電極層および酸化物半導体層は、それ
ぞれの端部が重なる領域を有し、端部は上面から見ると半円状の切欠き部を有し、コンタ
クトプラグは、半円状の切欠き部と接していることを特徴とする半導体装置である。
上記コンタクトプラグは、電極層の上面とも接していることが好ましい。
また、本発明の他の一態様は、第１のトランジスタと、第２のトランジスタと、コンタク
トプラグを有する半導体装置であって、第１のトランジスタは、シリコン基板に活性領域
を有し、第２のトランジスタは、酸化物半導体層を活性層に有し、第１のトランジスタと
第２のトランジスタは、それぞれ重なる領域を有し、第１のトランジスタと第２のトラン
ジスタの間に絶縁層を有し、第１のトランジスタのソース領域またはドレイン領域の一方
は、第２のトランジスタのソース電極またはドレイン電極の一方とコンタクトプラグを介
して電気的に接続されており、第２のトランジスタのソース電極またはドレイン電極の一
方または両方は、活性層と接する一方の端部と、一方の端部と対向する他方の端部と、を
有し、他方の端部は上面から見ると半円状の切欠き部を有し、コンタクトプラグは、半円
状の切欠き部と接し、絶縁層を貫通して設けられていることを特徴とする半導体装置であ
る。
第１のトランジスタおよび第２のトランジスタは、ＣＭＯＳ回路を構成することができる
。
また、酸化物半導体層は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｓｎ、Ｇａ、Ｙ、Ｚｒ
、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）を有することが好ましい。
本発明の一態様により、占有面積の小さい半導体装置を提供することができる。または、
集積度の高い半導体装置を提供することができる。または、動作速度の速い半導体装置を
提供することができる。または、消費電力の小さい半導体装置を提供することができる。
または、生産性の高い半導体装置を提供することができる。または、歩留まりの高い半導
体装置を提供することができる。または、新規な半導体装置を提供することができる。ま
たは、上記半導体装置の作製方法を提供することができる。
なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態
様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合も
ある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、こ
れらの効果を有さない場合もある。
半導体装置を説明する断面図および回路図。 半導体装置を説明する断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図。 トランジスタを説明する上面図。 トランジスタを説明する上面図および断面図。 半導体装置を説明する断面図。 半導体装置を説明する上面図。 半導体装置を説明する断面図および回路図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 半導体装置を説明する上面図。 半導体装置を説明する断面図および回路図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタのチャネル幅方向の断面を説明する図。 半導体層を説明する上面図および断面図。 半導体層を説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタを説明する上面図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 ＣＰＵの構成例を説明する図。 記憶素子の回路図。 電子機器を説明する図。 エッチング装置を説明する図。 積層体を説明する図および断面ＴＥＭ写真。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変
更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成
において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハ
ッチングを異なる図面間で適宜省略または変更する場合もある。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場
合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場
合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする
。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず
、図または文章に示された接続関係以外のものも、図または文章に記載されているものと
する。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であ
り、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに
、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、Ｘと
Ｙとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹ
とが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹ
とが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹと
が電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで
接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの
間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている
場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）と
が、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示
的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合
と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介
さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ
２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース
（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接
的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的
に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現
することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２
の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第
１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子な
ど）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラン
ジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など
）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別
して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）
は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は
、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トラ
ンジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子な
ど）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジス
タのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気
的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の
接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジ
スタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介
して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、
前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン
（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電
気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現
することができる。または、「トランジスタのソース（又は第１の端子など）は、少なく
とも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気
的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタの
ソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への
電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３
の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、
第４の接続経路を有しておらず、第４の電気的パスは、トランジスタのドレイン（又は第
２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである
。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における
接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と
、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる
。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ
、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び
電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電
気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場
合も、その範疇に含める。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応
じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜
」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用
語を、「絶縁層」という用語に変更することが可能な場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置について、図面を参照して説明する
。
図１（Ａ）は、本発明の一態様の半導体装置の構成を示す断面図である。図１（Ａ）に示
す半導体装置は、シリコン基板４０に活性領域を有するトランジスタ５１と、酸化物半導
体層を活性層とするトランジスタ５２を有する。トランジスタ５１をｐ−ｃｈ型、トラン
ジスタ５２をｎ−ｃｈ型とすることでＣＭＯＳ回路を形成することができる。図１（Ａ）
に示すトランジスタ５１、５２は、インバータ回路９０を形成している（図１（Ｂ）参照
）。
なお、図１（Ａ）において、トランジスタ５１は、インバータ回路９０を構成しているが
、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、別
の回路を構成してもよい。また、トランジスタ５１以外の素子もシリコン基板４０に形成
してもよい。たとえば、シリコン基板４０に、容量素子、ダイオード、フォトダイオード
、抵抗素子、などを形成してもよい。フォトダイオードを形成する場合、裏面照射型イメ
ージセンサとなるような構成としてもよい。つまり、シリコン基板４０の裏側から光を照
射するようにしてもよい。なお、イメージセンサを構成する場合、シリコン基板４０には
、フォトダイオードと接続されたトランジスタを形成してもよい。ただし、本発明の一態
様は、これに限定されない。フォトダイオードと接続されるトランジスタを、シリコン基
板４０には形成しなくてもよい。例えば、フォトダイオードと接続されるトランジスタは
、トランジスタ５２のように、シリコン基板４０の上方に形成してもよい。
トランジスタ５１は、チャネルが形成される活性領域、ソース領域、ドレイン領域、ゲー
ト絶縁膜およびゲート電極を基本構成とする。また、トランジスタ５２は、チャネルが形
成される活性層、ソース電極、ドレイン電極、ゲート絶縁膜およびゲート電極を基本構成
とする。図１（Ａ）に示すように、トランジスタ５１およびトランジスタ５２のそれぞれ
が有する上記構成要素の一部が重なることで回路の占有面積を縮小することができる。
また、インバータ回路９０においては、シリコン基板４０に活性領域を有するｎ−ｃｈ型
のトランジスタの工程が不要となるため、ｐウェルおよびｎ型不純物領域などの形成工程
を省くことができ、工程を大幅に削減することができる。
トランジスタ５１上には、絶縁層８１、絶縁層８２、絶縁層８３、絶縁層８４および絶縁
層８５が設けられる。
また、絶縁層８５上にはトランジスタ５２が設けられ、トランジスタ５２上には絶縁層８
６、絶縁層８７および絶縁層８８が設けられる。
なお、トランジスタ５１上およびトランジスタ５２上に設けられる絶縁層は、上記形態に
限らない。上記絶縁層の一部が省かれる場合や、他の絶縁層が付加される場合もある。
トランジスタ５１のソース領域またはドレイン領域の一方は、絶縁層８２を貫通するコン
タクトプラグ６１ａと電気的に接続する。また、コンタクトプラグ６１ａは、絶縁層８３
乃至絶縁層８７を貫通するコンタクトプラグ６１ｂと電気的に接続され、コンタクトプラ
グ６１ｂは、絶縁層８７上で配線７１と電気的に接続する。
トランジスタ５１のゲート電極は、絶縁層８２を貫通するコンタクトプラグ６２ａと電気
的に接続する。また、コンタクトプラグ６２ａは、絶縁層８３乃至絶縁層８７を貫通する
コンタクトプラグ６２ｂと電気的に接続され、コンタクトプラグ６１ｂは、絶縁層８７上
で配線７３と電気的に接続する。なお、コンタクトプラグ６２ｂは、トランジスタ５２の
ゲート電極とも電気的に接続する。すなわち、トランジスタ５１のゲート電極とトランジ
スタ５２のゲート電極とは、コンタクトプラグ６２ａ、コンタクトプラグ６２ｂを介して
電気的に接続されることになる。
なお、コンタクトプラグ６２ａ、６２ｂ、および配線７３は、存在する奥行き方向の位置
が他のコンタクトプラグおよび配線と異なるため、点線で記してある。
トランジスタ５１のソース領域またはドレイン領域の他方は、絶縁層８２を貫通するコン
タクトプラグ６３ａと電気的に接続する。また、コンタクトプラグ６３ａは、絶縁層８３
乃至絶縁層８７を貫通するコンタクトプラグ６３ｂと電気的に接続される。ここで、トラ
ンジスタ５１のソース領域またはドレイン領域の他方と、トランジスタ５２のソース電極
またはドレイン電極の一方とは、コンタクトプラグ６３ａおよびコンタクトプラグ６３ｂ
を介して電気的に接続されることになる。また、コンタクトプラグ６３ｂは、絶縁層８７
上で配線７４と電気的に接続する。
また、トランジスタ５２のソース電極またはドレイン電極の他方は、絶縁層８６および絶
縁層８７を貫通するコンタクトプラグ６５と電気的に接続する。また、コンタクトプラグ
６５は、絶縁層８７上で配線７２と電気的に接続する。
なお、本発明の一態様の半導体装置は、図２（Ａ）に示す形態であってもよい。図２（Ａ
）では、トランジスタ５２のソース電極またはドレイン電極の一方および他方が同様の形
態であり、コンタクトプラグ６３ｂおよびコンタクトプラグ６５が同様の形態となってい
る。当該構成は、各トランジスタの電気的な接続形態を任意に変更することで機能の異な
る回路を作り分ける場合に適する。
また、本発明の一態様の半導体装置は、図２（Ｂ）に示す形態であってもよい。図２（Ｂ
）に示す構成では、絶縁層８１乃至絶縁層８７を貫通するコンタクトプラグ６１ｃ、６２
ｃ、６３ｃを用いることで、製造工程を削減することができる。なお、図１（Ａ）、図２
（Ａ）、図２（Ｂ）に示す形態は、任意に組み合わすことができる。
本発明の一態様の半導体装置においては、トランジスタ５２のソース電極およびドレイン
電極の形状に特徴を有する。図３（Ａ）はトランジスタ５２の上面図、図３（Ｂ）は図３
（Ａ）に示すＸ１−Ｘ２における断面図である。
トランジスタ５２は、絶縁層８５上の酸化物半導体層１３０、導電層１４０、導電層１５
０、絶縁層１６０、導電層１７０を有する。また、トランジスタ５２上には、絶縁層８６
および絶縁層８７が設けられる。また、図３（Ａ）、（Ｂ）では、絶縁層８５乃至絶縁層
８７を貫通し、導電層１４０と接するコンタクトプラグ６３ｂ、絶縁層８６および絶縁層
８７を貫通し、導電層１５０と接するコンタクトプラグ６５を図示している。
図３（Ａ）に示すように、導電層１４０において、絶縁層８５と接する領域の端部は上面
から見ると半円形の切欠き部を有し、当該切欠き部を覆うようにコンタクトプラグ６３ｂ
が設けられる。
このような構成とすることで、導電層１４０とコンタクトプラグ６３ｂとの接触面積が大
きくなり、十分にコンタクト抵抗を低減させることができる。また、コンタクトプラグ６
３ｂを形成する際に、導電層１４０（代表的には金属層）を開口させる工程が不要となる
ため、エッチング工程を簡略化することができる。また、導電層１４０の端部でコンタク
トプラグ６３ｂとコンタクトする構成であるため、回路面積を縮小させることもできる。
なお、図３（Ａ）の上面図においては、導電層１４０の切欠き部が半円形で、コンタクト
プラグの断面が円形である場合を例示しているが、これに限らない。例えば、図４（Ａ）
、（Ｂ）に示すように、導電層１４０の切欠き部が半楕円形で、コンタクトプラグの断面
が楕円形であってもよい。また、図４（Ｃ）に示すように、導電層１４０の切欠き部の隅
が曲率を有する略四角形であり、コンタクトプラグの断面が隅が曲率を有する略四角形で
あってもよい。
また、コンタクトプラグ６３ｂ、６５は、図５（Ａ）または図５（Ｂ）に示す位置に設け
られていてもよい。このような位置にコンタクトプラグ６３ｂ、６５を設けることで、回
路面積をさらに縮小することができる。
また、導電層１４０、導電層１５０に設けられる切欠き部を拡大して、図５（Ｃ）に示す
ような形態としてもよい。
なお、図４（Ａ）、（Ｂ）、（Ｃ）および図５（Ａ）、（Ｂ）、（Ｃ）では、導電層１４
０および導電層１５０の両方が切欠き部を有する形態を図示したが、図３（Ａ）に示すよ
うに導電層１４０および導電層１５０のどちらか一方が切欠き部を有する形態であっても
よい。また、図３（Ａ）、図４（Ａ）、（Ｂ）、（Ｃ）、図５（Ａ）、（Ｂ）、（Ｃ）に
示す形態を任意に組み合わせた形態であってもよい。
また、本発明の一態様の半導体装置に用いるトランジスタ５２は、図６（Ａ）、（Ｂ）に
示すように、酸化物半導体層１３０上に導電層１４０および導電層１５０が設けられ、導
電層１４０および導電層１５０が絶縁層８５と接しない構成としてもよい。この場合、導
電層１４０に形成された切欠き部は酸化物半導体層１３０にも設けられる。なお、図６（
Ａ）、（Ｂ）に示すトランジスタも図４（Ａ）、（Ｂ）、（Ｃ）および図５（Ａ）、（Ｂ
）、（Ｃ）に示す形態を適用してもよい。また、図６（Ａ）、図４（Ａ）、（Ｂ）、（Ｃ
）、図５（Ａ）、（Ｂ）、（Ｃ）に示す形態を任意に組み合わせた形態であってもよい。
このような構成においては、絶縁層８５に含まれる酸素が導電層１４０および導電層１５
０を構成する金属層に奪われることがない。したがって、当該酸素を酸化物半導体層に効
率よく供給することができ、トランジスタ５２の電気特性および信頼性を向上させること
ができる。なお、上記構成のトランジスタを用いた場合、本発明の一態様の半導体装置は
、図７に示すようになる。なお、図７に示す半導体装置にも図２（Ａ）、（Ｂ）に示すコ
ンタクトプラグ６１ｃ、６２ｃ、６３ｃの形態を適用してもよい。
図８（Ａ）は、図７に示す半導体装置の上面図の一例である。なお、図７は、図８（Ａ）
に示すＰ１−Ｐ２の断面に相当する。なお、図中ＯＳは酸化物半導体で形成された活性層
を示し、Ｓｉはシリコンの活性領域を示す。また、本発明の一態様の半導体装置は、図８
（Ｂ）に示す上面図の形態とすることもできる。なお、図８（Ａ）、（Ｂ）に示すトラン
ジスタ５２に、図３（Ａ）に示すトランジスタの上面図を適用すれば、図１（Ａ）に示す
半導体装置の上面図を表すことができる。
また、本発明の半導体装置の他の一態様を図９（Ａ）に示す。図９（Ａ）に示す半導体装
置は、シリコン基板４０に活性領域を有するトランジスタ５３と、酸化物半導体を活性層
とするトランジスタ５４、および容量素子５５を有する。図９（Ａ）に示すトランジスタ
５３、５４および容量素子５５は、図９（Ｂ）の回路図に示す回路９１を形成している。
図９（Ａ）に示す半導体装置は、容量素子５５を有する点および各要素の接続形態を除き
、図１（Ａ）に示す半導体装置と同等の構成とすることができる。
なお、図９（Ａ）、（Ｂ）において、トランジスタ５３のソース領域またはドレイン領域
の一方と、トランジスタ５４のソース電極層またはドレイン電極層の一方は、配線７９に
直接接続される形態を図示しているが、それぞれが別の配線に接続されていてもよい。
ここでは、トランジスタ５３のゲート電極層と、トランジスタ５４のソース電極層または
ドレイン電極層の一方と、容量素子の一方の電極層６８を電気的に接続するためにコンタ
クトプラグ６６ａおよびコンタクトプラグ６６ｂを利用する。コンタクトプラグ６６ｂは
、容量素子５５の他方の電極および誘電体層８９に設けられた開口部を通じてコンタクト
プラグ６６ａと電気的に接続される。
なお、コンタクトプラグ６７、容量素子５５の他方の電極と電気的に接続するコンタクト
プラグ、配線７７、７８は、存在する奥行き方向の位置が他のコンタクトプラグおよび配
線と異なるため、点線で記してある。
なお、容量素子５５は、図１０に示すようにトランジスタ５４の上方に設けてもよい。
なお、図６に示すトランジスタの構造をトランジスタ５４に適用した場合は、図１１に示
す形態となる。また、図１１に示す半導体装置が有する容量素子５５は、図１０に示すよ
うな位置に設けられていてもよい。
図１２（Ａ）は、図１１に示す半導体装置の上面図の一例である。なお、図１１は、図１
２（Ａ）に示すＱ１−Ｑ２の断面に相当する。また、本発明の一態様の半導体装置は、図
１２（Ｂ）に示す上面図の形態とすることもできる。なお、図１２（Ａ）、（Ｂ）に示す
トランジスタ５４に、図３（Ａ）に示すトランジスタの上面図を適用すれば、図９（Ａ）
に示す半導体装置の上面図を表すことができる。
また、図９、図１０、図１１に示す半導体装置に、図２（Ｂ）に示すコンタクトプラグ６
３ｃ、６１ｃのような配線層とトランジスタ５３を直接接続するコンタクトプラグを適用
してもよい。
図９（Ｂ）に示す回路９１は電力が供給されない状況でも記憶内容の保持が可能で、かつ
、書き込み回数にも制限が無い半導体装置（記憶装置）の一例である。
酸化物半導体を用いたトランジスタ５４は、オフ電流が極めて低い電気特性を有するため
、長時間の電荷保持を可能とする。例えば、ソースとドレインとの間の電圧を０．１Ｖ、
５Ｖ、または、１０Ｖ程度とした場合、トランジスタのチャネル幅で規格化したオフ電流
は、数ｙＡ／μｍから数ｚＡ／μｍにまで低減することができる。一方、酸化物半導体以
外の材料、例えば結晶シリコンなどを用いたトランジスタは、高速動作が容易である。し
たがって、両者を組み合わせることにより、データの保持能力が高く、動作が高速な記憶
装置を構成することができる。
図９（Ｂ）に示す半導体装置では、トランジスタ５４のゲート電極の電位が保持可能とい
う特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、配線７７の電位をトランジスタ５４
がオン状態となる電位にして、トランジスタ５４をオン状態とする。
上記動作により、配線７９の電位が、トランジスタ５３のゲート電極、および容量素子５
５に与えられる。すなわち、ノードＦＮには、所定の電荷が与えられる（書き込み）。こ
こでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル
電荷という）のいずれかが与えられるものとする。
その後、配線７７の電位をトランジスタ５４がオフ状態となる電位にして、トランジスタ
５４をオフ状態とすることにより、ノードＦＮに与えられた電荷が保持される（保持）。
トランジスタ５４のオフ電流は極めて小さいため、ノードＦＮの電荷は長時間にわたって
保持される。
次に情報の読み出しについて説明する。配線７５に所定の電位（定電位）を与えた状態で
、配線７８に適切な電位（読み出し電位）を与えると、ノードＦＮに保持された電荷量に
応じて、配線７９は異なる電位をとる。
一般に、トランジスタ５３をｎチャネル型とすると、トランジスタ５３のゲート電極（ノ
ードＦＮ）にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿
Ｈは、トランジスタ５３のゲート電極（ノードＦＮ）にＬｏｗレベル電荷が与えられてい
る場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなる。
ここで、見かけのしきい値電圧とは、トランジスタ５３を「オン状態」とするために必要
な配線７８の電位をいうものとする。したがって、配線７８の電位をＶｔｈ＿ＨとＶｔｈ
＿Ｌの間の電位Ｖ０とすることにより、トランジスタ５３のゲート電極（ノードＦＮ）に
与えられた電荷を判別できる。
例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、配線７８の
電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ５３は「オン状態」となる。Ｌｏｗ
レベル電荷が与えられていた場合には、配線７８の電位がＶ０（＜Ｖｔｈ＿Ｌ）となって
も、トランジスタ５３は「オフ状態」のままである。このため、配線７９の電位を判別す
ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合は、所望のメモリセルの情報のみを読
み出せることが必要になる。このように情報を読み出さないメモリセルにおいては、ゲー
ト電極に与えられている電位にかかわらず、トランジスタ５３が「オフ状態」となるよう
な電位、つまり、Ｖｔｈ＿Ｈより小さい電位を配線７８に与えればよい。または、ゲート
電極に与えられている電位にかかわらず、トランジスタ５３が「オン状態」となるような
電位、つまり、Ｖｔｈ＿Ｌより大きい電位を配線７８に与えればよい。
図９（Ｂ）に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の
極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持するこ
とが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作
の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる
。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっ
ても、長期にわたって記憶内容を保持することが可能である。なお、記憶内容の保持期間
中に電力を供給する動作を行ってもよい。
また、上述した駆動方法においては、ノードＦＮへの情報の書き込みに高い電圧を必要と
せず、トランジスタ５３の劣化の問題もない。例えば、従来の不揮発性メモリのような高
電圧印加によるフローティングゲートへの電子の注入や、フローティングゲートからの電
子の引き抜きを行う動作がないため、トランジスタ５３のゲート絶縁膜の劣化などの問題
が生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問
題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、ト
ランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作
も容易に実現しうる。
上述した本発明の一態様の半導体装置の構成要素について説明する。なお、以下において
は、図１（Ａ）に示す半導体装置を対象として説明するが、本実施の形態に示す他の半導
体装置も同様である。
シリコン基板４０はバルクのシリコン基板に限らず、ＳＯＩ基板であってもよい。また、
シリコン基板４０に替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリ
ウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体を材
料とする基板を用いることもできる。
なお、トランジスタ５１は、プレーナ型のトランジスタだけでなく、様々なタイプのトラ
ンジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライ
ゲート）型などのトランジスタなどとすることができる。
同様に、トランジスタ５２、トランジスタ５４、なども、様々なタイプのトランジスタと
することができる。場合によっては、または、状況に応じて、例えば、プレーナ型、ＦＩ
Ｎ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライゲート）型などのトランジスタなどとするこ
とができる。
トランジスタ５２、トランジスタ５４、などは、場合によっては、または、状況に応じて
、酸化物半導体だけでなく、様々な半導体を有することができる。場合によっては、また
は、状況に応じて、トランジスタ５２、トランジスタ５４、などは、例えば、シリコン、
ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリ
ウムヒ素、インジウムリン、窒化ガリウム、有機半導体などを有することもできる。
絶縁層８１は保護膜として機能させることができ、代表的には窒化珪素膜や酸化アルミニ
ウム膜を用いることができる。また絶縁層８２、絶縁層８３、絶縁層８７および絶縁層８
８は平坦化膜として機能させることができ、代表的には酸化シリコン膜、酸化窒化シリコ
ン膜などを用いることができる。
絶縁層８４は、水素ブロック膜として機能させることができる。トランジスタ５１の活性
領域近傍に設けられる絶縁層中の水素はシリコンのダングリングボンドを終端し、トラン
ジスタ５１の信頼性を向上させる効果がある。一方、上層に設けられるトランジスタ５２
の活性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体中に
キャリアを生成する要因の一つとなるため、トランジスタ５２の信頼性を低下させる要因
となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタの上層に酸
化物半導体を用いたトランジスタを積層して設ける場合、これらの間に水素の拡散を防止
する機能を有する絶縁層８４を設けることが好ましい。絶縁層８４により、下層に水素を
閉じ込めることでトランジスタ５１の信頼性が向上することに加え、下層から上層に水素
が拡散することが抑制されることでトランジスタ５２の信頼性も同時に向上させることが
できる。
絶縁層８４としては、例えば、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム
、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハ
フニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いること
ができる。なお、絶縁層８５もこれらの材料で形成することができる。
絶縁層８５はトランジスタ５２の酸化物半導体層に対する酸素の供給源として機能する。
したがって、絶縁層８５は酸素を含む絶縁層であり、化学量論組成よりも酸素が多い組成
であることが好ましい。また、絶縁層８５は、トランジスタ５２のバックゲート側のゲー
ト絶縁膜としても機能させることができるため、酸化物半導体層との界面において、欠陥
を生成しにくい膜であることが好ましい。
絶縁層８５としては、代表的には酸化シリコン膜、酸化窒化シリコン膜を用いることがで
きる。また、窒化シリコン膜または窒化酸化シリコン膜と上記絶縁層との積層であっても
よい。なお、絶縁層８７もこれらの材料で形成することができる。
コンタクトプラグ６１ａ乃至コンタクトプラグ６５は代表的には金属材料で形成すること
ができる。具体的には、タングステンを用いることができる。また、コンタクトホール内
の壁面に窒化チタンを設け、その後タングステンを充填するように設ける構成としてもよ
い。なお、絶縁層およびコンタクトプラグ上面の平坦化にはＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いることができる。
本実施の形態では、本発明の一態様をインバータ回路および記憶回路の構成を主として説
明したが、他の回路に応用することも可能である。また、二つのトランジスタが重なる例
に限らず、３個以上のトランジスタ等の要素を電気的に接続する場合においても応用する
ことが可能である。
例えば、図１３（Ａ）にイメージセンサに含まれる回路の断面図を示す。インバータ回路
９０は、図１（Ａ）に示す断面図と別の形態を示しているが、図１（Ａ）と同様であって
もよい。図１３（Ａ）に示す回路９２は画素回路であり、図１３（Ｂ）に示す回路図にお
けるトランジスタ５６およびフォトダイオード５９と、その接続形態を図示している。
また、本実施の形態では、シリコンを活性領域に有するトランジスタと酸化物半導体を活
性層に有するトランジスタを積層する例を示したが、これに限らない。シリコンを有する
トランジスタを複数積層する場合にも適用することができる。また、酸化物半導体を有す
るトランジスタを複数積層する場合にも適用することができる。
また、本発明の一態様は、絶縁層を介して重なる配線の電気的な接続にも適用することが
できる。
図４４に複数の膜種を有する多層膜をエッチングするためのエッチング装置の一例を示す
。図４４に示したエッチング装置は、エッチングチャンバー８１０Ａ、８１０Ｂ、８１０
Ｃと、基板を各エッチングチャンバーへ移動する際に一時的に基板を待機させることを目
的としたトランスファーチャンバー８２０と、各エッチングチャンバーへエッチングガス
等を供給するガス供給システム８３０と、を有する。また、図示していないが、各電源供
給システム、ポンプシステム、およびガス除害システム等を有する。
複数の膜種を有する多層膜に微細な開口部を形成するには、平行平板型のエッチング装置
を用いることが好ましい。特に、高密度プラズマ発生源などを有するエッチング装置を用
いることが好ましい。または、各層のエッチングにおいて、適宜最適なエッチングガスを
選択できるガス供給システムを有することが好ましい。特に、複数のガスを組み合わせる
事ができるガス供給システムを有することが好ましい。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態
において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定さ
れない。例えば、本発明の一態様として、トランジスタのソース領域またはドレイン領域
の一方の端部が、絶縁層を貫通するコンタクトプラグと電気的に接続されている場合の例
を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に
応じて、トランジスタのソース領域またはドレイン領域の一方の端部が、コンタクトプラ
グと電気的に接続されていなくてもよい。あるいは、場合によっては、または、状況に応
じて、本発明の一態様では、トランジスタのソース領域またはドレイン領域の一方の上面
とコンタクトプラグとが電気的に接続されていてもよい。または、例えば、本発明の一態
様として、複数の絶縁層を貫通するコンタクトプラグが設けられている場合の例を示した
が、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、
本発明の一態様では、単層の絶縁層を貫通するようなコンタクトプラグを設けてもよい。
あるいは、場合によっては、または、状況に応じて、本発明の一態様では、複数の絶縁層
を貫通するようなコンタクトプラグを設けなくてもよい。
例えば、複数の膜種を有する多層膜への微細な開口部の形成を、一つのエッチングチャン
バーで行ってもよい。この方法では、各層において最適なエッチングガスを用いればよい
。図４４のように、３つのエッチングチャンバーを有するエッチング装置であれば、複数
の基板を同時並行的に処理することが可能である。そのため、生産効率を高めることがで
きる。
一つのエッチングチャンバーで複数の膜種を有する多層膜をエッチングする場合、エッチ
ングチャンバーでは、エッチングする膜種に応じて最適なガスに切り替える。そのため、
様々なエッチング生成物がエッチングチャンバー壁に堆積することがある。これが、エッ
チングチャンバー壁から剥がれ、パーティクルとなることがある。パーティクルが基板上
に付着するとエッチング不良を引き起こすことがある。
このようなパーティクルの発生を防止する方法としては、膜種毎にエッチングチャンバー
を決めて、エッチングする方法がある。以下では、図４４に示したエッチング装置を用い
て、複数の膜種を有する多層膜をエッチングする場合の一例を示す。ここで用いるエッチ
ングの対象物は、第１の絶縁膜と、第２の絶縁膜と、第３の絶縁膜と、酸化物半導体膜と
、導電膜と、第４の絶縁膜と、有機塗布膜と、フォトレジストと、が基板上にこの順に形
成されている積層物とする。なお、フォトレジストは、露光および現像を経て、所定の形
状を有する。
まず、基板をエッチングチャンバー８１０Ａに配置し、有機塗布膜および第４の絶縁膜の
エッチングを行う。次に基板を、エッチングチャンバー８１０Ａから、トランスファーチ
ャンバー８２０を介して、エッチングチャンバー８１０Ｂに移動させ、導電膜をエッチン
グする。次に基板を、エッチングチャンバー８１０Ｂから、トランスファーチャンバー８
２０を介して、エッチングチャンバー８１０Ａに移動させ、酸化物半導体膜、第３の絶縁
膜および第２の絶縁膜をエッチングする。次に基板を、エッチングチャンバー８１０Ａか
ら、トランスファーチャンバー８２０を介して、エッチングチャンバー８１０Ｃに移動さ
せ、アッシングをすることでこれまでのエッチングで生じた生成物を除去する。次に基板
を、エッチングチャンバー８１０Ｃから、トランスファーチャンバー８２０を介して、エ
ッチングチャンバー８１０Ａに移動させ、第１の絶縁膜をエッチングする。次に基板を、
エッチングチャンバー８１０Ａから、トランスファーチャンバー８２０を介して、エッチ
ングチャンバー８１０Ｃへ移動させ、アッシングをすることでレジストおよび有機塗布膜
を除去する。
上記一例より、さらに多層膜となっている構成であっても、上記手順を繰り返すことによ
り、微細な開口部を形成することができる。
上記の一例の場合は、複数の膜種を有する多層膜をエッチングするために複数のエッチン
グチャンバーを用いる。このとき、基板は、真空下で移動され、大気雰囲気にさらされる
ことがないので、再現性のよいエッチングができる。また、各エッチングチャンバーにお
いては、膜種毎にエッチングガスを切り替えることがない。そのため、処理時間が短くな
り、生産効率を高くすることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
（実施の形態２）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体を有するトランジ
スタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のた
めに一部の要素を拡大、縮小、または省略して図示している。
図１４（Ａ）、（Ｂ）は、本発明の一態様のトランジスタ１０１の上面図および断面図で
ある。図１４（Ａ）は上面図であり、図１４（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面
が図１４（Ｂ）に相当する。また、図１４（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向の断面が
図２０（Ａ）に相当する。また、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ
３−Ｂ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４０および導電
層１５０と、酸化物半導体層１３０、導電層１４０および導電層１５０と接する絶縁層１
６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、絶縁層１
６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と
、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい
。
ここで、導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０は
ゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
また、図１４（Ｂ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２
３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は導
電層１４０および導電層１５０とそれぞれ接しており、導電層１４０および導電層１５０
として酸素と結合しやすい導電材料を用いれば領域２３１および領域２３２を低抵抗化す
ることができる。
具体的には、酸化物半導体層１３０と導電層１４０および導電層１５０とが接することで
酸化物半導体層１３０内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層１３０内に残
留または外部から拡散する水素との相互作用により、領域２３１および領域２３２は低抵
抗のｎ型となる。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替
えて用いることができるものとする。また、「電極層」は、「配線」と言い換えることも
できる。
また、導電層１７０は、導電層１７１および導電層１７２の二層で形成される例を図示し
ているが、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明す
る他のトランジスタにも適用できる。
また、導電層１４０および導電層１５０は単層で形成される例を図示しているが、二層以
上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用
できる。
また、本発明の一態様のトランジスタは、図１５（Ａ）、（Ｂ）に示す構成であってもよ
い。図１５（Ａ）はトランジスタ１０２の上面図であり、図１５（Ａ）に示す一点鎖線Ｃ
１−Ｃ２方向の断面が図１５（Ｂ）に相当する。また、図１５（Ａ）に示す一点鎖線Ｃ３
−Ｃ４方向の断面は、図２０（Ｂ）に相当する。また、一点鎖線Ｃ１−Ｃ２方向をチャネ
ル長方向、一点鎖線Ｃ３−Ｃ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０２は、ゲート絶縁膜として作用する絶縁層１６０の端部とゲート電極層
として作用する導電層１７０の端部とを一致させない点を除き、トランジスタ１０１と同
様の構成を有する。トランジスタ１０２の構造は、導電層１４０および導電層１５０が絶
縁層１６０で広く覆われているため、導電層１４０および導電層１５０と導電層１７０と
の間の抵抗が高く、ゲートリーク電流の少ない特徴を有している。
トランジスタ１０１およびトランジスタ１０２は、導電層１７０と導電層１４０および導
電層１５０が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の
幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。一
方で、酸化物半導体層１３０にオフセット領域が形成されないため、オン電流の高いトラ
ンジスタを形成しやすい。
また、本発明の一態様のトランジスタは、図１６（Ａ）、（Ｂ）に示す構成であってもよ
い。図１６（Ａ）はトランジスタ１０３の上面図であり、図１６（Ａ）に示す一点鎖線Ｄ
１−Ｄ２方向の断面が図１６（Ｂ）に相当する。また、図１６（Ａ）に示す一点鎖線Ｄ３
−Ｄ４方向の断面は、図２０（Ａ）に相当する。また、一点鎖線Ｄ１−Ｄ２方向をチャネ
ル長方向、一点鎖線Ｄ３−Ｄ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０３は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接
する導電層１７０と、酸化物半導体層１３０、絶縁層１６０および導電層１７０を覆う絶
縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０
に設けられた開口部を通じて酸化物半導体層１３０と電気的に接続する導電層１４０およ
び導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層
１５０に接する絶縁層（平坦化膜）などを有していてもよい。
ここで、導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０は
ゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
また、図１６（Ｂ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２
３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は絶
縁層１７５と接しており、例えば絶縁層１７５として水素を含む絶縁材料を用いれば領域
２３１および領域２３２を低抵抗化することができる。
具体的には、絶縁層１７５を形成するまでの工程により領域２３１および領域２３２に生
じる酸素欠損と、絶縁層１７５から領域２３１および領域２３２に拡散する水素との相互
作用により、領域２３１および領域２３２は低抵抗のｎ型となる。なお、水素を含む絶縁
材料としては、例えば窒化シリコン膜や窒化アルミニウム膜などを用いることができる。
また、本発明の一態様のトランジスタは、図１７（Ａ）、（Ｂ）に示す構成であってもよ
い。図１７（Ａ）はトランジスタ１０４の上面図であり、図１７（Ａ）に示す一点鎖線Ｅ
１−Ｅ２方向の断面が図１７（Ｂ）に相当する。また、図１７（Ａ）に示す一点鎖線Ｅ３
−Ｅ４方向の断面は、図２０（Ａ）に相当する。また、一点鎖線Ｅ１−Ｅ２方向をチャネ
ル長方向、一点鎖線Ｅ３−Ｅ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０４は、導電層１４０および導電層１５０が酸化物半導体層１３０の端部
を覆うように接している点を除き、トランジスタ１０３と同様の構成を有する。
また、図１７（Ｂ）に示す領域３３１および領域３３４はソース領域、領域３３２および
領域３３５はドレイン領域、領域３３３はチャネル形成領域として機能することができる
。領域３３１および領域３３２はトランジスタ１０１における領域２３１および領域２３
２と同様に低抵抗化することができる。また、領域３３４および領域３３５はトランジス
タ１０３における領域２３１および領域２３２と同様に低抵抗化することができる。なお
、チャネル長方向における領域３３４および領域３３５の長さが１００ｎｍ以下、好まし
くは５０ｎｍ以下の場合には、ゲート電界の寄与によりオン電流は大きく低下しないため
、上述したような低抵抗化を行わない構成とすることもできる。
トランジスタ１０３およびトランジスタ１０４は、導電層１７０と導電層１４０および導
電層１５０が重なる領域を有さないセルフアライン構造である。セルフアライン構造のト
ランジスタはゲート電極層とソース電極層およびドレイン電極層間の寄生容量が極めて小
さいため、高速動作用途に適している。
また、本発明の一態様のトランジスタは、図１８（Ａ）、（Ｂ）に示す構成であってもよ
い。図１８（Ａ）はトランジスタ１０５の上面図であり、図１８（Ａ）に示す一点鎖線Ｆ
１−Ｆ２方向の断面が図１８（Ｂ）に相当する。また、図１８（Ａ）に示す一点鎖線Ｆ３
−Ｆ４方向の断面は、図２０（Ａ）に相当する。また、一点鎖線Ｆ１−Ｆ２方向をチャネ
ル長方向、一点鎖線Ｆ３−Ｆ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０５は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４０および導電
層１５０と、酸化物半導体層１３０、導電層１４０、導電層１５０と接する絶縁層１６０
と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、導電層１４０、導電
層１５０、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接
する絶縁層１８０を有する。また、必要に応じて絶縁層１８０に接する絶縁層などを有し
ていてもよい。
ここで、導電層１４０および導電層１５０は、酸化物半導体層１３０の上面と接し、側面
には接しない構成となっている。
トランジスタ１０５は、導電層１４０および導電層１５０が酸化物半導体層上にのみ形成
されている点を除き、トランジスタ１０１と同様の構成を有する。導電層１４０はソース
電極層として作用させることができ、導電層１５０はドレイン電極層として作用させるこ
とができる。
また、本発明の一態様のトランジスタは、図１９（Ａ）、（Ｂ）に示す構成であってもよ
い。図１９（Ａ）はトランジスタ１０６の上面図であり、図１９（Ａ）に示す一点鎖線Ｇ
１−Ｇ２方向の断面が図１９（Ｂ）に相当する。また、図１９（Ａ）に示す一点鎖線Ｇ３
−Ｇ４方向の断面は、図２０（Ａ）に相当する。また、一点鎖線Ｇ１−Ｇ２方向をチャネ
ル長方向、一点鎖線Ｇ３−Ｇ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０６は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４０および導電
層１５０と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電
層１７０と、絶縁層１２０、酸化物半導体層１３０、導電層１４０、導電層１５０、絶縁
層１６０、導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０を
有する。また、必要に応じて絶縁層１８０に接する絶縁層（平坦化膜）などを有していて
もよい。
ここで、導電層１４０および導電層１５０は、酸化物半導体層１３０の上面と接し、側面
には接しない構成となっている。
トランジスタ１０６は、導電層１４０および導電層１５０が酸化物半導体層１３０上のみ
に形成されている点を除き、トランジスタ１０３と同様の構成を有する。導電層１４０は
ソース電極層として作用させることができ、導電層１５０はドレイン電極層として作用さ
せることができる。
トランジスタ１０５およびトランジスタ１０６の構成では、導電層１４０および導電層１
５０が絶縁層１２０と接しない構成であるため、絶縁層１２０中の酸素が導電層１４０お
よび導電層１５０に奪われにくくなり、絶縁層１２０から酸化物半導体層１３０中への酸
素の供給を容易とすることができる。
なお、トランジスタ１０３における領域２３１および領域２３２、トランジスタ１０４お
よびトランジスタ１０６における領域３３４および領域３３５には、酸素欠損を形成し導
電率を高めるための不純物を添加してもよい。酸化物半導体層に酸素欠損を形成する不純
物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素
、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チ
タン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該
不純物の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラ
ズマイマージョンイオンインプランテーション法などを用いることができる。
不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属
元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸
素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物
半導体層の導電率を高くすることができる。
なお、不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、
酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導
電体を形成することができる。なお、ここでは、導電体化された酸化物半導体を酸化物導
電体という。
酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致して
いると推定される。このため、酸化物導電体層とソース電極層およびドレイン電極層とし
て機能する導電層との接触はオーミック接触であり、酸化物導電体層とソース電極層およ
びドレイン電極層として機能する導電層との接触抵抗を低減することができる。
また、本発明の一態様のトランジスタは、図２１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ
）、（Ｆ）に示すチャネル長方向の断面図、ならびに図２２（Ａ）、（Ｂ）に示すチャネ
ル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を
備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いること
で、更なるオン電流の増加や、しきい値電圧の制御を行うことができる。なお、図２１（
Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の
幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１
７０の幅よりも短くしてもよい。
オン電流を増加させるには、例えば、導電層１７０と導電層１７３を同電位とし、ダブル
ゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導
電層１７０とは異なる定電位を導電層１７３に供給すればよい。導電層１７０と導電層１
７３を同電位とするには、例えば、図２２（Ｂ）に示すように、導電層１７０と導電層１
７３とをコンタクトホールを介して電気的に接続すればよい。
また、図１４乃至図１９におけるトランジスタ１０１乃至トランジスタ１０６では、酸化
物半導体層１３０が単層である例を図示したが、酸化物半導体層１３０は積層であっても
よい。トランジスタ１０１乃至トランジスタ１０６の酸化物半導体層１３０は、図２３ま
たは図２４に示す酸化物半導体層１３０と入れ替えることができる。
図２３（Ａ）、（Ｂ）、（Ｃ）は、二層構造である酸化物半導体層１３０の上面図および
断面図である。図２３（Ａ）は上面図であり、図２３（Ａ）に示す一点鎖線Ａ１−Ａ２方
向の断面が図２３（Ｂ）に相当する。また、図２３（Ａ）に示す一点鎖線Ａ３−Ａ４方向
の断面が図２３（Ｃ）に相当する。
また、図２４（Ａ）、（Ｂ）、（Ｃ）は、三層構造である酸化物半導体層１３０の上面図
および断面図である。図２４（Ａ）は上面図であり、図２４（Ａ）に示す一点鎖線Ａ１−
Ａ２方向の断面が図２４（Ｂ）に相当する。また、図２４（Ａ）に示す一点鎖線Ａ３−Ａ
４方向の断面が図２４（Ｃ）に相当する。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃには、それ
ぞれ組成の異なる酸化物半導体層などを用いることができる。
また、本発明の一態様のトランジスタは、図２５（Ａ）、（Ｂ）に示す構成であってもよ
い。図２５（Ａ）はトランジスタ１０７の上面図であり、図２５（Ａ）に示す一点鎖線Ｈ
１−Ｈ２方向の断面が図２５（Ｂ）に相当する。また、図２５（Ａ）に示す一点鎖線Ｈ３
−Ｈ４方向の断面が図３１（Ａ）に相当する。また、一点鎖線Ｈ１−Ｈ２方向をチャネル
長方向、一点鎖線Ｈ３−Ｈ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０７は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に
接続する導電層１４０および導電層１５０と、当該積層、導電層１４０および導電層１５
０と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と
、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、酸化物半導体層
１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接
する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機
能を付加してもよい。
トランジスタ１０７は、領域２３１および領域２３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点、および導電層１４０および導電層１５０と絶縁層１６０
との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、ト
ランジスタ１０１と同様の構成を有する。
また、本発明の一態様のトランジスタは、図２６（Ａ）、（Ｂ）に示す構成であってもよ
い。図２６（Ａ）はトランジスタ１０８の上面図であり、図２６（Ａ）に示す一点鎖線Ｉ
１−Ｉ２方向の断面が図２６（Ｂ）に相当する。また、図２６（Ａ）に示す一点鎖線Ｉ３
−Ｉ４方向の断面が図３１（Ｂ）に相当する。また、一点鎖線Ｉ１−Ｉ２方向をチャネル
長方向、一点鎖線Ｉ３−Ｉ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０８は、絶縁層１６０および酸化物半導体層１３０ｃの端部が導電層１７
０の端部と一致しない点がトランジスタ１０７と異なる。
また、本発明の一態様のトランジスタは、図２７（Ａ）、（Ｂ）に示す構成であってもよ
い。図２７（Ａ）はトランジスタ１０９の上面図であり、図２７（Ａ）に示す一点鎖線Ｊ
１−Ｊ２方向の断面が図２７（Ｂ）に相当する。また、図２７（Ａ）に示す一点鎖線Ｊ３
−Ｊ４方向の断面が図３１（Ａ）に相当する。また、一点鎖線Ｊ１−Ｊ２方向をチャネル
長方向、一点鎖線Ｊ３−Ｊ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０９は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と接する酸
化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６
０と接する導電層１７０と、当該積層、酸化物半導体層１３０ｃ、絶縁層１６０および導
電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５
および絶縁層１８０に設けられた開口部を通じて当該積層と電気的に接続する導電層１４
０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および
導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。
トランジスタ１０９は、領域２３１および領域２３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点を除き、トランジスタ１０３と同様の構成を有する。
また、本発明の一態様のトランジスタは、図２８（Ａ）、（Ｂ）に示す構成であってもよ
い。図２８（Ａ）はトランジスタ１１０の上面図であり、図２８（Ａ）に示す一点鎖線Ｋ
１−Ｋ２方向の断面が図２８（Ｂ）に相当する。また、図２８（Ａ）に示す一点鎖線Ｋ３
−Ｋ４方向の断面が図３１（Ａ）に相当する。また、一点鎖線Ｋ１−Ｋ２方向をチャネル
長方向、一点鎖線Ｋ３−Ｋ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１１０は、領域２３１および領域２３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点を除き、トランジスタ１０４と同様の構成を有する。
また、本発明の一態様のトランジスタは、図２９（Ａ）、（Ｂ）に示す構成であってもよ
い。図２９（Ａ）はトランジスタ１１１の上面図であり、図２９（Ａ）に示す一点鎖線Ｌ
１−Ｌ２方向の断面が図２９（Ｂ）に相当する。また、図２９（Ａ）に示す一点鎖線Ｌ３
−Ｌ４方向の断面が図３１（Ａ）に相当する。また、一点鎖線Ｌ１−Ｌ２方向をチャネル
長方向、一点鎖線Ｌ３−Ｌ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１１１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化
物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に
接続する導電層１４０および導電層１５０と、当該積層、導電層１４０および導電層１５
０と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と
、絶縁層１６０と接する導電層１７０と、当該積層、導電層１４０、導電層１５０、酸化
物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層
１７５と接する絶縁層１８０とを有する。また、必要に応じて絶縁層１８０に接する絶縁
層（平坦化膜）などを有していてもよい。
トランジスタ１１１は、領域２３１および領域２３２において酸化物半導体層１３０が二
層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において
酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化
物半導体層１３０ｃ）である点、および導電層１４０および導電層１５０と絶縁層１６０
との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、ト
ランジスタ１０５と同様の構成を有する。
また、本発明の一態様のトランジスタは、図３０（Ａ）、（Ｂ）に示す構成であってもよ
い。図３０（Ａ）はトランジスタ１１２の上面図であり、図３０（Ａ）に示す一点鎖線Ｍ
１−Ｍ２方向の断面が図３０（Ｂ）に相当する。また、図３０（Ａ）に示す一点鎖線Ｍ３
−Ｍ４方向の断面が図３１（Ａ）に相当する。また、一点鎖線Ｍ１−Ｍ２方向をチャネル
長方向、一点鎖線Ｍ３−Ｍ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１１２は、領域３３１、領域３３２、領域３３４および領域３３５において
酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）であ
る点、領域３３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化
物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０６と
同様の構成を有する。
また、本発明の一態様のトランジスタは、図３２（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ
）、（Ｆ）に示すチャネル長方向の断面図、ならびに図３３（Ａ）、（Ｂ）に示すチャネ
ル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を
備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いること
で、更なるオン電流の増加や、しきい値電圧の制御を行うことができる。なお、図３２（
Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の
幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１
７０の幅よりも短くしてもよい。
また、本発明の一態様のトランジスタにおける導電層１４０（ソース電極層）および導電
層１５０（ドレイン電極層）は、図３４（Ａ）、（Ｂ）に示す上面図（酸化物半導体層１
３０、導電層１４０および導電層１５０のみを図示）のように酸化物半導体層の幅（ＷＯ
Ｓ）よりも導電層１４０および導電層１５０の幅（ＷＳＤ）が長く形成されていてもよい
し、短く形成されていてもよい。ＷＯＳ≧ＷＳＤ（ＷＳＤはＷＯＳ以下）とすることで、
ゲート電界が酸化物半導体層１３０全体にかかりやすくなり、トランジスタの電気特性を
向上させることができる。
本発明の一態様のトランジスタ（トランジスタ１０１乃至トランジスタ１１２）では、い
ずれの構成においても、ゲート電極層である導電層１７０は、ゲート絶縁膜である絶縁層
１６０を介して酸化物半導体層１３０のチャネル幅方向を電気的に取り囲み、オン電流が
高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ
（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
また、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを有するトランジスタ、な
らびに酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃ
を有するトランジスタにおいては、酸化物半導体層１３０を構成する二層または三層の材
料を適切に選択することで酸化物半導体層１３０ｂに電流を流すことができる。酸化物半
導体層１３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得
ることができる。なお、酸化物半導体層１３０ｂを厚くすると、オン電流を向上させるこ
とができる。例えば、酸化物半導体層１３０ｂの膜厚を１００ｎｍ乃至２００ｎｍとして
もよい。
以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与する
ことができる。
なお、本明細書において、チャネル長とは、例えば、トランジスタの上面図において、半
導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート
電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域ま
たはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らな
い。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。その
ため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の
値、最大値、最小値または平均値とする。
また、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体
の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領
域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのト
ランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一
つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細
書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、
最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ
ル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示される
チャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、
ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よ
りも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構
造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、
半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、見
かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。
例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という
仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチ
ャネル幅を正確に測定することは困難である。
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕ
ｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書
では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネ
ル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実
効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル
幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像を解析することな
どによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求め
る場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャ
ネル幅を用いて計算する場合とは異なる値をとる場合がある。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
（実施の形態３）
本実施の形態では、実施の形態２に示したトランジスタの構成要素について詳細を説明す
る。
基板１１５は、図１（Ａ）におけるシリコン基板４０、絶縁層８１、絶縁層８２、絶縁層
８３および絶縁層８４を含む構成に相当する。なお、シリコン基板にｐ−ｃｈ型のトラン
ジスタを形成する場合、ｎ−型の導電型を有するシリコン基板を用いることが好ましい。
または、ｎ−型またはｉ型のシリコン層を有するＳＯＩ基板であってもよい。またシリコ
ン基板に設けるトランジスタがｐ−ｃｈ型である場合は、トランジスタを形成する面の面
方位が（１１０）面であるシリコン基板を用いることが好ましい。（１１０）面にｐ−ｃ
ｈ型トランジスタを形成することで、移動度を高くすることができる。
絶縁層１２０は、図１（Ａ）における絶縁層８５に相当する。絶縁層１２０は、基板１１
５からの不純物の拡散を防止する役割を有するほか、酸化物半導体層１３０に酸素を供給
する役割を担うことができる。したがって、絶縁層１２０は酸素を含む絶縁膜であること
が好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例え
ば、膜の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の
加熱処理で行われるＴＤＳ法にて、酸素原子に換算しての酸素の放出量が１．０×１０１
９ａｔｏｍｓ／ｃｍ３以上である膜とする。絶縁層１２０は、層間絶縁膜としての機能も
有する。その場合は、表面が平坦になるようにＣＭＰ法等で平坦化処理を行ってもよい。
例えば、絶縁層１２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化
窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム
、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜
、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒
化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であ
ってもよい。
なお、本実施の形態では、トランジスタが有する酸化物半導体層１３０が酸化物半導体層
１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを絶縁層１２０側から
順に積んだ三層構造である場合を主として詳細を説明する。
なお、酸化物半導体層１３０が単層の場合は、上記酸化物半導体層１３０ｂに相当する層
を用いればよい。
また、酸化物半導体層１３０が二層の場合は、酸化物半導体層１３０ｂに相当する層およ
び酸化物半導体層１３０ｃに相当する層を絶縁層１２０側から順に積んだ積層を用いれば
よい。この構成の場合、酸化物半導体層１３０ｂと酸化物半導体層１３０ｃとを入れ替え
ることもできる。
また、酸化物半導体層１３０が四層以上である場合は、例えば、本実施の形態で説明する
三層構造の酸化物半導体層１３０に対して他の酸化物半導体層を積む構成や当該三層構造
におけるいずれかの界面に他の酸化物半導体層を挿入する構成とすることができる。
一例としては、酸化物半導体層１３０ｂには、酸化物半導体層１３０ａおよび酸化物半導
体層１３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸
化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン
化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャッ
プ）を差し引いた値として求めることができる。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂを構
成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層１３
０ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上で
あって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近
い酸化物半導体で形成することが好ましい。
このような構造において、導電層１７０に電界を印加すると、酸化物半導体層１３０のう
ち、伝導帯下端のエネルギーが最も小さい酸化物半導体層１３０ｂにチャネルが形成され
る。
また、酸化物半導体層１３０ａは、酸化物半導体層１３０ｂを構成する金属元素を一種以
上含んで構成されるため、酸化物半導体層１３０ｂと絶縁層１２０が接した場合の界面と
比較して、酸化物半導体層１３０ｂと酸化物半導体層１３０ａとの界面には界面準位が形
成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのし
きい値電圧が変動することがある。したがって、酸化物半導体層１３０ａを設けることに
より、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
また、当該トランジスタの信頼性を向上させることができる。
また、酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂを構成する金属元素を一種以
上含んで構成されるため、酸化物半導体層１３０ｂとゲート絶縁膜（絶縁層１６０）が接
した場合の界面と比較して、酸化物半導体層１３０ｂと酸化物半導体層１３０ｃとの界面
ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層１３０ｃを設ける
ことにより、トランジスタの電界効果移動度を高くすることができる。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ
、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体層１３０ｂよりも高い原
子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好
ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合する
ため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化
物半導体層１３０ａおよび酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂよりも酸
素欠損が生じにくいということができる。
また、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０
ｃとして用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが
好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用
いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを
含むことが好ましい。
スタビライザーとしては、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、またはＺｒ等がある。また、他のス
タビライザーとしては、ランタノイドであるＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ
、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化ガリウム、酸化亜鉛、Ｉ
ｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ
酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−
Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化
物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ
−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−
Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化
物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ
−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−
Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉ
ｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ
酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として
有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていても
よい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜と
も呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用
いてもよい。なお、Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄから選ばれた一つの
金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且
つ、ｎは整数）で表記される材料を用いてもよい。
なお、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃが、
少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ
、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体層１
３０ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層１３０ｂをＩ
ｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物半導体層１３０ｃをＩｎ：Ｍ：Ｚ
ｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２
よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．
５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半
導体層１３０ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させる
ことができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度
が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃにおけるＺｎおよびＯを除いた場
合において、ＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、
Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７
５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層１３０ｂのＺｎおよびＯを除いての
ＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔ
ｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉ
ｃ％未満とする。
また、酸化物半導体層１３０ｂは、酸化物半導体層１３０ａおよび酸化物半導体層１３０
ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌
道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌
道が重なるため、ＩｎがＭよりも多い組成となる酸化物はＩｎがＭと同等または少ない組
成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層１３０ｂにイン
ジウムの含有量が多い酸化物を用いることで、高い電界効果移動度のトランジスタを実現
することができる。
酸化物半導体層１３０ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５
０ｎｍ以下、さらに好ましくは５ｎｍ以上２５ｎｍ以下とする。また、酸化物半導体層１
３０ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上１５０ｎｍ以下、
さらに好ましくは１５ｎｍ以上１００ｎｍ以下とする。また、酸化物半導体層１３０ｃの
厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上３０ｎｍ以下、さらに好ましく
は３ｎｍ以上１５ｎｍ以下とする。また、酸化物半導体層１３０ｂは、酸化物半導体層１
３０ａおよび酸化物半導体層１３０ｃより厚い方が好ましい。
なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するため
には、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性（ｉ型）または実
質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャ
リア密度が、１×１０１７／ｃｍ３未満であること、１×１０１５／ｃｍ３未満であるこ
と、あるいは１×１０１３／ｃｍ３未満であることを指す。
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属
元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密
度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与す
る。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある
。したがって、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層
１３０ｃの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒ
ｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で見積もられるシリコン濃度が
１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満
、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満となる領域を有するように制御
する。また、水素濃度が、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１
９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さら
に好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下になる領域を有するように制御する。
また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体
層のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８
ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに
好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物
半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないため
には、例えばシリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０
１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満に
なる領域を有するように制御する。また、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未
満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａ
ｔｏｍｓ／ｃｍ３未満になる領域を有するように制御する。
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジ
スタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５
Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅当りのオフ電流を数ｙ
Ａ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるた
め、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジ
スタのようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート
絶縁膜と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱
が起こり、トランジスタの電界効果移動度が低くなる。このような観点からも、酸化物半
導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。
したがって、酸化物半導体層１３０を酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ
、酸化物半導体層１３０ｃの積層構造とすることで、酸化物半導体層１３０ｂにチャネル
を形成することができ、高い電界効果移動度および安定した電気特性を有したトランジス
タを形成することができる。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃのバンド構
造においては、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層１
３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃの組成が近似することにより
、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層１３０ａ
、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃは組成が異なる層の積層体ではある
が、物性的に連続であるということもでき、図面において、当該積層体のそれぞれの界面
は破線で表している。
主成分を共通として積層された酸化物半導体層１３０は、各層を単に積層するのではなく
連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の
井戸構造（Ｕ Ｓｈａｐｅ Ｗｅｌｌ））が形成されるように作製する。すなわち、各層
の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しな
いように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在し
ていると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結
合により消滅してしまう。
例えば、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃにはＩｎ：Ｇａ：Ｚｎ＝
１：３：２、１：３：３、１：３：４、１：３：６、１：４：５、１：６：４または１：
９：６（原子数比）、酸化物半導体層１３０ｂにはＩｎ：Ｇａ：Ｚｎ＝１：１：１、２：
１：３、５：５：６、３：１：２、または４：２：４．１（原子数比）などのＩｎ−Ｇａ
−Ｚｎ酸化物などを用いることができる。なお、酸化物半導体層１３０ａ、酸化物半導体
層１３０ｂ、および酸化物半導体層１３０ｃの原子数比はそれぞれ、誤差として上記の原
子数比のプラスマイナス４０％の変動を含む。
酸化物半導体層１３０における酸化物半導体層１３０ｂはウェル（井戸）となり、酸化物
半導体層１３０を用いたトランジスタにおいて、チャネルは酸化物半導体層１３０ｂに形
成される。なお、酸化物半導体層１３０は伝導帯下端のエネルギーが連続的に変化してい
るため、Ｕ字型井戸とも呼ぶことができる。また、このような構成で形成されたチャネル
を埋め込みチャネルということもできる。
また、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃと、酸化シリコン膜などの
絶縁層との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物
半導体層１３０ａおよび酸化物半導体層１３０ｃがあることにより、酸化物半導体層１３
０ｂと当該トラップ準位とを遠ざけることができる。
ただし、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃの伝導帯下端のエネルギ
ーと、酸化物半導体層１３０ｂの伝導帯下端のエネルギーとの差が小さい場合、酸化物半
導体層１３０ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。電子
がトラップ準位に捕獲されることで、絶縁層界面にマイナスの電荷が生じ、トランジスタ
のしきい値電圧はプラス方向にシフトしてしまう。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃには、
結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタ
に安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、
フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
ソース電極層として作用する導電層１４０およびドレイン電極層として作用する導電層１
５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ
、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる
。代表的には、特に酸素と結合しやすいＴｉや、後のプロセス温度が比較的高くできるこ
となどから、融点の高いＷを用いることがより好ましい。また、低抵抗のＣｕやＣｕ−Ｍ
ｎなどの合金と上記材料との積層を用いてもよい。
上記材料は酸化物半導体層から酸素を引き抜く性質を有する。そのため、上記材料と接し
た酸化物半導体層の一部の領域では酸化物半導体層中の酸素が脱離し、酸素欠損が形成さ
れる。層中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著に
ｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインと
して作用させることができる。
また、導電層１４０および導電層１５０にＷを用いる場合には、窒素をドーピングしても
よい。窒素をドーピングすることで酸素を引き抜く性質を適度に弱めることができ、ｎ型
化した領域がチャネル領域まで拡大することを防ぐことができる。また、上記の導電層を
ｎ型の半導体層との積層とし、ｎ型の半導体層と酸化物半導体層を接触させることによっ
てもｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。ｎ型の半導体
層としては、窒素が添加されたＩｎ−Ｇａ−Ｚｎ酸化物、酸化亜鉛、酸化インジウム、酸
化スズ、酸化インジウムスズなどを用いることができる。
ゲート絶縁膜として作用する絶縁層１６０には、酸化アルミニウム、酸化マグネシウム、
酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸
化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、
酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、
絶縁層１６０は上記材料の積層であってもよい。なお、絶縁層１６０に、Ｌａ、窒素、Ｚ
ｒなどを、不純物として含んでいてもよい。
また、絶縁層１６０の積層構造の一例について説明する。絶縁層１６０は、例えば、酸素
、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化
シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比
誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁層１６０の膜厚を
大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オ
フ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハ
フニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したが
って、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウム
を用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる
。ただし、本発明の一態様は、これらに限定されない。
また、酸化物半導体層１３０と接する絶縁層１２０および絶縁層１６０においては、窒素
酸化物に起因する準位密度が低い領域を有していてもよい。当該窒素酸化物に起因する準
位密度は、酸化物半導体のエネルギーギャップ内に形成され得る場合がある。上記酸化物
絶縁層として、窒素酸化物の放出量の少ない酸化窒化シリコン膜、または窒素酸化物の放
出量の少ない酸化窒化アルミニウム膜等を用いることができる。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、昇温脱離ガス分析法（ＴＤＳ
（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、窒
素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出
量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、アンモニア
の放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以
下の加熱処理による放出量とする。
絶縁層１２０および絶縁層１６０として、上記酸化物絶縁層を用いることで、トランジス
タのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動
を低減することができる。
ゲート電極層として作用する導電層１７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ
、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を
用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。
また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材
料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層
、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕま
たはＣｕ−Ｍｎ等の合金や上記材料とＣｕまたはＣｕ−Ｍｎ等の合金との積層を用いても
よい。本実施の形態では、導電層１７１に窒化タンタル、導電層１７２にタングステンを
用いて導電層１７０を形成する。
絶縁層１７５には、水素を含む窒化シリコン膜または窒化アルミニウム膜などを用いるこ
とができる。実施の形態２に示したトランジスタ１０３、トランジスタ１０４、トランジ
スタ１０６、トランジスタ１０９、トランジスタ１１０、およびトランジスタ１１２では
、絶縁層１７５として水素を含む絶縁膜を用いることで酸化物半導体層の一部をｎ型化す
ることができる。また、窒化絶縁膜は水分などのブロッキング膜としての作用も有し、ト
ランジスタの信頼性を向上させることができる。
また、絶縁層１７５としては酸化アルミニウム膜を用いることもできる。特に、実施の形
態２に示したトランジスタ１０１、トランジスタ１０２、トランジスタ１０５、トランジ
スタ１０７、トランジスタ１０８、およびトランジスタ１１１では絶縁層１７５に酸化ア
ルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物
、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミ
ニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性
の変動要因となる水素、水分などの不純物の酸化物半導体層１３０への混入防止、酸化物
半導体層１３０を構成する主成分材料である酸素の酸化物半導体層からの放出防止、絶縁
層１２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適して
いる。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体層中に拡散させることも
できる。
また、絶縁層１７５上には絶縁層１８０が形成されていることが好ましい。当該絶縁層に
は、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリ
コン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ラ
ンタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用い
ることができる。また、当該絶縁層は上記材料の積層であってもよい。
ここで、絶縁層１８０は絶縁層１２０と同様に化学量論組成よりも多くの酸素を有するこ
とが好ましい。絶縁層１８０から放出される酸素は絶縁層１６０を経由して酸化物半導体
層１３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形
成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの
電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタ
の微細化によりトランジスタの電気特性が悪化することが知られており、チャネル幅が縮
小するとオン電流は低下する。
本発明の一態様のトランジスタ１０７乃至トランジスタ１１２では、チャネルが形成され
る酸化物半導体層１３０ｂを覆うように酸化物半導体層１３０ｃが形成されており、チャ
ネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲ
ート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電
流を大きくすることができる。
また、本発明の一態様のトランジスタでは、前述したように酸化物半導体層１３０のチャ
ネル幅方向を電気的に取り囲むようにゲート電極層（導電層１７０）が形成されているた
め、酸化物半導体層１３０に対しては上面に垂直な方向からのゲート電界に加えて、側面
に垂直な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的
にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を
高められる。
また、本発明の一態様における酸化物半導体層１３０が二層または三層のトランジスタで
は、チャネルが形成される酸化物半導体層１３０ｂを酸化物半導体層１３０ａ上に形成す
ることで界面準位を形成しにくくする効果を有する。また、本発明の一態様における酸化
物半導体層１３０が三層のトランジスタでは、酸化物半導体層１３０ｂを三層構造の中間
に位置する層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有
する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定
化や、Ｓ値（サブスレッショルド値）を低減させることができる。したがって、ゲート電
圧ＶＧが０Ｖ時の電流を下げることができ、消費電力を低減させることができる。また、
トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させ
ることができる。また、本発明の一態様のトランジスタは、微細化にともなう電気特性の
劣化が抑えられることから、集積度の高い半導体装置の形成に適しているといえる。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
（実施の形態４）
本実施の形態では、実施の形態２で説明したトランジスタ１０１、およびトランジスタ１
０７の作製方法を説明する。
まず、基板１１５に含まれるｐ−ｃｈ型シリコントランジスタの作製方法の一例を説明す
る。シリコン基板としては、ｎ−型の単結晶シリコン基板を用い、表面に絶縁層（フィー
ルド酸化膜とも言う）で分離した素子形成領域を形成する。素子分離領域の形成は、ＬＯ
ＣＯＳ法（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）やＳＴＩ法（Ｓｈ
ａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。
ここで基板は単結晶シリコン基板に限らず、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌ
ａｔｏｒ）基板等を用いることもできる。
次に、素子形成領域を覆うようにゲート絶縁膜を形成する。例えば、熱処理を行い素子形
成領域の表面を酸化させることにより酸化シリコン膜を形成する。また、酸化シリコン膜
を形成した後に窒化処理を行うことによって酸化シリコン膜の表面を窒化させてもよい。
次に、ゲート絶縁膜を覆うように導電膜を形成する。導電膜としては、Ｔａ、Ｗ、Ｔｉ、
Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｂ等から選択された元素またはこれらの元素を主成分とする
合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金
属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶
シリコンに代表される半導体材料により形成することもできる。
次に、導電膜を選択的にエッチングすることによって、ゲート絶縁膜上にゲート電極層を
形成する。
次に、ゲート電極層を覆うように酸化シリコン膜または窒化シリコン膜等の絶縁膜を形成
し、エッチバックを行ってゲート電極層の側面にサイドウォールを形成する。
次に、素子形成領域以外を覆うようにレジストマスクを選択的に形成し、当該レジストマ
スクおよびゲート電極層をマスクとして不純物元素を導入することによってｐ＋型の不純
物領域を形成する。ここでは、ｐ−ｃｈ型のトランジスタを形成するため、不純物元素と
しては、ｐ型を付与する不純物元素であるＢやＧａ等を用いることができる。
以上でシリコン基板に活性領域を有するｐ−ｃｈ型のトランジスタが完成する。なお、当
該トランジスタ上には窒化シリコン膜や酸化アルミニウム膜などのパッシベーション膜を
形成することが好ましい。
次に、トランジスタを形成したシリコン基板上に層間絶縁膜を形成し、各種コンタクトプ
ラグおよび各種配線を形成する。また、実施の形態１で説明したように水素の拡散を防止
する酸化アルミニウム等の絶縁層を形成する。基板１１５には、上述したトランジスタが
形成されたシリコン基板、当該シリコン基板上に形成された層間絶縁膜等が含まれる。
続いて、図３５および図３６を用いてトランジスタ１０２の作製方法を説明する。なお、
図面の左側にはトランジスタのチャネル長方向の断面を示し、右側にはチャネル幅方向の
断面を示す。また、チャネル幅方向の図面は拡大図のため、各要素の見かけ上の膜厚は左
右の図面で異なる。
酸化物半導体層１３０は、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化
物半導体層１３０ｃの三層構造である場合を例示する。酸化物半導体層１３０が二層構造
の場合は、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂの二層とし、酸化物半
導体層１３０が単層構造の場合は、酸化物半導体層１３０ｂの一層とすればよい。
まず、基板１１５上に絶縁層１２０を形成する。基板１１５の種類および絶縁層１２０の
材質は実施の形態３の説明を参照することができる。なお、絶縁層１２０は、スパッタ法
、ＣＶＤ法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法などを用いて
形成することができる。
また、絶縁層１２０にイオン注入法、イオンドーピング法、プラズマイマージョンイオン
インプランテーション法、プラズマ処理法などを用いて酸素を添加してもよい。酸素を添
加することによって、絶縁層１２０から酸化物半導体層１３０への酸素の供給をさらに容
易にすることができる。
なお、基板１１５の表面が絶縁体であり、後に設ける酸化物半導体層１３０への不純物拡
散の影響が無い場合は、絶縁層１２０を設けない構成とすることができる。
次に、絶縁層１２０上に酸化物半導体層１３０ａとなる酸化物半導体膜１３０Ａ、酸化物
半導体層１３０ｂとなる酸化物半導体膜１３０Ｂ、および酸化物半導体層１３０ｃとなる
酸化物半導体膜１３０Ｃをスパッタ法、ＣＶＤ法、ＭＢＥ法などを用いて成膜する（図３
５（Ａ）参照）。
酸化物半導体層１３０が積層構造である場合、酸化物半導体膜はロードロック室を備えた
マルチチャンバー方式の成膜装置（例えばスパッタ装置）を用いて各層を大気に触れさせ
ることなく連続して積層することが好ましい。スパッタ装置における各チャンバーは、酸
化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような
吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程
度まで）できること、かつ、基板を１００℃以上、好ましくは５００℃以上に加熱できる
ことが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系か
らチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好まし
い。また、ターボ分子ポンプとクライオポンプを組み合わせた排気系を用いてもよい。
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパ
ッタガスを高純度化することが好ましい。スパッタガスとして用いる酸素ガスやアルゴン
ガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下
にまで高純度化することで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐ
ことができる。
酸化物半導体膜１３０Ａ、酸化物半導体膜１３０Ｂ、および酸化物半導体膜１３０Ｃには
、実施の形態３で説明した材料を用いることができる。成膜法にスパッタ法を用いる場合
は、実施の形態３で説明した材料をターゲットとして成膜することができる。なお、酸化
物半導体膜１３０Ａ、酸化物半導体膜１３０Ｂ、および酸化物半導体膜１３０Ｃの原子数
比はそれぞれ、誤差として上記の原子数比のプラスマイナス４０％の変動を含む。例えば
、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１の材料をターゲットに用いてスパッタ法で成膜した
膜の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３になることがある。
ただし、実施の形態３に詳細を記したように、酸化物半導体膜１３０Ｂには酸化物半導体
膜１３０Ａおよび酸化物半導体膜１３０Ｃよりも電子親和力が大きい材料を用いる。
なお、酸化物半導体膜の成膜には、スパッタ法を用いることが好ましい。スパッタ法とし
ては、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ法等を用いることができる。
酸化物半導体膜１３０Ｃの形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は
、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガ
ス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また
、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補
うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によっ
て、酸化物半導体膜１３０Ａ、酸化物半導体膜１３０Ｂ、および酸化物半導体膜１３０Ｃ
の結晶性を高め、さらに絶縁層１２０、酸化物半導体膜１３０Ａ、酸化物半導体膜１３０
Ｂ、および酸化物半導体膜１３０Ｃから水素や水などの不純物を除去することができる。
なお、第１の加熱処理は、後述する酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、
および酸化物半導体層１３０ｃを形成するエッチングの後に行ってもよい。
次に、酸化物半導体膜１３０Ａ上に第１の導電層を形成する。第１の導電層は、例えば、
次の方法を用いて形成することができる。
まず、酸化物半導体膜１３０Ａ上に第１の導電膜を形成する。第１の導電膜としては、Ａ
ｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、および当該金属材料
の合金から選ばれた材料の単層、または積層を用いることができる。
次に、第１の導電膜上にレジスト膜を形成し、当該レジスト膜に対して電子ビーム露光、
液浸露光、ＥＵＶ露光などの方法を用いて露光し、現像処理を行うことで第１のレジスト
マスクを形成する。なお、第１の導電膜とレジスト膜の間には密着剤として有機塗布膜を
形成することが好ましい。また、ナノインプリントリソグラフィ法を用いて第１のレジス
トマスクを形成してもよい。
次に、第１のレジストマスクを用いて、第１の導電膜を選択的にエッチングし、第１のレ
ジストマスクをアッシングすることにより導電層を形成する。
次に、上記導電層をハードマスクとして用い、酸化物半導体膜１３０Ａ、酸化物半導体膜
１３０Ｂ、および酸化物半導体膜１３０Ｃを選択的にエッチングして上記導電層を取り除
き、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃ
の積層からなる酸化物半導体層１３０を形成する（図３５（Ｂ）参照）。なお、上記導電
層を形成せずに、第１のレジストマスクを用いて酸化物半導体層１３０を形成してもよい
。ここで、酸化物半導体層１３０に対して酸素イオンを注入してもよい。
次に、酸化物半導体層１３０を覆うように第２の導電膜を形成する。第２の導電膜として
は、実施の形態６で説明した導電層１４０および導電層１５０に用いることのできる材料
で形成すればよい。第２の導電膜の形成には、スパッタ法、ＣＶＤ法、ＭＢＥ法などを用
いることができる。
次に、ソース領域およびドレイン領域となる部分の上に第２のレジストマスクを形成する
。そして、第２の導電膜の一部をエッチングし、導電層１４０および導電層１５０を形成
する（図３５（Ｃ）参照）。
次に、酸化物半導体層１３０、導電層１４０および導電層１５０上に絶縁膜１６０Ａを形
成する。絶縁膜１６０Ａは、実施の形態３で説明した絶縁層１６０に用いることのできる
材料で形成すればよい。絶縁膜１６０Ａの形成には、スパッタ法、ＣＶＤ法、ＭＢＥ法な
どを用いることができる。
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の条件
で行うことができる。第２の加熱処理により、酸化物半導体層１３０に注入した酸素を酸
化物半導体層１３０の全体に拡散させることができる。なお、第２の加熱処理を行わずに
、第３の加熱処理で上記効果を得てもよい。
次に、絶縁膜１６０Ａ上に導電層１７０となる第３の導電膜１７１Ａおよび第４の導電膜
１７２Ａを形成する。第３の導電膜１７１Ａおよび第４の導電膜１７２Ａは、実施の形態
３で説明した導電層１７１および導電層１７２に用いることのできる材料で形成すればよ
い。第３の導電膜１７１Ａおよび第４の導電膜１７２Ａの形成には、スパッタ法、ＣＶＤ
法、ＭＢＥ法などを用いることができる。
次に、第４の導電膜１７２Ａ上に第３のレジストマスク１５６を形成する（図３６（Ａ）
参照）。そして、当該レジストマスクを用いて、第３の導電膜１７１Ａ、第４の導電膜１
７２Ａおよび絶縁膜１６０Ａを選択的にエッチングし、導電層１７１および導電層１７２
からなる導電層１７０、および絶縁層１６０を形成する（図３６（Ｂ）参照）。なお、絶
縁膜１６０Ａをエッチングしない構造とすれば、トランジスタ１０２を作製することがで
きる。
次に、酸化物半導体層１３０、導電層１４０、導電層１５０、絶縁層１６０および導電層
１７０上に絶縁層１７５を形成する。絶縁層１７５の材質は、実施の形態３の説明を参照
することができる。トランジスタ１０１の場合は、酸化アルミニウム膜を用いることが好
ましい。絶縁層１７５は、スパッタ法、ＣＶＤ法、ＭＢＥ法などで形成することができる
。
次に、絶縁層１７５上に絶縁層１８０を形成する（図３６（Ｃ）参照）。絶縁層１８０の
材質は、実施の形態３の説明を参照することができる。また、絶縁層１８０は、スパッタ
法、ＣＶＤ法、ＭＢＥ法などで形成することができる。
また、絶縁層１７５および／または絶縁層１８０にイオン注入法、イオンドーピング法、
プラズマイマージョンイオンインプランテーション法、プラズマ処理法などを用いて酸素
を添加してもよい。酸素を添加することによって、絶縁層１７５および／または絶縁層１
８０から酸化物半導体層１３０への酸素の供給をさらに容易にすることができる。
次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理と同様の条件
で行うことができる。第３の加熱処理により、絶縁層１２０、絶縁層１７５、絶縁層１８
０から過剰酸素が放出されやすくなり、酸化物半導体層１３０の酸素欠損を低減すること
ができる。
次に、トランジスタ１０７の作製方法について説明する。なお、上述したトランジスタ１
０２の作製方法と重複する工程の詳細な説明は省略する。
基板１１５上に絶縁層１２０を形成し、当該絶縁層上に酸化物半導体層１３０ａとなる酸
化物半導体膜１３０Ａ、および酸化物半導体層１３０ｂとなる酸化物半導体膜１３０Ｂを
スパッタ法、ＣＶＤ法、ＭＢＥ法などを用いて成膜する（図３７（Ａ）参照）。
次に、第１の導電膜を酸化物半導体膜１３０Ｂ上に形成し、前述した方法と同様に第１の
レジストマスクを用いて導電層を形成する、そして、当該導電層をハードマスクとして酸
化物半導体膜１３０Ａおよび酸化物半導体膜１３０Ｂを選択的にエッチングし、上記導電
層を取り除いて酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層を形
成する（図３７（Ｂ）参照）。なお、ハードマスクを形成せずに、第１のレジストマスク
を用いて当該積層を形成してもよい。ここで、酸化物半導体層１３０ａおよび酸化物半導
体層１３０ｂに対して酸素イオンを注入してもよい。
次に、上記積層を覆うように第２の導電膜を形成する。そして、ソース領域およびドレイ
ン領域となる部分の上に第２のレジストマスクを形成し、当該第２のレジストマスクを用
いて第２の導電膜の一部をエッチングし、導電層１４０および導電層１５０を形成する（
図３７（Ｃ）参照）。
次に、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂの積層上、ならびに導電層
１４０および導電層１５０上に酸化物半導体層１３０ｃとなる酸化物半導体膜１３０Ｃを
形成する。さらに、酸化物半導体膜１３０Ｃ上に絶縁膜１６０Ａ、第３の導電膜１７１Ａ
および第４の導電膜１７２Ａを形成する。
次に、第４の導電膜１７２Ａ上に第３のレジストマスク１５６を形成する（図３８（Ａ）
参照）。そして、当該レジストマスクを用いて、第３の導電膜１７１Ａ、第４の導電膜１
７２Ａ、絶縁膜１６０Ａ、および酸化物半導体膜１３０Ｃを選択的にエッチングし、導電
層１７１および導電層１７２からなる導電層１７０、絶縁層１６０、および酸化物半導体
層１３０ｃを形成する（図３８（Ｂ）参照）。なお、絶縁膜１６０Ａおよび酸化物半導体
膜１３０Ｃを第４のレジストマスクを用いてエッチングすることで、トランジスタ１０８
を作製することができる。
次に、絶縁層１２０、酸化物半導体層１３０（酸化物半導体層１３０ａ、酸化物半導体層
１３０ｂ、酸化物半導体層１３０ｃ）、導電層１４０、導電層１５０、絶縁層１６０およ
び導電層１７０上に絶縁層１７５および絶縁層１８０を形成する（図３８（Ｃ）参照）。
以上の工程において、トランジスタ１０７を作製することができる。
次に、トランジスタ１１１の作製方法について説明する。なお、上述したトランジスタ１
０２の作製方法と重複する工程の詳細な説明は省略する。
基板１１５上に絶縁層１２０を形成し、当該絶縁層上に酸化物半導体層１３０ａとなる酸
化物半導体膜１３０Ａ、および酸化物半導体層１３０ｂとなる酸化物半導体膜１３０Ｂを
スパッタ法、ＣＶＤ法、ＭＢＥ法などを用いて成膜する。そして、第１の導電膜を酸化物
半導体膜１３０Ｂ上に形成し、第１のレジストマスクを用いて導電層１４１ａを形成する
（図３９（Ａ）参照）。
そして、導電層１４１ａをハードマスクとして酸化物半導体膜１３０Ａおよび酸化物半導
体膜１３０Ｂを選択的にエッチングし、酸化物半導体層１３０ａ、酸化物半導体層１３０
ｂおよび導電層１４１ａからなる積層を形成する（図３９（Ｂ）参照）。ここで、酸化物
半導体層１３０ａおよび酸化物半導体層１３０ｂに対して酸素イオンを注入してもよい。
次に、ソース領域およびドレイン領域となる部分の上に第２のレジストマスクを形成し、
当該第２のレジストマスクを用いて導電層１４１ａの一部をエッチングし、導電層１４０
および導電層１５０を形成する（図３９（Ｃ）参照）。
次に、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂの積層上、ならびに導電層
１４０および導電層１５０上に酸化物半導体層１３０ｃとなる酸化物半導体膜１３０Ｃを
形成する。さらに、酸化物半導体膜１３０Ｃ上に絶縁膜１６０Ａ、第３の導電膜１７１Ａ
および第４の導電膜１７２Ａを形成する。
次に、第４の導電膜１７２Ａ上に第３のレジストマスク１５６を形成する（図４０（Ａ）
参照）。そして、当該第３のレジストマスクを用いて、第３の導電膜１７１Ａ、第４の導
電膜１７２Ａ、絶縁膜１６０Ａ、および酸化物半導体膜１３０Ｃを選択的にエッチングし
、導電層１７１および導電層１７２からなる導電層１７０、絶縁層１６０、および酸化物
半導体層１３０ｃを形成する（図４０（Ｂ）参照）。
次に、絶縁層１２０、酸化物半導体層１３０（酸化物半導体層１３０ａ、酸化物半導体層
１３０ｂ、酸化物半導体層１３０ｃ）、導電層１４０、導電層１５０、絶縁層１６０およ
び導電層１７０上に絶縁層１７５および絶縁層１８０を形成する（図４０（Ｃ）参照）。
以上の工程において、トランジスタ１１１を作製することができる。
なお、本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的に
はスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱
ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏ
ｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａ
ｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を
大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで
成膜を行ってもよい。
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバ
ーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（
アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。例えば２種類以上の
原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらない
ように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。ある
いは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第
２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層
を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に
積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数
回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガ
ス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり
、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された
金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ
−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメ
チルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる
ことができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチ
ルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル
亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒と
ハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハ
フニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド
）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（
Ｏ３）の２種類のガスを用いる。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒
とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３
）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材
料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、ア
ルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）など
がある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサク
ロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供
給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ
２ガスを順次導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４
ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ
膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次導入してＩｎ−Ｏ層を形
成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次導入してＧａＯ層を形成し、更に
その後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次導入してＺｎＯ層を形成する。なお、これ
らの層の順番はこの例に限らない。これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ
−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変え
てＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含ま
ないＯ３ガスを用いる方が好ましい。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
（実施の形態５）
以下では、本発明の一態様に用いることのできる酸化物半導体膜の構造について説明する
。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、
「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう
。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓ
ｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜
、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（
高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。
一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバ
ウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると
、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は
、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映し
た形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察
すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認
できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（
ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純
度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導
体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとな
る。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要す
る時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が
高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定と
なる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜
に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大き
さであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微
結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ
−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確
認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲ
Ｄ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面
を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ
径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を
行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子
回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を
行うと、円周状に分布したスポットが観測される場合がある。また、ｎｃ−ＯＳ膜に対し
ナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合があ
る。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐ
ｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半
導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半
導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが
観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造
を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化
物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともい
う。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認
することのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒ
ｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結
晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば
、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計
測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は
層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４
の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９
層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は
、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその
値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目
し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれ
の格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａｍｏｒｐｈｏｕｓ−ｌｉｋ
ｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜
であってもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
（実施の形態６）
本実施の形態では、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
図４１は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一
例の構成を示すブロック図である。
図４１に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔ
ｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラク
ションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ
１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１
１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェ
ース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基
板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は
、別チップに設けてもよい。もちろん、図４１に示すＣＰＵは、その構成を簡略化して示
した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例え
ば、図４１に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含
み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算
回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４
ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するた
めの信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム
実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状
態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレ
スを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成す
る内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図４１に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ
１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができ
る。
図４１に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの
指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１
９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が
選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる
。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換え
が行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる
。
図４２は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。
記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶
データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素
子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路
１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、
を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダク
タなどのその他の素子をさらに有していても良い。
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。
記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０
９の第１ゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入
力され続ける構成とする。例えば、トランジスタ１２０９の第１ゲートが抵抗等の負荷を
介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用い
て構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）の
トランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端
子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２
の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３は
トランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の
端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態
）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレ
インの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースと
ドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力され
る制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、ト
ランジスタ１２１４のオン状態またはオフ状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のう
ちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部
分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位
を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ
１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接
続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの
他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一
方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソ
ースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続さ
れる。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方
）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方
）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、
は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対
の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電
源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる
。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配
線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他
方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等
）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０
８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ
線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を
積極的に利用することによって省略することも可能である。
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力され
る。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤ
によって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のス
イッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第
２の端子の間は非導通状態となる。
なお、図４２におけるトランジスタ１２０９では第２ゲート（第２のゲート電極：バック
ゲート）を有する構成を図示している。第１ゲートには制御信号ＷＥを入力し、第２ゲー
トには制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号と
すればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ１２０９のソ
ース電位よりも小さい電位などが選ばれる。このとき、制御信号ＷＥ２は、トランジスタ
１２０９のしきい値電圧を制御するための電位信号であり、トランジスタ１２０９のゲー
ト電圧ＶＧが０Ｖ時の電流をより低減することができる。また、制御信号ＷＥ２は、制御
信号ＷＥと同じ電位信号であってもよい。なお、トランジスタ１２０９としては、第２ゲ
ートを有さないトランジスタを用いることもできる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータ
に対応する信号が入力される。図４２では、回路１２０１から出力された信号が、トラン
ジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の
第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、
論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介し
て回路１２０１に入力される。
なお、図４２では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとド
レインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回
路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子
（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反
転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、
入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合
に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）
から出力される信号を当該ノードに入力することができる。
また、図４２において、記憶素子１２００に用いられるトランジスタのうち、トランジス
タ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９
０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層または
シリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子
１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトラ
ンジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外
にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りの
トランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成
されるトランジスタとすることもできる。
図４２における回路１２０１には、例えばフリップフロップ回路を用いることができる。
また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いる
ことができる。
本発明の一態様における半導体装置では、記憶素子１２００に電源電圧が供給されない間
は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０
８によって保持することができる。
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。
例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有
するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。その
ため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１
２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわた
り保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（デ
ータ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動
作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が
元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ
１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開
された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（
オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ
故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号
を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの
記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこ
とができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰
することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、また
は複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を
抑えることができる。
本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１
２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬ
ＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、Ｒ
Ｆ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用
可能である。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
（実施の形態７）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ
、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプ
レイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオ
プレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ
払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図４３に示
す。
図４３（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部
９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８
等を有する。なお、図４３（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示
部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない
。
図４３（Ｂ）はビデオカメラであり、第１筐体９１１、第２筐体９１２、表示部９１３、
操作キー９１４、レンズ９１５、接続部９１６等を有する。操作キー９１４およびレンズ
９１５は第１筐体９１１に設けられており、表示部９１３は第２筐体９１２に設けられて
いる。そして、第１筐体９１１と第２筐体９１２とは、接続部９１６により接続されてお
り、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１６により変更が可能であ
る。表示部９１３における映像を、接続部９１６における第１筐体９１１と第２筐体９１
２との間の角度に従って切り替える構成としても良い。
図４３（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キ
ーボード９２３、ポインティングデバイス９２４等を有する。
図４３（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９
３３等を有する。表示部９３２はタッチパネルとなっていてもよい。
図４３（Ｅ）は携帯データ端末であり、第１筐体９４１、表示部９４２、カメラ９４９等
を有する。表示部９４２が有するタッチパネル機能により情報の入力を行うことができる
。
図４３（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト
９５４等を有する。
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせる
ことができる。
本実施例では、実施の形態１の図７に示すコンタクトプラグ６３ｂを模したサンプルの作
製について説明する。
まず、表１の条件を用いた成膜工程、フォトリソグラフィ工程、エッチング工程およびＣ
ＭＰ工程を適宜行い、図４５（Ａ）に示す積層体をシリコン基板上に形成した。なお、図
４５（Ａ）の上段が上面図、下段が断面図である。また、本実施例におけるサンプルでは
、ソース電極またはドレイン電極に相当するタングステン膜４４０および酸化物半導体層
４３０の端部には切欠き部を設けていない。
次に、窒化シリコン膜４３４上に有機塗布膜（図示なし）を設け、当該有機塗布膜上に図
４５（Ａ）に点線で示す開口部を形成するためのレジストマスクを形成した。そして、Ｃ
ＣＰ（容量結合型プラズマ）エッチング装置を用いて、当該レジストマスクをマスクとし
て窒化シリコン膜４３４に開口部を設けた。
有機塗布膜のエッチング条件は、電極間距離８０ｍｍ、基板温度２０℃、ＲＦ電力（上部
電極）＝０．８１Ｗ／ｃｍ２（６０ＭＨｚ）、ＲＦ電力（下部電極）＝１．１１Ｗ／ｃｍ
２（１３．５６ＭＨｚ）、圧力３．０Ｐａ、エッチングガスをＣＦ４１００％、エッチン
グ時間１２秒とした。
窒化シリコン膜４３４のエッチング条件は、電極間距離８０ｍｍ、基板温度２０℃、ＲＦ
電力（上部電極）＝０．８９Ｗ／ｃｍ２（６０ＭＨｚ）、ＲＦ電力（下部電極）＝１．１
１Ｗ／ｃｍ２（１３．５６ＭＨｚ）、圧力５．３Ｐａ、エッチングガス流量比をＣＨＦ３
：Ｏ２＝６７：１３、エッチング時間２８秒とした。
次に、レジストマスク、窒化シリコン膜４３４をマスクとしてエッチング工程を行い、タ
ングステン膜４３２に開口部を設けた。
タングステン膜４３２のエッチングは２段階に分けて行い、第１の条件は、電極間距離１
１５ｍｍ、基板温度２０℃、ＲＦ電力（上部電極）＝１．６２Ｗ／ｃｍ２（６０ＭＨｚ）
、ＲＦ電力（下部電極）＝０．３２Ｗ／ｃｍ２（１３．５６ＭＨｚ）、圧力１．３Ｐａ、
エッチングガス流量比をＣＦ４：Ｏ２：Ｃｌ２＝２：２：１、エッチング時間３秒とした
。
また、第２の条件は、第１の条件の圧力を０．６Ｐａに変更し、エッチング時間１２秒と
した。
次に、窒化シリコン膜４３４およびタングステン膜４３２をマスクとしてエッチング工程
を行い、酸化窒化シリコン膜４８７、酸化アルミニウム膜４８６、酸化窒化シリコン膜４
８５、酸化アルミニウム膜４８４および酸化シリコン膜４８３に開口部を設けた。
酸化窒化シリコン膜４８７、４８５、および酸化シリコン膜４８３のエッチング条件は、
電極間距離２５ｍｍ、基板温度２０℃、ＲＦ電力（上部電極）＝２．９２Ｗ／ｃｍ２（６
０ＭＨｚ）、ＲＦ電力（下部電極）＝６．３７Ｗ／ｃｍ２（２．０ＭＨｚ）、圧力３．３
Ｐａ、エッチングガス流量比をＡｒ：Ｏ２：Ｃ４Ｆ６＝４００：１５：１１とした。
酸化アルミニウム膜４８６、４８４のエッチング条件は、電極間距離２５ｍｍ、基板温度
２０℃、ＲＦ電力（上部電極）＝０．４９Ｗ／ｃｍ２（６０ＭＨｚ）、ＲＦ電力（下部電
極）＝２．８６Ｗ／ｃｍ２（２．０ＭＨｚ）、圧力３．３Ｐａ、エッチングガス流量比を
Ａｒ：ＣＨＦ３＝９：４とした。
次に、ＣＶＤ法を用いて、上記工程で開口したコンタクトホールに１０ｎｍの窒化チタン
膜および２００ｎｍのタングステン膜を形成した。
以上の工程を行うことにより、サンプルを作製した。なお、実際の半導体装置においては
、酸化窒化シリコン膜４８７より上の層はＣＭＰ法などで除去する。
図４５（Ｂ）は、作製したサンプルの断面ＴＥＭ写真である。当該写真から、コンタクト
ホールに埋め込まれたコンタクトプラグは、タングステン膜４４０および酸化物半導体層
４３０の端部と接し、さらに下部の絶縁層を貫通してタングステン膜４６３と接している
ことがわかった。すなわち、同等の形状を有する図７などに示すコンタクトプラグ６３ｂ
等が形成できることが明らかとなった。
本実施例に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができ
る。
４０ シリコン基板
５１ トランジスタ
５２ トランジスタ
５３ トランジスタ
５４ トランジスタ
５５ 容量素子
５６ トランジスタ
５９ フォトダイオード
６１ａ コンタクトプラグ
６１ｂ コンタクトプラグ
６１ｃ コンタクトプラグ
６２ａ コンタクトプラグ
６２ｂ コンタクトプラグ
６２ｃ コンタクトプラグ
６３ａ コンタクトプラグ
６３ｂ コンタクトプラグ
６３ｃ コンタクトプラグ
６５ コンタクトプラグ
６６ａ コンタクトプラグ
６６ｂ コンタクトプラグ
６７ コンタクトプラグ
６８ 電極層
７１ 配線
７２ 配線
７３ 配線
７４ 配線
７５ 配線
７７ 配線
７８ 配線
７９ 配線
８１ 絶縁層
８２ 絶縁層
８３ 絶縁層
８４ 絶縁層
８５ 絶縁層
８６ 絶縁層
８７ 絶縁層
８８ 絶縁層
８９ 誘電体層
９０ インバータ回路
９１ 回路
９２ 回路
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０７ トランジスタ
１０８ トランジスタ
１０９ トランジスタ
１１０ トランジスタ
１１１ トランジスタ
１１２ トランジスタ
１１５ 基板
１２０ 絶縁層
１３０ 酸化物半導体層
１３０ａ 酸化物半導体層
１３０Ａ 酸化物半導体膜
１３０ｂ 酸化物半導体層
１３０Ｂ 酸化物半導体膜
１３０ｃ 酸化物半導体層
１３０Ｃ 酸化物半導体膜
１４０ 導電層
１４１ａ 導電層
１５０ 導電層
１５６ レジストマスク
１６０ 絶縁層
１６０Ａ 絶縁膜
１７０ 導電層
１７１ 導電層
１７１Ａ 導電膜
１７２ 導電層
１７２Ａ 導電膜
１７３ 導電層
１７５ 絶縁層
１８０ 絶縁層
２３１ 領域
２３２ 領域
２３３ 領域
３３１ 領域
３３２ 領域
３３３ 領域
３３４ 領域
３３５ 領域
４３０ 酸化物半導体層
４３２ タングステン膜
４３４ 窒化シリコン膜
４４０ タングステン膜
４６３ タングステン膜
４８３ 酸化シリコン膜
４８４ 酸化アルミニウム膜
４８５ 酸化窒化シリコン膜
４８６ 酸化アルミニウム膜
４８７ 酸化窒化シリコン膜
８１０Ａ エッチングチャンバー
８１０Ｂ エッチングチャンバー
８１０Ｃ エッチングチャンバー
８２０ トランスファーチャンバー
８３０ ガス供給システム
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 操作キー
９１５ レンズ
９１６ 接続部
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 表示部
９３３ リストバンド
９４１ 筐体
９４２ 表示部
９４９ カメラ
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路

Claims (1)

  1. 半導体層と、
    前記半導体層上の導電膜と、
    前記導電膜上の絶縁膜と、
    電極と、を有し、
    前記絶縁膜は、開口部を有し、
    前記開口部は、前記導電膜と重なる領域と、前記導電膜と重ならない領域を有し、
    前記電極は、前記開口部に設けられ、
    前記電極は、前記導電膜と接する領域と、前記導電膜と接しない領域を有する半導体装置。
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