JP2019176149A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2019176149A
JP2019176149A JP2019059078A JP2019059078A JP2019176149A JP 2019176149 A JP2019176149 A JP 2019176149A JP 2019059078 A JP2019059078 A JP 2019059078A JP 2019059078 A JP2019059078 A JP 2019059078A JP 2019176149 A JP2019176149 A JP 2019176149A
Authority
JP
Japan
Prior art keywords
semiconductor chip
metal
wiring layer
semiconductor device
metal base
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019059078A
Other languages
English (en)
Other versions
JP7119276B2 (ja
Inventor
真吾 井上
Shingo Inoue
真吾 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Device Innovations Inc
Original Assignee
Sumitomo Electric Device Innovations Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Device Innovations Inc filed Critical Sumitomo Electric Device Innovations Inc
Publication of JP2019176149A publication Critical patent/JP2019176149A/ja
Application granted granted Critical
Publication of JP7119276B2 publication Critical patent/JP7119276B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3421—Leaded components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/047—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/273—Manufacturing methods by local deposition of the material of the layer connector
    • H01L2224/2731—Manufacturing methods by local deposition of the material of the layer connector in liquid form
    • H01L2224/2732—Screen printing, i.e. using a stencil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/171—Frame
    • H01L2924/176—Material
    • H01L2924/17786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/17788—Glasses, e.g. amorphous oxides, nitrides or fluorides

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Die Bonding (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】金属ベース、セラミック製のフレーム及びセラミック製のリッドとによって構成され、コストメリットを改善した高周波半導体装置を提供する。【解決手段】半導体装置１は、半導体チップ３を、焼結型金属ペースト６を介して搭載する金属ベース２と、金属ベースの外辺に沿って設けられ、焼結型金属ペーストにより金属ベースに固定された樹脂製の側壁１１と、側壁の頂面に固定され、入力パターン、出力パターン及び半導体チップにバイアス電圧を供給するバイアスパッドを有する配線層１２を備える。バイアスパッドと、入力パターン若しくは出力パターンとは、半導体チップが対象とする高周波信号の帯域において、バイアスパッドと入力パターン若しくは出力パターンを隔離する導電体により電気的に接続されている。【選択図】図３

Description

本発明は、半導体装置に関する。
特開２０１１−１６５９３１号公報は、高周波信号を扱う電子部品が実装された第１のプリント基板と、第１のプリント基板に対向配置された第２のプリント基板とを備えた回路モジュールを開示している。第２のプリント基板は、第１のプリント基板の電子部品が設置される凹部を有する。この凹部は、ビアホールを有し、表層又は内層によって形成された壁に囲まれている。第１及び第２のプリント基板のパターン同士は互いに接続されている。第２のプリント基板の凹部には、複数の電子部品が互いに電気的に分離された状態で配置される。
特開２０１４−１３２６５１号公報は、マイクロ波電力素子用外囲器を開示している。マイクロ波電力素子用外囲器は、セラミックフレームと、Ｃｕ、Ｃｕ−ダイヤモンド複合材、及びＡｌ−ダイヤモンド複合材のうちいずれか１種からなる金属ベース板を備える。フレームには端子が接合されており、フレームは低温焼結性の金属粒子で金属ベース板に気密接合されている。一般的に、高周波用半導体装置のパッケージは、金属ベース、リード端子付きのセラミック製のフレーム、及びセラミック製のリッドから構成される。セラミック製のフレームはベースに、リード端子はフレームに、それぞれ銀蝋付けされる。更に、リッドは、金属ベース上に搭載された半導体チップ、及び回路基板を気密封止するためにフレームに銀蝋付けされる。低雑音及び小信号のデバイスでは、ベースが金属製ではなくセラミック製である場合がある。
しかしながら、金属ベース、及びセラミック製のフレームと、セラミック製のリッドとによって構成された高周波半導体装置はコストメリットが少ない。リッド付きのフレームを備える高周波半導体装置に代えて、コストメリットが高いガラスエポキシ等の樹脂製の高周波半導体装置が用いられることがある。しかしながら、この高周波半導体装置は、組立性の点で改善の余地がある。すなわち、樹脂製のパッケージは、材料のコストは抑えられるものの組立てにかかるコストは相対的に高い。
本発明の一側面は、半導体チップを、焼結型金属ペーストを介して搭載する金属ベースと、該金属ベースの外辺に沿って設けられ、該焼結型金属ペーストにより該金属ベースに固定された樹脂製の側壁と、該側壁の頂面に固定され、入力パターン、出力パターン、及び該半導体チップにバイアス電圧を供給するバイアスパッドを有する配線層を備え、該バイアスパッドと、該入力パターン若しくは該出力パターンとは、該半導体チップが対象とする高周波信号の帯域において、該バイアスパッドと該入力パターン若しくは該出力パターンを隔離する導電体により電気的に接続されている。
図１は、本発明の実施形態に係る半導体装置の斜視図を示す。 図２は、半導体装置の内部を示す平面図である。 図３は、半導体装置の断面を示す。 図４Ａは、配線層の上面を示す平面図である。 図４Ｂは、配線層の裏面を示す平面図である。 図５Ａは、側壁の底部を金属ベース側から見た平面図である。 図５Ｂは、側壁と焼結型金属ペーストとを示す断面図である。 図６Ａは、キャリアと金属ベースの断面を示す。 図６Ｂは、金属ベースを並べて搭載するキャリアの平面図である。 図７Ａは、焼結型金属ペーストが塗布されている金属ベースの断面を示す。 図７Ｂは、焼結型金属ペーストが塗布されておりキャリアに並んで配置された金属ベースの平面図である。 図８Ａは、基板、半導体チップ及び回路素子が焼結型金属ペーストによって固定された金属ベースの断面を示す。 図８Ｂは、半導体チップ、回路素子及び配線層を、側壁を介してそれぞれ搭載する基板の平面図である。 図９は、金属ベース、半導体チップ、回路素子、及び基板が互いにワイヤボンディングされて焼結型金属ペーストが樹脂層が覆われた金属ベースの断面を示す。 図１０Ａは、接着シートを介してリッドを組み立てる半導体装置の断面を示す。 図１０Ｂは、タイバーを介して接続されると共に各側壁に組み立てられたリッドの平面図である。 図１１Ａは、外部の回路基板に組み立てられた半導体装置の断面を示す。 図１１Ｂは、金属が充填されたビアホールを有する配線層を拡大した図である。 図１２Ａは、図４Ａに示される配線層の変形例に係る配線層の平面を示す。 図１２Ｂは、図４Ａに示される配線層の変形例に係る配線層の平面を示す。 図１２Ｃは、図４Ａに示される配線層の変形例に係る配線層の平面を示す。 図１２Ｄは、図４Ａに示される配線層の変形例に係る配線層の平面を示す。 図１３は、図４Ａに示される配線層の他の変形例に係る配線層を示す。 図１４Ａは、図４Ａに示される配線層の変形例であってインピーダンスを補償する配線層の平面図である。 図１４Ｂは、図４Ａに示される配線層の変形例であってインピーダンスを補償する配線層の平面図である。 図１５は、配線層の曲率を調整する切り欠きを有する変形例の側壁を備え、外部の回路基板に組み立てられた半導体装置の断面を示す。 図１６Ａは、図５Ａに示される側壁の変形例に係る側壁の底面を示す。 図１６Ｂは、金属ベースに搭載された変形例に係る側壁の断面を示す。 図１７Ａは、図５Ａに示される側壁の更なる変形例に係る側壁の平面図である。 図１７Ｂは、図１７Ａに示されるXVIIb−XVIIb線に沿った側壁とベースの断面を示す。
次に、本発明に係る実施形態を図面を参照しながら説明する。図面の説明において、同一又は相当する要素には同一の符号を付し、重複する説明を適宜省略する。
図１は、本発明の実施形態に係る半導体装置１の斜視図を示す。図２は、半導体装置１の内部を示す平面図である。本実施形態の半導体装置１は、金属ベース２と、金属ベース２に搭載された半導体チップ３と、入力整合回路４ａ及び出力整合回路４ｂを含む回路素子と、リッド５と、基板１０とを備える。半導体チップ３、入力整合回路４ａ及び出力整合回路４ｂは、金属ベース２に搭載されている。基板１０は、側壁１１と配線層１２とを備え、金属ベース２に、半導体チップ３及び回路素子４が搭載される空間Ａを画定する。本実施形態の半導体装置１は、互いに独立して動作する２つの半導体チップ３を備える。
金属ベース２は、例えば、銅（Ｃｕ）、銅とモリブデン（ＣｕＭｏ）の合金、Ｃｕ／ＣｕＭｏ／Ｃｕ、銅とダイヤモンドの複合体（Ｃｕ−ダイヤモンドとも称される）、アルミニウムとダイヤモンドの複合体（Ａｌ−Ｄｉａｍｏｎｄ）、銅と黒鉛の複合体（Ｃｕ−Ｃｒａｐｈｉｔｅ）、アルミニウムと黒鉛の複合体（Ａｌ−Ｇｒａｐｈｉｔｅ）、銅とタングステンの合金（ＣｕＷ）、銅とモリブデンの合金（ＣｕＭｏ）及び銅スラブを含む。これらの材料のうち、Ｃｕ／Ｍｏ／Ｃｕ、Ｃｕ／ＣｕＭｏ／Ｃｕ及び銅スラブの積層金属はコストメリットがある。
金属ベース２は、１０ｍｍ×２０ｍｍの長方形の平面形状を有する。しかしながら、半導体装置１の種類や用途に応じて、金属ベース２の大きさや面積は適宜変更可能である。好ましくは０．５〜１．５ｍｍの厚さを有する金属ベース２に、厚さ３．０μｍのニッケルと厚さ１．５μｍの金（Ｎｉ−Ａｕ）のメッキを施す。ニッケル、パラジウム及び金（Ｎｉ−Ｐｄ−Ａｕ）を、それぞれ、３．０μｍ、０．２μｍ及び３．０μｍの厚さとしてもよいし、厚さ０．１μｍのパラジウム及び厚さ０．１μｍの金を含んでいてもよい。
基板１０は、空間Ａ（第２領域）を取り囲む周辺領域に搭載されている。半導体装置１は、金属ベース２の空間Ａに半導体チップ３及び回路素子４を搭載する。空間Ａには、入力整合回路４ａ、半導体チップ３及び出力整合回路４ｂがこの順に配置される。半導体チップ３は、例えば、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ヒ化ガリウム（ＧａＡｓ）、及び／又はダイヤモンドからなる基板を有する。半導体チップ３の当該基板は、金属ベース２に対向する裏面に金属層を備える。
半導体チップ３は、ＧａＮを主成分とする高電子移動度トランジスタ（ＨＥＭＴ）の一種であり、主としてＧａＮからなるＨＥＭＴを高出力で動作させることができる。半導体チップ３は、アスペクト比が１〜１０の細長い平面形状を有する。一例として、半導体チップ３の短辺は０．５ｍｍ、半導体チップ３の長辺は８．０ｍｍ、半導体チップ３の厚さは５０〜２００μｍである。
図３は、半導体装置１の側断面を示している。図３に示すように、半導体チップ３、入力整合回路４ａ及び出力整合回路４ｂは、焼結型金属ペースト６を介して金属ベース２上に搭載されている。各ボンディングワイヤＷが、配線層１２と、入力整合回路４ａと、半導体チップ３と、出力整合回路４ｂと、他の配線層１２とを互いに電気的に接続する。入力整合回路４ａ及び出力整合回路４ｂは、平行平板型のコンデンサ、すなわち、ダイキャパシタを含んでいる。
入力整合回路４ａは、半導体装置１の入力リード端子、すなわち一方の配線層１２の上の配線と、半導体チップ３のゲートとのインピーダンスとを整合させる。出力整合回路４ｂは、半導体装置１の出力リード端子、すなわち他方の配線層１２上の配線と半導体チップ３のドレインとのインピーダンスを整合させる。具体的には、出力整合回路４ｂは、半導体装置１の出力効率が最大となり、設計された周波数特性を示すようにインピーダンスの整合を行う。
金属ベース２と半導体チップ３との間、金属ベース２と回路素子４との間、及び金属ベース２と基板１０の側壁１１との間、のそれぞれには焼結型金属ペースト６が配置されている。微細な金属粉末を含有する焼結型金属ペースト６は、粉末に含まれる溶媒を焼結することによって硬化させることができる。焼結型金属ペースト６は、例えば、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）及び亜鉛（Ｚｎ）の少なくともいずれかが１５０〜３００℃といった比較的低温で揮発性が高い溶媒に含浸されたものであってもよい。この温度で焼結型金属ペースト６を曝すことにより、焼結型金属ペースト６の溶媒が輝散し、焼結型金属ペースト６の金属紛体のみが残存する。
基板１０は、例えば、ポリフェニレンエーテル（ＰＰＥ）、液晶ポリマー（ＬＣＰ）、炭化水素セラミック（ＦＣＣ）及び／又はエポキシ樹脂のうちの少なくとも１つをガラスクロスに含浸させることによって構成される。基板１０は、側壁１１と、側壁１１の上部に位置する配線層１２とを備える。配線層１２の上部にリッド５が取り付けられる。側壁１１と配線層１２との間には接着層（プリプレグ）が介在している。リッド５は、ＰＰＥ、ＬＣＰ、ＰＥＥＫ（ポリエーテルエーテルケトン）及びエポキシ樹脂の少なくともいずれかを含むガラスクロスを固化させて形成されている。
側壁１１の厚さは０．２〜１．０ｍｍであることが好ましく、配線層１２の厚さは０。０５〜０．２ｍｍであることが好ましい。本実施形態に係る半導体装置１では、側壁１１の厚さは０．５ｍｍであり、配線層１２の厚さは０．１ｍｍである。配線層１２は、高周波信号を入力及び出力する上面１２ａ及び下面１２ｂを有し、上面１２ａ及び下面１２ｂの両方に配線を有する。入力側の配線層１２は、面取り部を有しており、この面取り部によって入力側の配線層１２と出力側の配線層１２とが識別される。
図４Ａ及び図４Ｂは、配線層１２の上面１２ａ及び下面１２ｂのそれぞれを示す平面図である。図５Ａは、側壁１１の平面を金属ベース２側から見た底面図である。図５Ｂは、金属ベース２と側壁１１の間の焼結型金属ペースト６の断面を示す。側壁１１及び配線層１２は、それぞれ、空間Ａに対応する開口１１ｃ及び開口１２ｃを有する。図４Ａ及び図４Ｂに示すように、配線層１２は、２つの開口１２ｃを形成する枠部１２ｇ及び壁部１２ｈを備える。配線層１２の上面１２ａは、枠部１２ｇ及び壁部１２ｈに金属パターン１２ｄを備える。枠部１２ｇと壁部１２ｈは第１の金属パターン１２ｄ１を有し、枠部１２ｇと壁部１２ｈとを互いに接続する部分は第２の金属パターン１２ｄ２を有する。金属パターン１２ｄ１はリッド５を固定するために設けられる。一方、金属パターン１２ｄ２は信号端子として設けられる。金属パターン１２ｄ１は互いに物理的に分離されている。図４Ｂに示すように、配線層１２の下面１２ｂには枠部１２ｇの外側の領域において上側の金属パターン１２ｄ２に対応する金属パターン１２ｅが設けられる。下面１２ｂの金属パターン１２ｅは、金属が充填されたビアホール１２ｆを介して上面１２ａの金属パターン１２ｄ２と電気的に接続されている。
図５Ａに示すように、側壁１１は、枠部１１ｇ、壁部１１ｈ及び開口１１ｃを備え、側壁１１は、枠部１１ｇ、壁部１１ｈ及び開口１１ｃのそれぞれは、枠部１２ｇ、壁部１２ｈ及び開口１２ｃのそれぞれに対応する。枠部１１ｇ及び壁部１１ｈには、金属ベース２を固定するための金属パターン１１ｄが設けられる。焼結型金属ペースト６は金属パターン１１ｄ上に塗布される。側壁１１の金属パターン１１ｄは、配線層１２の上面１２ａの金属パターン１２ｄと電気的に隔離されており、両者の熱膨張係数の差により、配線層１２の側壁１１からの機械的応力、反り、及び／又は剥がれを抑制することができる。
次に、本発明の実施形態に係る半導体装置１の製造方法について説明する。本実施形態に係る方法は、複数の半導体装置１を一括して同時に組み立てることを特徴とする。まず、図６Ａ及び図６Ｂに示すように、キャリア２１を用意する。図６Ａは、金属ベース２を搭載したキャリア２１の断面図を示し、図６Ｂは、キャリア２１と金属ベース２を示す平面図である。なお、図６Ａでは、キャリア２１に搭載された１つの金属ベース２を拡大している。キャリア２１は、複数の金属ベース２をアレイ状に搭載し、図６Ｂに示すように、６×４の金属ベース２を搭載する。キャリア２１は、後述する後工程において耐熱性を有するものであれば、金属製であってもよいし、セラミック製であってもよい。キャリア２１には複数の金属ベース２を配列する。キャリア２１には、キャリア２１に搭載される部品を整列するための整合孔２１ａが設けられる。少なくとも１つの整合孔２１ａは細長い円形状を呈する。
次に、図７Ａ及び図７Ｂに示すように、焼結型金属ペースト６をスクリーン印刷によって複数の金属ベース２のそれぞれに同時に塗布する。焼結型金属ペースト６は、金属ベース２上に搭載される基板１０、半導体チップ３及び回路素子４に塗布される。具体的には、まず、アレイ状に配置された金属ベース２上の焼結型金属ペースト６を塗布する領域に対向する開口部が形成されたマスクを載置する。このマスクは、キャリア２１の整合孔２１ａに整合する孔を有する。マスクの孔をキャリア２１の整合孔２１ａに合わせることにより、金属ベース２に対する正確な位置合わせが可能となる。焼結型金属ペースト６をマスクを介して金属ベース２上に塗布し、塗布した焼結型金属ペーストをへらやスキージ等によって平滑化する。そして、キャリア２１からマスクを外す。これにより、図７Ｂに示すように金属ベース２上に焼結型金属ペースト６を同時に塗布する。
以上のように同時に塗布を行うことにより、塗布の工程を簡易にできるだけでなく、焼結型金属ペースト６を均一に塗布することができる。従来の方法では、焼結型金属ペースト６を１つの金属ベース２に対して１つずつ塗布しており、この場合、例えば１つの金属ベース２当たり約２０秒間のタクトタイムを要する。本実施形態の方法では、焼結型金属ペースト６の塗布に約２秒半の時間を要し、２４の金属ベース２に対して約１分（６０秒）程度の時間を要する。しかしながら、本実施形態の方法では、２４の金属ベース２に対して一括して塗布を行うことにより、タクトタイムは従来の１／８となる。
本実施形態では、基板１０の半導体チップ３、回路素子４及び側壁１１のそれぞれに、焼結型金属ペースト６を塗布している。各部の焼結型金属ペースト６の厚さは適宜変更可能である。すなわち、焼結型金属ペースト６の厚さは、半導体チップ３、回路素子４及び側壁１１のそれぞれの面積に応じた厚さであってもよい。この場合、前述したマスクは、半導体チップ３、回路素子４及び基板１０のそれぞれに対応して互いに深さが異なる複数の開口を有する。
続いて、半導体チップ３、回路素子４及び基板１０を金属ベース２上に搭載する。側壁１１に配線層１２を貼り付けて予め基板１０を形成し、その基板１０を金属ベース２上に実装する。基板１０では、図８Ｂに示すように、１つの金属ベース２と１つの側壁１１に対応する複数のユニットを１つの半導体装置１とする。それぞれのユニットは長方形の穴１４に囲まれている。基板１０は、整列用の孔１３、及び分割用の穴１４を有する。孔１３とキャリア２１の位置合わせ用の整合孔２１ａとが一致する。穴１４は、各ユニットを分割するために設けられる。
基板１０上の孔１３をキャリア２１の整合孔２１ａに整列するときに、基板１０の側壁１１が金属ベース２と共に揃えられる。よって、半導体チップ３及び回路素子４を損傷することなく、金属ベース２上に搭載された半導体チップ３及び回路素子４を基板１０と共に整列することが可能となる。
図８Ａ及び図８Ｂに示すように、キャリア２１、金属ベース２及び基板１０を組み立てるときに、焼結型金属ペースト６に含まれる溶媒を加熱によって輝散する。具体的には、例えば、２００℃で２時間加熱を行い、焼結型金属ペースト６に含まれる溶媒を金属成分のみが残るように輝散させることによって半導体チップ３、回路素子４及び基板１０を金属ベース２上に固定する。加熱の条件は、上記の例に限られず適宜変更可能であり、溶媒を完全に輝散させないように加熱を行ってもよい。
図５Ａ及び図５Ｂに示すように、基板１０の側壁１１は金属ベース２に対向する面に金属パターン１１ｄを有する。焼結型金属ペースト６は、金属ベース２と金属パターン１１ｄの間の隙間１１ｅにおいて厚くなり、金属パターン１１ｄにおいて薄くなる。薄く塗布された焼結型金属ペースト６では、金属ベース２と側壁１１との間の強度が低下し、この部分において強度が不十分になる可能性がある。裏面の金属層１１ｄが数μｍ、具体的には３０〜５０μｍの厚さを有する。
図９に示すように、基板１０にワイヤボンディングを行う工程は、配線層１２の金属パターン１２ｄ２、回路素子４及び半導体チップ３に行う。具体的には、ボンディングワイヤＷは、金属パターン１２ｄ２と入力整合回路４ａ、入力整合回路４ａと半導体チップ３、半導体チップ３と出力整合回路４ｂ、及び出力整合回路４ｂと金属パターン１２ｄ２のそれぞれを接続する。このワイヤボンディングは、キャリア２１上における組み立ての工程とは別に行われる。
ワイヤボンディングの工程は、ボンディング箇所の特定のために基準位置を設定し、２つのボンディング箇所間をボンディングワイヤＷで接続する。従来のように、各金属ベース２が個別にワイヤボンディングされるときには、１つの金属ベース２に対しワイヤボンディングの基準位置を個別に設定する必要がある。これに対し、本実施形態のように複数の金属ベース２に対して一括でワイヤボンディングを行う場合には、複数の金属ベース２を一括して搭載してから基準位置を確認し、ワイヤボンディングを一括して行うことができる。従って、ワイヤボンディングの作業を一括で行うことができ、作業時間を短縮させることができる。
ワイヤボンディングの後には、加熱された焼結型金属ペースト６が樹脂８によって覆われる。具体的には、樹脂８は、焼結型金属ペースト６を覆うように塗布され、樹脂８の溶媒が１５０℃の条件下において数分で輝散する。本実施形態に係る半導体装置１は、例えば、ガラスエポキシ等によって構成された側壁１１を備え、空間Ａに水分が入り込むことがある。リッド５が樹脂製である場合には、水分の侵入がより顕著となる可能性がある。更に、銀による焼結型金属ペーストは、水分によってＡｇ＋にイオン化しやすく、ゲートを備える半導体チップ３が陰イオン化しやすくなる。銀イオンＡｇ＋は、半導体チップ３のゲートの方向に移動して半導体チップ３に流れ込み、最終的に短絡を引き起こす懸念がある。すなわち、半導体チップ３に流れ込んだ銀イオンがグランド電位とされることによってイオンマイグレーションが生じる可能性がある。従って、図９に示すように、本実施形態に係る半導体装置１は、揮発する焼結型金属ペーストを樹脂８によって覆っている。樹脂８は、数μｍの厚さとされていてもよい。
図１０Ａ及び図１０Ｂに示すように、樹脂８が硬化した後に、キャリア２１に並べて配置されると共に側壁１１が載せられた各ユニットにリッド５を取り付ける工程を実行する。図１０Ｂに示すように、リッド５は、キャリア２１の整合孔２１ａに合わされる孔２２ａを有するタイバー２２によって連結されている。よって、整合孔２１ａに孔２２ａを合わせることにより、各側壁１１に各リッド５が正確に載せられる。
具体的には、基板１０を取り付ける前にリッド５の底面５ａに接着シート７を接着し、整合孔２１ａに孔２２ａを重ねて基板１０の上にリッド５を配置し、リッド５を基板１０に押し付けてリッド５を含むユニットを１５０℃で加熱する。金属ベース２及び側壁１１に載せられるリッド５の取り付けによって空間Ａを封止する。すなわち、一対の側壁１１間における２つの空間Ａを封止する。最終的に、図８Ｂに示される配線層１２に示される孔１４を繋ぐ線Ｌに沿ってタイバー２２においてリッド５を支持する橋部２２ｂを切断することにより、図１に示される複数の半導体装置１が一括して製造される。
本実施形態に係る半導体装置１を製造する工程では、まず、キャリア２１に複数の金属ベース２を配置し、スクリーン印刷によって金属ベース２に一括して焼結型金属ペースト６を塗布する。また、それぞれ半導体チップ３、回路素子４及び基板１０を搭載する金属ベース２がまとめて加熱され、焼結型金属ペースト６の溶媒がまとめて揮発する。従って、工程作業時間を著しく低減させることができる。更に、半導体装置１は、例えば、ガラスエポキシ等の樹脂材料によって構成された側壁１１を備えるので、半導体装置１にかかる材料のコストをセラミック製の側壁を備える場合と比較して低減させることができる。
（第１変形例）
次に、半導体装置１の変形例について説明する。図１１Ａは、外部の回路基板によって製造される半導体装置１の断面図である。図１１Ｂは、金属が充填されたビアホール１２ｆ１の周囲の部分Ｈにおける配線層１２を拡大した図である。図１１Ａに示すように、配線層１２は、ビアホール１２ｆ１が下面１２ｂから上面１２ａまで貫通していない特徴を備える。上面１２ａには、ビアホール１２ｆ１を塞ぐ金属パターン１２ｄ，１２ｅが設けられる。側壁１１の外部の配線層１２は、上側の金属パターン１２ｄと下側の金属パターン１２ｅに挟まれた支持部材１２ｍを備える。支持部材１２ｍは、側壁１１と実質同一の材料によって構成されていてもよい。図１１Ａに示すように、半導体装置１は、配線５１ａを上面に有する外部の回路基板５１に組み立てられる。配線層１２は、配線５１ａに半田付けされ、金属パターン１２ｄが配線５１ａに接続される。ビアヒール１２ｆ１が開放されている場合、配線５１ａにおいて溶融した半田が金属パターン１２ｄに流れ込みビアホール１２ｆ１を通過する可能性がある。本実施形態に係る半導体装置１は、少なくとも１つの上側の金属パターン１２ｄと下側の金属パターン１２ｅに覆われたビアホール１２ｆ１を有し、ビアホール１２ｆ１は、好ましくは、金属によって完全に塞がれる。
（第２変形例）
図１２Ａ〜図１２Ｄは、それぞれ、配線層１２Ａ〜１２Ｄを示す平面図であり図４Ａに示される配線層１２の変形例を示す。変形例に係る配線層１２Ａ〜１２Ｄは、半導体チップ３にゲートバイアスとドレインバイアスを供給するパッド１２ｄ３を備える。
具体的には、半導体装置１の内部に搭載された半導体チップ３はＦＥＴを備え、ゲートバイアスとドレインバイアスが半導体チップ３を動作させるために必要となる。半導体チップ３のソースは、金属ベース２に直接グランド接続されている。ゲートバイアス及びドレインバイアスには金属パターン１２ｄ２を介してＲＦ信号が供給されるが、追加の回路要素が半導体装置１の外部に必要となる。半導体チップ３には、パッド１２ｄ３と線状のパターン１２ｄ４を介してパッド１２ｄ３から金属パターン１２ｄ２にゲートバイアスが供給される。図１２Ａに示すように、金属パターン１２ｄ２〜１２ｄ４は、それぞれ並んでいる。線状の金属パターン１２ｄ４は、半導体チップ３によって増幅されたＲＦ信号を伝送し、バイアスパッド１２ｄ３は、実質的に上側の金属パターン１２ｄ２からＲＦ信号の周波数帯域において隔離されている。半導体チップ３は、図１２Ａにおいて下側にそれぞれ配置されているバイアスパッド１２ｄ３及び線状の金属パターン１２ｄ４を介してドレインバイアスが供給されうる。下側のバイアスパッド１２ｄ３は、半導体チップ３から出力されるＲＦ信号から実質隔離されており、ＲＦ信号は下側の金属パターン１２ｄ２に伝送される。よって、半導体チップ３は、金属パターン１２ｄ２等の信号線及び回路要素が介在することなく、バイアスされている。
図１２Ｂは、図４Ａに示される配線層１２とは別の変形例を示している。変形例に係る配線層１２Ｂは、ゲートバイアスとドレインバイアスがバイアスパッド１２ｄ３を介して供給される。バイアスパッド１２ｄ３は、配線層１２Ｂの角部のそれぞれに配置され、バイアスパッド１２ｄ３から、前述した線状の金属パターン１２ｄ４に代えて設けられるボンディングワイヤＷＢによって接続されている。ボンディングワイヤＷＢは、例えば金（Ａｕ）等の金属製であり、数μｍの直径を有し、半導体装置１の周波数に相当するナノヘンリーのインダクタンスを有する。
図１２Ｃは、更に別の変形例に係る配線層１２Ｃを示しており、配線層１２Ｃはバイアスパッド１２ｄ３が入力整合回路４ａ又は出力整合回路４ｂと共にワイヤボンディングされているという特徴を有する。ボンディングワイヤＷＢは、図１２Ｂに示されるボンディングワイヤＷＢよりも長く、金属パターン１２ｄ２を超えて入力整合回路４ａ又は出力整合回路４ｂと直接接続している。よって、ボンディングワイヤＷＢは、半導体装置１の周波数付近の周波数において更に実質的なインピーダンスを示すことがあり、半導体装置１の信号線はバイアスラインから更に隔離されうる。
図１２Ｄは、更に別の変形例に係る配線層１２Ｄを示しており、配線層１２Ｄは半導体チップ３のゲートバイアスとドレインバイアスがバイアスパッド１２ｄ３からボンディングワイヤＷＢを介して金属パターン１２ｄ２及び入力整合回路４ａを超えて直接接続されている特徴を有する。すなわち、半導体チップ３は、更に別のゲートパッドを備え、ボンディングワイヤＷＢを介してバイアスパッド１２ｄ３にワイヤボンディングされている。半導体チップ３は、更に別のドレインパッドを備え、ボンディングワイヤＷＢを介してワイヤボンディングされている。この変形例に係る配線層１２Ｄでは、ボンディングワイヤＷＢは、図１２Ｃに示されるものより更に長いので、バイアスパッド１２ｄ３と金属パターン１２ｄ２等の信号線のアイソレーションがより効果的となる。
図１３は、更に別の変形例に係る配線層１２Ｅを示す平面図である。配線層１２Ｅは、ドレインバイアスのためのバイアスパッド１２ｄ３を備える特徴を有する。半導体チップ３のゲートバイアスは、半導体装置１の外部から半導体チップ３のゲートに接続されている金属パターン１２ｄ２を介して供給される。半導体チップ３は、バイアスパッド１２ｄ３、長尺状のパターン１２ｄ５及びリレー回路４ｃを介してドレインバイアスを受けてもよい。配線層１２Ｅでゲート側からドレイン側にリッド５の下で延びる長尺状のパターン１２ｄ５は、ボンディングワイヤＷＢを介してリレー回路４ｃにワイヤボンディングされている。金属ベース２にグランド接続された上側の電極と下側の電極とを有するダイキャパシタであるリレー回路４ｃは、半導体チップ３上に設けられたゲートパッドにワイヤボンディングされている。よって、リレー回路４ｃは、ドレインバイアスを安定化させる半導体チップ３に隣接するバイパスキャパシタとして機能する。
（第３変形例）
図１４Ａ及び図１４Ｂは、図４Ａに示される配線層１２の変形例であって本発明の第３変形例に係る配線層１２Ｆ及び配線層１２Ｇを示す平面図であり、配線層１２Ｆ及び配線層１２Ｇは、インピーダンスの変動を補償する機能を有する。すなわち、それぞれＲＦ信号を入力及び出力するリード端子として機能する金属層１２ｄ６及び金属層１２ｄ７は、好ましくは、入力整合回路４ａ及び出力整合回路４ｂの付近で外部から内部へ実質同一のインピーダンスを有する。しかしながら、リッド５は、金属層１２ｄ６及び金属層１２ｄ７の一部を覆う。このリッド５が覆う部分は金属層１２ｄ６及び金属層１２ｄ７のインピーダンスの不整合を生じさせる可能性がある。図１４Ａ及び図１４Ｂに示すように、配線層１２Ｆ及び配線層１２Ｇのそれぞれは、インピーダンスの不整合又は変動を補償しうる。図１４Ａ及び図１４Ｂに示すように、配線層１２Ｆ、配線層１２Ｇ、及び不図示の側壁１１は、壁部１１ｈに相当する仕切部を有しない。
例えば、リッド５の誘電率は空気の誘電率とは異なり、リッド５は樹脂で構成されているものの場合、約４．０の誘電率を有する。リッド５に覆われる金属層１２〜１２Ｇの部分のインピーダンスは、空気に曝される他の部分のインピーダンスとは異なる。例えば、配線層１２〜１２Ｇの下部の側壁１１は、誘電率が約４．１、厚さが０．６ｍｍのガラスエポキシ樹脂によって構成されており、リッド５は、誘電率が約４．１であって厚さが約５５μｍ、幅が６ｍｍであり、リッド５と重なる部分の金属層１２〜１２Ｇの等価インピーダンスは１４．１Ωであり、リッド５がない空気に曝される他の部分の等価インピーダンスは１５．１Ωであり、これらの差は１Ωである。インピーダンスの変動を補償するために、金属層１２〜１２Ｇの幅を５．５ｍｍに狭める必要がある。リッド５がセラミックによって構成される場合、リッド５の誘電率が９．５を超えて配線層１２〜１２Ｇのインピーダンスのばらつきが大きくなる。インピーダンスの差が１Ωであっても、配線層１２〜１２Ｇに伝送されるＲＦ信号の特性が劣化する可能性がある。
インピーダンスの変動を補償する１つの手段として、リッド５と重なる配線層１２〜１２Ｇの部分を狭くすることが挙げられる。しかしながら、配線層１２〜１２Ｇの幅が互いに異なる場合、配線層１２〜１２Ｇを接続するボンディングワイヤが半導体チップ３の幅方向の中心に伝送されるＲＦ信号と半導体チップ３の周辺部に供給されるＲＦ信号との間に位相のずれを生じさせる可能性がある。この点を考慮して、幅のずれを補う半導体チップ３が必要となる。従って、配線層１２〜１２Ｇとしては、半導体チップ３と略同一の幅を有することが求められる。
図１４Ａ及び図１４Ｂに示される配線層１２Ｆ，１２Ｇによれば前述した問題を解決することが可能となる。すなわち、配線層１２Ｆ，１２Ｇでは、金属層１２ｄ６，１２ｄ７のリッド５と重なる部分の幅を半導体チップ３の幅と略同一となるように狭くしている。金属層１２ｄ６は複数の開口部１２ｊを有し、金属層１２ｄ７は切り込み１２ｋを有する。図１４Ａに示す配線層１２Ｆは、幅が６ｍｍである金属層１２ｄ６と、幅が０．２５ｍｍである２つの開口部１２ｊとを有し、２つの開口部１２ｋの金属の被覆率は８７．５％となっており、２つの開口部の側方の金属の被覆率は９３．４％である。開口部１２ｊの幅が狭く、開口部１２ｊの数が多い場合、金属被覆率の差が小さくなり、金属層１２ｄ６のエッチングの精度によっては開口部１２ｊの幅の最小値は約０．１ｍｍに抑えられる。
図１４Ｂに示すように、金属層１２ｄ７の両側には幅が０．２５ｍｍである２つの切り込み１２ｋを有し、その中央部の金属被覆率は１００％、側方の金属被覆率は８７．５％である。この金属被覆率の相違により、半導体チップ３の中央部のインピーダンスと、半導体チップ３の周辺部のインピーダンスとは異なっている。このように、半導体チップ３と、半導体チップ３の外側との精密なインピーダンスのマッチングの観点では、図５に示される金属層１２ｄ５の配置が好ましい。
（第４変形例）
図１５は、図３に示される側壁１１の変形例に係る別の半導体装置を示す断面図である。半導体装置１を外部の回路基板５１に組み付ける場合、半導体装置１のＲＦ信号は、外部の回路基板５１に設けられた伝送線路５１ａ、金属層１２ｄ及び入力整合回路４ａを介して半導体チップ３に入力される。図１１Ａに示すように、金属層１２ｄの入力端子は、外部の回路基板５１の伝送線路５１ａが設けられた上面と略水平になっている。しかしながら、外部の回路基板５１の当該上面の高さは、金属層１２ｄの高さと異なる場合がある。また、外部の回路基板５１は、図１５に示すように、可能な限り近くに半導体装置１を組み付けることが求められる場合がある。この場合、配線層１２の曲がり具合が大きくなり、配線層１２の根元部分の損傷を引き起こす可能性がある。変形例に係る側壁１１Ａは、配線層１２に対向する切り欠き１１ｆを有する。切り欠き１１ｆにより配線層１２の曲げを適切にすることが可能となる。すなわち、半導体装置１に対向する端部の伝送線路５１ａは、外部の回路基板５１の端部から例えば０．５ｍｍ程度後退している。切り欠き１１ｆの深さが側壁１１Ａの端部から例えば０．２ｍｍである場合、配線層１２の長さを３０％以上長くすることができる。これにより、配線層１２に付与される応力が緩和され、配線層１２が損傷する可能性を低減させることができる。
（第５変形例）
本実施形態に係る方法では、銀イオン（Ａｇ＋）が半導体チップ３のゲートパッドに引き込まれることを防止するために、溶媒を輝散させた後の焼結型金属ペースト６に樹脂を流し込む。図１６Ａ及び図１６Ｂに示されるように、第５変形例に係る半導体装置１は、側壁１１と金属ベース２の間に介在する銀イオンＡｇ＋が配線層１２の裏側の金属層１２ｅに入り込むことを抑制することが可能である。図１６Ａは側壁１１の裏面を示す図であり、図１６Ｂは図１６ＡのXVIb-XVIb線に沿った断面図である。半導体チップ３のゲートパッドに接続された裏側の金属層１２ｅは負のバイアスとされている。このため、焼結型金属ペースト６に含まれる銀（Ａｇ）は、空気中の水分によって正にイオン化されて裏側の金属層１２ｅに引き寄せられることがあり、その結果、ゲート電極のグランドへの短絡を引き起こす可能性がある。本変形例では、側壁１１の下側の焼結型金属ペースト６にピンホール６ａを形成している。ピンホール６ａには樹脂８ａが塗布され、塗布された樹脂８ａはピンホール６ａを介して空間Ａから外部に漏れ出し、図１６Ｂに示すように、金属ベース２に流れ出て焼結型金属ペースト６を覆う。これにより、焼結型金属ペースト６が空間Ａの外側で樹脂８ａに覆われるため、配線層１２の銀イオン（Ａｇ＋）と裏側の金属層１２ｅとのイオンマイグレーションを効果的に防止することができる。
裏側の金属層１１ｄは、入力リード端子に対応する部分を除いて隙間１１ｅを有していない。すなわち、メッシュ状とされた裏側の金属層１１ｄは、入力リード端子に対応する部分のみに設けられる。図５Ｂに示すように、裏側の金属層１１ｄでは焼結型金属ペースト６が薄くなるので、側壁１１を固定する工程において、金属ベース２と側壁１１との間にスペースを介在する。具体的には、金属ベース２上に焼結型金属ペースト６を塗布した後、基板１０を金属ベース２に載せて、金属ベース２と金属層１１ｄとの間に４０〜６０μｍの隙間を確保することにより、隙間１１ｅに８０〜１００μｍ程度の間隔を形成する。このように、金属ベース２上に焼結型金属ペースト６を介在させて側壁１１を配置すると。焼結型金属ペースト６の熱処理の後にピンホール６ａが隙間１１ｅに効果的に残ることとなる。焼結型金属ペースト６を覆って空間Ａに設けられた樹脂８を流し込むと、ピンホール６ａを通り抜けた樹脂８ａが側壁１１の下方に位置する焼結型金属ペースト６を効果的に覆う。
（第６変形例）
図１７Ａは、半導体装置１を示す平面図であり、図１７Ｂは、図１７ＡのXVIIb-XVIIb線に沿った線断面図である。図１７Ａ及び図１７Ｂに示すように、半導体装置１の金属ベース２は、側壁１１Ｂ及び配線層１２Ｈの横幅よりも短い入力リード端子として機能する２つの上側の金属層１２ｄを結ぶ方向に沿った横幅を有する。入力リード端子として機能する金属層１２ｄと出力リード端子とを結ぶ方向に沿った金属ベース２の幅は、側壁１１Ｂの幅と略同一、又は側壁１１Ｂの幅よりも僅かに大きい。金属ベース２の幅は、配線層１２Ｈ及び側壁１１Ｂの幅と同一、又は当該幅より若干大きい。よって、半導体装置１に組み立てられる外部の回路基板が隣接する半導体装置１及び外部の回路基板を搭載する平面の大きさに相当する。従って、半導体装置１及び外部の回路基板を搭載する装置の平面の大きさを小さくすることができる。
また、側壁１１Ｂ及び配線層１２Ｈの端部から金属ベース２が後退しており、側壁１１Ｂ及び配線層１２Ｈは凹部１２ｎ（１１ｇ）を有する。半導体装置１を組み立てるときに、半導体装置１を組み立てる装置が凹部１２ｎ（１１ｇ）を保持することが可能となる。
本発明の種々の実施形態を説明のために本明細書に記載したが、多くの修正及び変更が可能であることは当業者にとって明らかである。従って、特許請求の範囲には、本発明の精神及び範囲内にある全ての改変及び変更が包含されることが意図される。

Claims (7)

  1. 半導体チップを、焼結型金属ペーストを介して搭載する金属ベースと、
    該金属ベースの外辺に沿って設けられ、該焼結型金属ペーストにより該金属ベースに固定された樹脂製の側壁と、
    該側壁の頂面に固定され、入力パターン、出力パターン、及び該半導体チップにバイアス電圧を供給するバイアスパッドを有する配線層を備え、
    該バイアスパッドと、該入力パターン若しくは該出力パターンとは、該半導体チップが対象とする高周波信号の帯域において、該バイアスパッドと該入力パターン若しくは該出力パターンを隔離する導電体により電気的に接続されている、半導体装置。
  2. 該配線層は０．０５ｍｍ〜０．２ｍｍの厚さを有し、該導電体は該配線層上に形成された線状の金属パターンである、請求項１に記載の半導体装置。
  3. 該バイアスパッドは該配線層上で該入力パターン及び該出力パターンとは電気的に絶縁されており、該導電体は、該バイアスパッドを該半導体チップに接続するボンディングワイヤである、請求項１又は２に記載の半導体装置。
  4. 該金属ベースは更に整合回路を搭載し、該ボンディングワイヤは該整合回路に接続されており、該バイアス電圧が該バイアスパッド及び該整合回路を介して該半導体チップに供給される、請求項３に記載の半導体装置。
  5. 該ボンディングワイヤは、該バイアスパッドと該半導体チップを直接接続している、請求項３に記載の半導体装置。
  6. 該金属ベースは更にバイパスキャパシタを搭載し、該導電体は、該バイパスキャパシタと該半導体チップを接続するボンディングワイヤである、請求項１に記載の半導体装置。
  7. 該入力パターンと該出力パターンは、該半導体チップを挟んで対向しており、
    該バイアスパッドは該入力パターンに隣接して設けられており、該バイパスキャパシタは出力端子に隣接して設けられており、
    該配線層は、更に該バイアスパッドから該出力パターンに隣接する領域まで延び、該領域において該バイパスキャパシタと別のボンディングワイヤにより接続されている配線パターンを有する、請求項６に記載の半導体装置。
JP2019059078A 2017-08-02 2019-03-26 半導体装置 Active JP7119276B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017150035 2017-08-02
JP2017150035 2017-08-02

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2019500609A Division JP6717523B2 (ja) 2017-08-02 2018-08-01 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2019176149A true JP2019176149A (ja) 2019-10-10
JP7119276B2 JP7119276B2 (ja) 2022-08-17

Family

ID=65232923

Family Applications (5)

Application Number Title Priority Date Filing Date
JP2019500609A Active JP6717523B2 (ja) 2017-08-02 2018-08-01 半導体装置の製造方法
JP2019059078A Active JP7119276B2 (ja) 2017-08-02 2019-03-26 半導体装置
JP2019059081A Active JP7081880B2 (ja) 2017-08-02 2019-03-26 半導体装置
JP2019059087A Active JP7103561B2 (ja) 2017-08-02 2019-03-26 半導体装置
JP2019059085A Active JP7119277B2 (ja) 2017-08-02 2019-03-26 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2019500609A Active JP6717523B2 (ja) 2017-08-02 2018-08-01 半導体装置の製造方法

Family Applications After (3)

Application Number Title Priority Date Filing Date
JP2019059081A Active JP7081880B2 (ja) 2017-08-02 2019-03-26 半導体装置
JP2019059087A Active JP7103561B2 (ja) 2017-08-02 2019-03-26 半導体装置
JP2019059085A Active JP7119277B2 (ja) 2017-08-02 2019-03-26 半導体装置

Country Status (4)

Country Link
US (2) US10750621B2 (ja)
JP (5) JP6717523B2 (ja)
CN (1) CN110088893B (ja)
WO (1) WO2019026975A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4247127A1 (en) 2022-03-14 2023-09-20 Sumitomo Electric Industries, Ltd. High-frequency device and doherty amplifier
EP4273926A1 (en) 2022-03-14 2023-11-08 Sumitomo Electric Industries, Ltd. Method of manufacturing high-frequency device

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020065710A1 (ja) * 2018-09-25 2020-04-02 シャープ株式会社 表示装置
JP7207656B2 (ja) * 2019-02-08 2023-01-18 住友電工デバイス・イノベーション株式会社 半導体モジュールの製造方法、及び半導体モジュール
JP7364168B2 (ja) * 2019-02-12 2023-10-18 住友電工デバイス・イノベーション株式会社 半導体モジュール及び半導体デバイス収容体
JP2020150049A (ja) * 2019-03-12 2020-09-17 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
KR102163805B1 (ko) * 2019-05-30 2020-10-07 알에프에이치아이씨 주식회사 반도체 소자 패키지 및 그 제조방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08125464A (ja) * 1994-10-26 1996-05-17 Mitsubishi Electric Corp マイクロ波集積回路
US20010004115A1 (en) * 1999-12-15 2001-06-21 Lars-Anders Olofsson Power transistor module, power amplifier and method in the fabrication thereof
WO2003063246A2 (en) * 2002-01-24 2003-07-31 Koninklijke Philips Electronics N.V. Rf amplifier
JP2003282751A (ja) * 2002-03-20 2003-10-03 Sumitomo Metal Electronics Devices Inc 高周波用パッケージならびに高周波用パワーモジュール基板及びその製造方法
JP2014132651A (ja) * 2012-12-03 2014-07-17 Deiakkusu:Kk マイクロ波電力素子用外囲器、マイクロ波電力素子及びそれらの製造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US595600A (en) * 1897-12-14 Fence-post
JPS5664475A (en) * 1979-08-23 1981-06-01 Unisearch Ltd Solar battery with branching diode
KR100306988B1 (ko) * 1992-10-26 2001-12-15 윌리엄 비. 켐플러 장치패키지
JP3694729B2 (ja) * 1994-04-26 2005-09-14 株式会社 日立製作所 半導体集積回路装置の製造方法
JPH09102519A (ja) * 1995-10-03 1997-04-15 Hitachi Ltd 半導体集積回路装置
JP3566508B2 (ja) * 1997-08-27 2004-09-15 京セラ株式会社 高周波素子収納用パッケージ
JPH11307664A (ja) * 1998-04-23 1999-11-05 Sony Corp 電子パッケージ部品の製造方法とこの製造方法による電子パッケージ部品
JP3547333B2 (ja) * 1999-02-22 2004-07-28 株式会社日立産機システム 電力変換装置
US6261868B1 (en) * 1999-04-02 2001-07-17 Motorola, Inc. Semiconductor component and method for manufacturing the semiconductor component
JP2002289720A (ja) 2001-03-27 2002-10-04 Shimada Phys & Chem Ind Co Ltd 高周波デバイス用パッケージ
JP3803596B2 (ja) * 2002-03-14 2006-08-02 日本電気株式会社 パッケージ型半導体装置
US7842891B2 (en) * 2005-01-21 2010-11-30 Citizen Holdings Co. Ltd. Sealing board and method for producing the same
JP4510095B2 (ja) * 2005-12-26 2010-07-21 シャープ株式会社 固体撮像素子モジュールの製造方法
TWI286375B (en) * 2006-03-24 2007-09-01 Chipmos Technologies Inc Leadless semiconductor package with electroplated layer embedded in encapsulant and the method for fabricating the same
JP4361572B2 (ja) * 2007-02-28 2009-11-11 株式会社新川 ボンディング装置及び方法
JP5119866B2 (ja) * 2007-03-22 2013-01-16 セイコーエプソン株式会社 水晶デバイス及びその封止方法
GB2458972B (en) * 2008-08-05 2010-09-01 Photonstar Led Ltd Thermally optimised led chip-on-board module
KR101642831B1 (ko) * 2009-07-31 2016-07-26 삼성전자주식회사 등화기 및 이를 구비하는 반도체 메모리 장치
JP2011165931A (ja) * 2010-02-10 2011-08-25 Mitsubishi Electric Corp 高周波回路モジュール
JP2012221992A (ja) * 2011-04-04 2012-11-12 Mitsubishi Electric Corp 電子部品パッケージ
JP5948693B2 (ja) * 2012-02-24 2016-07-06 住友電工デバイス・イノベーション株式会社 パッケージ
JP5426730B2 (ja) * 2012-07-03 2014-02-26 日本電信電話株式会社 光モジュール用パッケージ
DE102014105077B4 (de) * 2013-04-18 2024-01-18 Infineon Technologies Austria Ag Verfahren zum Herstellen von Halbleiterbauelementen mit einem Glassubstrat, sowie Halbleiterbauelement
EP3017471B1 (en) * 2013-07-03 2020-03-11 Rosenberger Hochfrequenztechnik GmbH & Co. KG Die package with low electromagnetic interference interconnection
JP6162520B2 (ja) 2013-07-26 2017-07-12 京セラ株式会社 半導体素子収納用パッケージおよびこれを備えた実装構造体
US9666511B2 (en) * 2015-01-15 2017-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation method for a stand alone high voltage laterally-diffused metal-oxide semiconductor (LDMOS) transistor
US9857544B2 (en) * 2015-10-09 2018-01-02 Te Connectivity Nederland B.V. Carrier having ablation-susceptible and ablation-insusceptible materials

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08125464A (ja) * 1994-10-26 1996-05-17 Mitsubishi Electric Corp マイクロ波集積回路
US20010004115A1 (en) * 1999-12-15 2001-06-21 Lars-Anders Olofsson Power transistor module, power amplifier and method in the fabrication thereof
JP2003517211A (ja) * 1999-12-15 2003-05-20 テレフオンアクチーボラゲツト エル エム エリクソン 電力用トランジスタモジュール、電力用増幅器、及びそれらの製造方法（１）
WO2003063246A2 (en) * 2002-01-24 2003-07-31 Koninklijke Philips Electronics N.V. Rf amplifier
JP2003282751A (ja) * 2002-03-20 2003-10-03 Sumitomo Metal Electronics Devices Inc 高周波用パッケージならびに高周波用パワーモジュール基板及びその製造方法
JP2014132651A (ja) * 2012-12-03 2014-07-17 Deiakkusu:Kk マイクロ波電力素子用外囲器、マイクロ波電力素子及びそれらの製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4247127A1 (en) 2022-03-14 2023-09-20 Sumitomo Electric Industries, Ltd. High-frequency device and doherty amplifier
EP4273926A1 (en) 2022-03-14 2023-11-08 Sumitomo Electric Industries, Ltd. Method of manufacturing high-frequency device

Also Published As

Publication number Publication date
JP2019176151A (ja) 2019-10-10
JP7081880B2 (ja) 2022-06-07
WO2019026975A1 (en) 2019-02-07
JP7119277B2 (ja) 2022-08-17
US12082350B2 (en) 2024-09-03
JP6717523B2 (ja) 2020-07-01
US10750621B2 (en) 2020-08-18
JP2019169712A (ja) 2019-10-03
US20200053883A1 (en) 2020-02-13
JP7119276B2 (ja) 2022-08-17
JP2019176150A (ja) 2019-10-10
JP7103561B2 (ja) 2022-07-20
CN110088893A (zh) 2019-08-02
JP2019530202A (ja) 2019-10-17
CN110088893B (zh) 2023-10-03
US20200404794A1 (en) 2020-12-24

Similar Documents

Publication Publication Date Title
JP7081880B2 (ja) 半導体装置
KR100367936B1 (ko) 적층체를구비한고주파집적회로장치
US7268426B2 (en) High-frequency chip packages
JP3013831B2 (ja) Ｍｍｉｃパッケージ
US6158116A (en) Radio frequency module and method for fabricating the radio frequency module
JPH07101724B2 (ja) 金属充填貫通孔を備えるセラミック基板及びその製造方法並びにハイブリッドマイクロ回路及び貫通孔に使用する複合金属
US20110038132A1 (en) Microstructure Apparatus, Manufacturing Method Thereof, and Sealing Substrate
CN110140205B (zh) 半导体装置
US20220108931A1 (en) Semiconductor package, semiconductor device, and method for manufacturing semiconductor device
JP2861956B2 (ja) 高周波デバイスパッケージ及びその製造方法
US20190148278A1 (en) Electronic component mounting substrate, electronic device, and electronic module
US8476755B2 (en) High frequency ceramic package and fabrication method for the same
JP2020129616A (ja) 半導体モジュールの製造方法、及び半導体モジュール
WO2023053228A1 (en) Semiconductor device
JPWO2006001087A1 (ja) 半導体装置
JP2773685B2 (ja) 半導体装置
JPWO2003077317A1 (ja) 集積回路装置及びその製造方法
JP2006165383A (ja) 半導体モジュール及びその製造方法
JP2019169607A (ja) 半導体素子用パッケージおよび半導体装置
JP2009158537A (ja) 半導体素子収納用パッケージ
JP2006041272A (ja) 半導体装置用パッケージ、および半導体装置
JPH02288252A (ja) 半導体装置
JP2006049631A (ja) 半導体装置用パッケージ、および半導体装置

Legal Events

Date Code Title Description
A625 Written request for application examination (by other person)

Free format text: JAPANESE INTERMEDIATE CODE: A625

Effective date: 20210621

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220531

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220607

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220622

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220705

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220714

R150 Certificate of patent or registration of utility model

Ref document number: 7119276

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150