CN110088893B - 组装半导体器件的方法 - Google Patents

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Abstract

公开了一种组装半导体器件的方法。该方法包括以下步骤：在在载体上排列金属基体；将烧结金属糊剂同时涂敷在基体上；将衬底同时设置在烧结金属糊剂上，其中衬底包括对应于基体的侧壁和各基体共用的布线层；以及使烧结金属糊剂中包含的溶剂挥发。

Description

组装半导体器件的方法
技术领域
本发明涉及组装半导体器件的方法，并且涉及由此组装的半导体器件。
背景技术
日本专利申请特开No.JP2011-165931A已经公开了一种电路模块，其设置有第一印刷电路板(PCB)以安装在射频(RF)范围内可操作的电子组件，以及抵靠第一PCB设置的第二PCB。第二PCB设置有凹陷，第一PCB中的各电子组件被嵌入该凹陷中，其中该凹陷被用于形成过孔的壁和形成在其顶面和/或内表面上的导电图案围绕。第一PCB的顶面中和第二PCB的顶面中的导电图案彼此附接并电连接。第二PCB中的凹陷接收各电子组件并彼此电隔离。
另一个日本专利申请特开No.JP2014-132651A已经公开了一种用于在微波频率和更高功率内可操作的电子器件的封装件。其中公开的封装件设置有构架(frame)和金属基体，该构架由陶瓷制成，该金属基体由铜(Cu)、含铜和金刚石的复合物、以及含铝(Al)和金刚石的复合物中的至少一种制成。将引线端子焊接到构架，用金属粉末类型的低温烧结将构架密封地附接到金属基体上。通常可以由金属基体、具有引线端子的陶瓷构架和陶瓷盖子形成用于RF器件的封装件。将陶瓷构架焊接到金属基体上，并且将引线端子焊接到陶瓷构架上。此外，将盖子焊接到陶瓷构架以封闭半导体芯片和各电路组件，每个电路组件气密地安装在金属基体上。用于低噪声和小信号应用的RF器件有时设置有由陶瓷而不是金属基体制成的基体。
然而，由金属基体、陶瓷构架和陶瓷盖子形成的这种用于RF器件的封装件通常显示出较低的成本优点。RF器件的构架(有时伴随盖子)被替换为由树脂(例如玻璃环氧树脂)制成的构架，该RF器件可显示显著的成本优点；但是在其组装过程中留下了问题。也就是说，树脂制成的封装件可以降低材料成本，但是使其组装成本相对高。
发明内容
本发明的一个方面涉及一种组装半导体器件的方法。所述方法包括以下步骤：(a)在载体上排列多个金属基体；将烧结金属糊剂同时涂敷到相应的基体上；(b)将衬底同时设置在烧结金属糊剂上，其中所述衬底包括与所述基体相对应的侧壁和各基体共用的布线层；以及(c)使所述烧结金属糊剂中包含的溶剂挥发。
本发明的一个方面涉及一种同时组装多个半导体器件的方法，所述半导体器件中的每一个包括金属基体、侧壁、布线层和盖子。所述方法包括以下步骤：(a)在载体上排列多个金属基体；(b)将烧结金属糊剂同时涂敷在相应的金属基体上；(c)将包括侧壁和布线层的衬底同时设置在所述烧结金属糊剂上，其中，所述布线层与相应的金属基体连续，但所述侧壁独立于相应的金属基体；以及(d)通过使烧结金属糊剂中包含的溶剂挥发来固化所述烧结金属糊剂。
附图说明
图1示出根据本发明的实施例的半导体器件的透视图；
图2是示出半导体器件的内部的平面图；
图3示出半导体器件的侧截面；
图4A是示出布线层的顶面的平面图，以及图4B是示出布线层的背面的平面图；
图5A是从基体观察的侧壁的底部的平面图，以及图5B示出基体、侧壁和两者之间的烧结金属糊剂的截面；
图6A示出载体和基体的截面，而图6B是以阵列方式安装各基体的载体的平面图；
图7A示出在其上涂敷烧结金属糊剂的基体的截面，以及图7B是以阵列方式设置在载体上的各基体的平面图，其中基体分别在其上涂敷烧结金属糊剂；
图8A示出用烧结金属糊剂固定衬底、半导体芯片和其电路组件的基体的截面，以及图8B是分别安装有半导体芯片、电路组件和通过侧壁的布线层的基体的平面图；
图9示出基体、半导体芯片、电路组件和衬底的截面，其中半导体芯片、电路组件和衬底彼此引线接合并且烧结金属糊剂被覆盖树脂覆盖；
图10A示出通过粘合片组装盖子的半导体器件的截面，以及图10B是组装在相应侧壁上的盖子的平面图，其中盖子用系杆系住；
图11A示出与外部电路板组装的半导体器件的截面，以及图11B放大了设置填充有金属的过孔的布线层；
图12A至图12D示出根据图4A中所示的布线层修改的布线层的平面图；
图13示出同样根据图4A所示的布线层修改的另一个布线层；
图14A和图14B是补偿阻抗的布线层的平面图，其中根据图4A中所示的布线层来修改该布线层；
图15示出与外部电路板组装的半导体器件的截面，其中半导体器件设置有修改的侧壁，该侧壁设置有用于缓和布线层的曲率的底切(undercut)；
图16A示出根据图5A中所示的侧壁修改的侧壁的仰视图，以及图16B示出被安装在基体上的修改的侧壁的截面；和
图17A是同样根据图5A中所示的侧壁修改的侧壁的平面图，以及图17B示出沿图17A中所示的线XVIIb-XVIIb截取的侧壁和基体的截面。
具体实施方式
接下来，将参考附图描述根据本发明的一些实施例。在附图的描述中，彼此相同或相似的数字或符号将表示彼此相同或相似的元件而不重复说明。
图1示出根据本发明的实施例的半导体器件1的透视图；以及图2是示出半导体器件1的内部的平面图。本实施例的半导体器件1包括金属基体2、安装在金属基体2上的半导体芯片3、包括输入匹配单元4a和输出匹配单元4b的各电路组件、盖子5和衬底10。半导体芯片3和各电路组件(4a和4b)也安装在金属基体2上。包括侧壁11和布线层12的衬底10限定空间A，在该空间A中半导体芯片3和各电路组件4安装在金属基体2上。本实施例的半导体器件1设置有可以独立操作的两个半导体芯片3。
金属基体2可以由例如以下材料制成：铜(Cu)、铜和钼的合金(CuMo)、以及另一层铜(Cu)的层叠金属(通常表示为Cu/CuMo/Cu)，铜和金刚石的复合材料(通常表示为Cu-金刚石)，铝和金刚石的复合材料(Al-金刚石)，铜和石墨的复合材料(Cu-石墨)，铝和石墨的复合材料(Al-石墨)，铜和钨的合金(CuW)，铜和钼的合金(CuMo)，以及铜板。在这些材料中，Cu/Mo/Cu的层叠金属、Cu/CuMo/Cu的层叠金属、和Cu板显示出优选的成本优点。
金属基体2具有矩形平面形状，尺寸为10×20mm2，但是其大小或面积对于半导体器件1的类型和应用是可选的。优选地具有0.5mm至1.5mm厚度的金属基体2镀有：厚度分别为3.0微米和1.5微米的金属镍和金(Ni-Au)，相应的厚度分别为3.0微米、0.2微米和0.3微米的金属镍、钯和金(Ni-Pd-Au)，和/或厚度分别为0.1微米和0.1微米的金属钯和金。
衬底10安装在围绕空间A的外围区域上，该外围区域将被称为第二区域。半导体器件1将半导体芯片3和各电路组件4安装在金属基体2的空间A上。输入匹配单元4a、半导体芯片3和输出匹配单元4b按这样的顺序布置在空间A中。半导体芯片3可以设置有由例如硅(Si)、碳化硅(SiC)、氮化镓(GaN)、砷化镓(GaAs)和/或金刚石制成的衬底。半导体芯片3的衬底在其背面中设置有面向金属基体2的背金属。
半导体芯片3可以是一种主要由GaN制成的高电子迁移率晶体管(HEMT)，其中主要由GaN制成的HEMT可以在更高功率下操作。半导体芯片3具有长宽比为1至10的细长平面形状。半导体芯片3的一个示例具有以下尺寸：约0.5毫米的较短边、约8.0毫米的较长边以及50至200微米的厚度。
图3示出半导体器件1的侧截面。如图3所示，半导体芯片3、输入匹配单元4a和输出匹配单元4b安装在金属基体2上，烧结金属糊剂6介于半导体芯片3和金属基体2之间、输入匹配单元4a和金属基体2之间、输出匹配单元4b和金属基体2之间。相应的接合线W将布线层12、输入匹配单元4a、半导体芯片3、输出匹配单元4b和另一布线层12彼此电连接。输入匹配单元4a和输出匹配单元4b可以包括平行板类型的电容器，即裸片电容器。
输入匹配单元4a将在输入引线端子(即，在各布线层12中的一个上的互连件)处观察半导体器件1的阻抗与在半导体芯片3的栅极处观察半导体芯片3的阻抗进行匹配。输出匹配单元4b将在输出引线(即，在另一个布线层12上的互连件)处观察半导体器件1的阻抗与在半导体芯片3的漏极处观察半导体芯片3的阻抗进行匹配；具体地，输出匹配单元4b匹配阻抗，使得半导体器件1可以显示出其输出的最大效率并且显示出设计的频率性能。
金属基体2和半导体芯片3之间、金属基体2和各电路组件4之间、以及金属基体2和衬底10的侧壁11之间设置有烧结金属糊剂6。包含细金属粉末的金属糊剂6可以通过烧结粉末(即，固化其中所含的溶剂)来硬化。烧结金属糊剂6可以将例如银(Ag)、铜(Cu)、镍(Ni)、铝(Al)、钯(Pd)、锌(Zn)及其合金的金属粉末浸泡在溶剂中，该溶剂可以在相对较低的温度150℃至300℃下很容易地挥发。因此，在这样的温度下使涂敷到金属糊剂6上的烧结金属糊剂6暴露，溶剂会挥发，仅留下浓缩的金属粉末。
可以通过在玻璃布内浸渍例如聚苯醚(PPE)、液晶聚合物(LCP)、碳氢化合物陶瓷(HCC)和/或环氧树脂中的至少一种来形成衬底10。衬底10包括侧壁11和位于侧壁11的顶部的布线层12，其中布线层12在其上安装有盖子并在其上设置有互连件12。侧壁11和布线层12通过在两者之间插入预浸料而彼此固定。也可以通过使含有PPE、LCP、聚醚醚酮(PEEK)和环氧树脂中的至少一种的玻璃布凝固而形成盖子5，盖子5具有矩形平面形状，其外围基本上与侧壁11的外围对齐。
侧壁11的厚度优选地为0.2mm至1.0mm，而布线层12的厚度优选地为0.05mm至0.2mm。本实施例的半导体器件1分别为侧壁11和布线层12提供0.5mm和0.1mm的厚度。布线层12在其顶面12a和背面12b两者中设置有互连件，用于输入和提取射频(RF)信号。输入侧的布线层12具有切角，从而将输入布线层12与输出布线层12区分开。
图4A和图4B分别是表示布线层12(确切地说，顶面12a和背面12b)的平面图，而图5A是侧壁11(确切地说，从基体2观察的侧壁11的底面)的平面图，以及图5B示出基体2、侧壁11和其间的烧结金属糊剂6的截面。侧壁11和布线层12分别设置有对应于空间A的开口11c和12c。参考图4A和图4B，布线层12设置有框架12g和中央隔板12h，它们形成了两个开口12c。布线层12的顶面12a在框架12g和中央隔板12h中设置有顶金属图案12d。框架12g和中央隔板12h的部分设置有第一类型的金属图案12d1，而框架12g的与中央隔板12h交叉的其他部分设置有第二类型的顶金属图案12d2，其中前者金属图案12d1被设置为用于将盖子5附接在其上；而后者金属图案12d2用作信号端子。前者金属图案12d1彼此物理隔离。参考图4B，布线层12的背面12b在框架12g外部的区域中设置有对应于顶金属图案12d2的金属图案12e。背面12b中的金属图案12e通过填充有金属的过孔12f与顶面12a中的顶金属图案12d2电连接。
参考图5A，侧壁11包括框架11g和中央隔板11h，它们形成了两个开口11c，其中框架11g、中央隔板11h和开口11c反映布线层12中的框架12g、中央隔板12h和开口12c。框架11g和中央隔板11h还设置有金属图案11d，用于将金属基体2固定到其上。将烧结金属糊剂6涂敷到金属图案11d上。侧壁11中的金属图案11d彼此物理隔离并且与布线层12的顶面12a中的顶金属图案12d电隔离，这可以抑制由于它们之间的热膨胀系数的差异导致的机械应力、翘曲和/或布线层12从侧壁11剥离。
接下来，将描述根据本发明的实施例的组装半导体器件1的方法。本实施例的方法具有以下特征：共同地同时组装多个半导体器件1。首先，如图6A和图6B所示，该方法制备载体21，其中，图6A示出安装有金属基体2的载体21的截面，图6B是示出载体21和金属基体2的平面图，其中，图6A仅放大安装在载体21上的一个基体2，但是，载体21可以以阵列方式安装多个金属基体2，其中图6B中所示的载体21上安装6×4＝24个基体2。载体21可以由金属和/或陶瓷制成，只要载体21可以在该方法随后执行的处理中具有耐热性，这将在后面描述。该方法以阵列方式将基体2安装在载体21上。载体21设置有对准孔21a以对准待安装在载体21上的各部件。对准孔21a中的至少一个具有细长的圆形形状。
接下来，如图7A和图7B所示，该方法针对相应的金属基体2通过丝网印刷同时将烧结金属糊剂6涂敷到金属基体2的各部分上，其中用烧结金属糊剂6涂敷的区域是用于在金属基体2上安装衬底10、半导体芯片3和各电路组件4的那些区域。具体地，首先将掩模放置在以阵列方式布置的金属基体2上，所述掩膜设置有与待涂敷烧结金属糊剂6的区域相对应的开口。掩模设置有与载体21中的对准孔21a对准的孔。将掩模中的孔与载体21中的对准孔21a对准，掩模的位置可以与金属基体2精确地对准。将烧结金属糊剂6通过掩模涂敷到基体2上，并用抹刀、刮板等来平滑所涂敷的糊剂；然后从载体21上移除掩模；如图7B所示，用烧结金属糊剂6同时涂敷各基体2。
同时涂敷不仅可以节省涂敷程序，而且可以使涂敷的金属糊剂6均匀。用烧结金属糊剂6逐一涂敷基体2的传统技术需要例如几十秒钟的单件工时(tact time)。然而，根据本实施例的方法花费大约两秒半的处理时间来涂敷烧结金属糊剂6，这意味着对于24个基体差不多是一分钟(60秒)；也就是说，单件工时差不多变成了传统技术的1/8。
在本实施例中，可以用一种类型的烧结金属糊剂6涂敷半导体芯片3、各电路组件4和衬底10的侧壁11。然而，用于相应组件的烧结金属糊剂6的适当厚度有时会彼此不同。在这种情况下，诸如掩模的附加技术具有与用于半导体芯片3、各电路组件4、侧壁11等的区域相对应的厚度。也就是说，掩模具有与半导体芯片3、组件4、衬底10等相对应的不同深度的相应开口。
然后，该方法将半导体芯片3、各电路组件4和衬底10放置在金属基体2上。将布线层12附接到侧壁11以预先形成衬底10，以将衬底10安装到金属基体2上。如图8B所示，衬底10设置有多个单元，每个单元对应于一个基体2和一个侧壁11(即，一个半导体器件1)，其中各个单元被矩形孔14围绕。另外，衬底10设置有对准孔13和分隔孔14，其中前者孔13与载体21中的对准孔21a对准；同时，后者孔14准备用于分割各个单元。
将衬底10上的孔13与载体21中的对准孔21a对准，具有侧壁11的衬底10可以与金属基体2对准，这也使得衬底10与安装在金属基体2上的半导体芯片3和各电路组件4对准，不会对半导体芯片3和各电路组件4造成损坏。
然后，对包括图8A和图8B中所示的载体21、基体2和衬底10的组件进行热处理以使烧结金属糊剂6中所包含的溶剂挥发。具体地，在200℃下将组件加热约例如两(2)小时，使烧结金属糊剂6中所包含的溶剂完全挥发，仅留下金属，这将半导体芯片3、各电路组件4和衬底10固定到金属基体2上。热处理的条件不限于上述那些并且可以接受那些使溶剂完全挥发但不使剩余金属劣化的条件。
再次参考图5A和图5B，衬底10中的侧壁11在其背面中设置有面对金属基体2的金属图案11d。可以将烧结金属糊剂6的在背金属图案11d之间的间隙11e内的各部分涂敷得厚；而涂敷到背金属图案11d上的烧结金属糊剂6变薄。涂敷较薄的烧结金属糊剂6在金属基体2和侧壁11之间显示出较小的粘合强度；但是涂敷在间隙11e内的烧结金属糊剂6可以补偿强度不足。因为背金属层11d具有几十微米的厚度，具体地，30μm至50μm，所以根据背金属层11d的厚度，涂敷在间隙11e内的烧结金属糊剂6比涂敷到背金属层11d上的烧结金属糊剂6厚至少大于20μm的厚度。
参考图9，该方法在衬底10(确切地说，在布线层12上的顶金属图案12d2)、各电路组件4以及半导体芯片3之间进行引线接合。具体地，接合线W连接顶金属图案12d2和输入匹配电路4a、连接输入匹配电路4a和半导体芯片3、连接半导体芯片3和输出匹配电路4b、以及连接输出匹配电路4b和金属图案12d2。对于组装在载体21上的各个单元独立地进行引线接合。
引线接合的方法通常要求限定用于多个接合线的参考位置。具体地，登记参考位置，可以用一条接合线将两个位置进行引线接合。当如传统方法独立地制备各个金属基体2时，引线接合必须独立地登记各个基体的参考位置。根据本实施例的方法，只针对各个金属基体2限定一个参考位置，并且可以参考各单元共用的参考位置对用于多个单元的多个接合线W进行引线接合。因此，可以简化引线接合的方法并有效地节省单件工时。
在引线接合之后，用树脂膜8覆盖通过热处理固化的烧结金属糊剂6。具体地，滴下树脂以覆盖烧结金属糊剂6，然后在大约150℃下热处理几十分钟以使树脂中所包含的溶剂挥发。因为本半导体器件1具有由例如玻璃环氧树脂等制成的侧壁11，其显示出不阻挡水分侵入空间A。当盖子5也由树脂制成时，水分的入侵被进一步增强。另外，烧结金属糊剂包含银(Ag)，其由于存在水(即，水分)而容易地被电离成正离子(Ag+)，并且半导体芯片3在其栅极中经常被负向偏置。因此，电离的银Ag+可以随着半导体芯片3的一侧蠕变(creeping)而被拉向半导体芯片3的栅极，这最终使栅极短路到地，这在半导体器件和半导体工艺的技术领域中通常被称为Ag迁移。因此，本实施例的半导体器件1用树脂膜8覆盖挥发后的烧结金属糊剂6，如图9所示。树脂膜8可具有几十微米的厚度。
在固化覆盖的树脂8之后，该方法将盖子5附接到相应的单元，其中各单元以阵列方式设置在载体21上并且具有侧壁11，如图10A和图10B所示。如图10B所示，盖子5与系杆(tie bar)22系在一起，系杆22具有与载体21中的对准孔21a对准的孔22a。因此，通过将孔22a与对准孔21a对准，盖子5的每一个可以精确地附接到相应的侧壁11上。
具体地，预先将粘合片7附接在盖子5的底部5a中以附接到衬底10，并且在将孔22a与对准孔21a对准的同时将盖子5放置到衬底10上，当将盖子5推向衬底10时，该方法在150℃下对具有盖子5的各单元进行热处理。将盖子5与基体2和侧壁11结合的盖子5的附接可以封闭空间A，确切地说，一个侧壁11中的两个空间A。最后，沿着线L从系杆22切割支撑盖子5的桥22b，并且从载体21分离金属基体2，该系杆22连接图8B所示的布线层12中设置的各个孔14，可以同时组装图1所示的多个半导体器件1。
根据本发明实施例的形成半导体器件1的方法首先在载体21上以阵列形式设置多个金属基体2，然后通过丝网印刷同时将烧结金属糊剂6涂敷到各金属基体2上。而且，对在其上安装有相应的半导体芯片3、各电路组件4和衬底10的各金属基体2共同地进行热处理以使包含在烧结金属糊剂6中的溶剂挥发。因此，单件工时可以大大缩短。此外，因为半导体器件1可以具有由树脂材料制成的侧壁11(例如，包含玻璃等的环氧树脂)，与侧壁由陶瓷制成的情况相比，这可以有效地降低半导体器件1的材料成本。
第一修改
接下来，将描述在半导体器件1内实现的各组件的一些修改。图11A示出与外部电路板组装在一起的半导体器件1的截面，以及图11B放大了在用金属填充的过孔12f1周围的部分H中的布线层12。图11A中所示的布线层12具有以下特征：过孔12f1没有从背面12b穿通到顶面12a，即，金属图案12d和金属图案12e覆盖过孔12f1。侧壁11外部的部分中的布线层12包括夹在顶金属图案12d和背金属图案12e之间的支撑构件12m，其中支撑构件12m可以由与侧壁11的材料基本相同的材料制成。如图11A所示，将半导体器件1与外部电路板51组装在一起，该外部电路板51上设置有互连件51a。将布线层12与互连件51a焊接在一起，使得背金属图案12d附接到互连件51a。当过孔12f1具有开口时，互连件51a上的熔化的焊料可以经过过孔12f1溢出到顶金属图案12d上。本实施例的布线层12具有由顶金属图案12d和背金属图案12e中的至少一个覆盖的过孔12f1，或者优选地，具有用金属完全填充的过孔12f1。
第二修改
图12A至图12E示出根据图4A中所示的布线层12修改的布线层12A至图12D的平面图，其中修改的布线层12A至12D设置有用于向半导体芯片3提供栅极偏置和漏极偏置的偏置焊盘12d3。
具体地，当安装在半导体器件1内的半导体芯片3具有场效应晶体管(FET)类型时，栅极偏置和漏极偏置对操作半导体芯片3来说是不可避免的。半导体芯片3的源极通过金属基体2直接接地。尽管可以通过用于RF信号的金属图案12d2提供栅极偏置和漏极偏置，但是在半导体器件1外部，额外的电路组件变得有必要。可以通过偏置焊盘12d3和从偏置焊盘12d3到顶金属图案12d2的细长图案12d4向半导体芯片3提供栅极偏置，其中这些金属图案12d2至12d4分别布置在图12A中的上侧。细长图案12d4显示出由半导体芯片3放大的用于RF信号的电感性能。因此，供应给顶金属图案12d2的RF信号可以基本上没有偏置焊盘12d3。也就是说，细长金属图案12d4在RF信号的频率处基本上显示出阻抗，偏置焊盘12d3可以在RF信号的频率周围的频率处与顶金属图案12d2基本隔离。与上述相同的情况可以适用于漏极偏置。可以通过偏置焊盘12d3和细长金属图案12d4向半导体芯片3提供漏极偏置，每个细长金属图案12d4布置在12A的下侧。下侧的偏置焊盘12d3可以与从半导体芯片3输出的RF信号基本隔离，并且被承载在下侧的顶金属图案12d2上。因此，可以在信号线(即，顶金属图案12d2)上未插入任何电路组件的情况下，使半导体芯片3偏置。
图12B示出图4A中所示的布线层12的另一种修改的布置。修改的布线层12B具有如下特征：通过布置在布线层12B的各个拐角中的偏置焊盘12d3提供栅极偏置和漏极偏置，但是通过从偏置焊盘12d3到顶金属图案12d2的接合线WB替代前一种修改中的细长金属图案12d4。接合线WB(可以由金属制成通常是直径约几十微米的金(Au))通常具有几纳亨(nan-henry)的电感，这基本上可以在受制于半导体器件1的频率附近产生阻抗。
图12C示出布线层12C的又一个修改，其具有如下特征：偏置焊盘12d3与输入匹配单元4a和输出匹配单元4b引线接合。因为接合线WB的相应长度比图12B中实现的相应长度更长，并且绕过顶金属图案12d2与匹配单元4a和匹配单元4b直接连接。因此，接合线WB基本上可以在受制于半导体器件1的频率附近的频率处进一步显示出阻抗，并且半导体器件1的外部信号线可以进一步与偏置线隔离。
图12D示出布线层12D的又一个修改，其中布线层12D具有如下特征：从偏置焊盘12d3通过接合线WB绕过顶金属图案12d2和输入匹配单元4a而直接提供半导体芯片3的栅极偏置和漏极偏置。也就是说，半导体芯片3可以设置有与半导体芯片3内的其他栅极焊盘连接的附加栅极焊盘，该附加栅极焊盘与输入匹配单元4a引线接合，并通过接合线WB与偏置焊盘12d3引线接合。半导体芯片3还可以设置有与半导体芯片3内的其他漏极焊盘连接的附加漏极焊盘，该附加漏极焊盘利用接合线WB与偏置焊盘12d3引线接合。根据布线层12D的修改的布置，与图12C中显示的接合线WB相比，接合线WB可以进一步延长并且绕过顶金属图案12d2、匹配单元4a和匹配单元4b而直接与半导体芯片3连接。可以有效地增强顶金属图案12d2(即，信号线)和偏置焊盘12d3之间的隔离。
图13是示出又一修改的布线层12E的平面图。布线层12E具有仅提供用于漏极偏置的偏置焊盘12d3的特征；同时，通过连接到半导体芯片3的栅极的顶金属图案12d2在半导体芯片1的外部提供用于半导体芯片3的栅极偏置。半导体芯片3可以通过偏置焊盘12d3、细长图案12d5和继电器电路4c接收漏极偏置。在盖子5下方在布线层12E上从栅极侧延伸到漏极侧的细长图案12d5通过接合线WB与继电器电路4c引线接合。继电器电路4c可以是具有顶部电极和直接接地到金属基体2的背部电极的裸片电容器，继电器电路4c与设置在半导体芯片3上的栅极焊盘引线接合。因此，继电器电路4c可以作为安装在半导体芯片3附近的旁路电容器工作，这可以稳定漏极偏置。
第三修改
根据本发明的第三修改，图14A和图14B也分别是根据图4A所示的布线层12修改的布线层12F和布线层12G的平面图，其中布线层12F和布线层12G提供用于补偿阻抗变化的功能。也就是说，分别用作用于输入和输出RF信号的引线端子的顶金属层12d6和顶金属层12d7优选地从外端至内端具有基本均匀的阻抗，内端面向并且靠近输入匹配单元4a和输出匹配单元4b。然而，盖子5不可避免地仅覆盖顶金属层12d6和顶金属层12d7的一部分或仅与顶金属层12d6和顶金属层12d7的一部分重叠。这种与盖子5重叠的部分扰乱了顶金属层12d6和顶金属层12d7的阻抗。分别如图14A和图14B所示的布线层12F和布线层12G可以补偿这种阻抗的扰乱或变化。在图14A和图14B中，布线层12F和12G以及未在其中明确示出的侧壁11移除了中央隔板11h和中央隔板12h。
例如，由于盖子5具有与空气不同的介电常数，所以即使盖子5由树脂制成，盖子5也具有大约4.0的介电常数；而空气具有单位介电常数，顶金属层12d6和12d7的与盖子5重叠的部分的阻抗变得与暴露在空气中的其他部分的阻抗不同。例如，当布线层12至12G下方的侧壁11由介电常数约为4.1且厚度为0.6mm的玻璃环氧树脂制成时，盖子5由介电常数也约为4.1的树脂制成，顶金属层12d6和12d7具有约55μm的厚度和6mm的宽度，顶金属层12d6和12d7的与盖子5重叠的部分的等效阻抗变为14.1Ω，而暴露在空气中且不与盖子5重叠的其余部分具有15.1Ω的等效阻抗，其与前者部分的阻抗相差1Ω。为了补偿这种阻抗的变化，必须将顶金属层12d6和12d7变窄至5.5mm。当盖子5由陶瓷制成时，其介电常数超过9.5，顶金属层12d6和12d7的阻抗变化变得更宽。即使只有1Ω的差异也会导致顶金属层12d6和12d7上承载的RF信号的传输特性降低。
用于补偿阻抗变化的一种解决方案是使顶金属层12d6和12d7的与盖子5重叠的部分形成得更窄。然而，顶金属层12d6和12d7必须具有与半导体芯片3的宽度基本相等的宽度，这是因为当两个宽度彼此不同时，连接顶金属层12d6和12d7与半导体芯片3的接合线对于补偿宽度差异来说是必要的，这可能导致提供给中心部分的RF信号和提供给半导体芯片3的周边部分的RF信号之间的相移。因此，需要顶金属层12d6和12d7的宽度基本上等于半导体芯片3的宽度。
图14A和图14B中所示的顶金属层12d6和12d7的布置可以给出上述困境的解决方案。也就是说，顶金属层12d6和12d7的与盖子5重叠的部分的宽度相等地变窄。顶金属层12d6具有多个开口12j，而另一顶金属层12d7具有切口12k。图14A中所示的布线层12F设置有顶金属层12d6，每个顶金属层12d6具有6mm的宽度和宽度为0.25mm的两个开口12j，这意味着两个开口之间的中心部分的金属覆盖率变为87.5％，而侧部分中的金属覆盖率变为93.4％。使开口12j的宽度变窄并增加开口12j的数量，可以减小金属覆盖率之间的差异；但是，由于顶金属图案12d6的蚀刻精度，开口12j的最小宽度被限制为约0.1mm。
图14B所示的另一布线层12G具有两个切口12k，每个切口12k在顶金属层12d7的相应侧中具有0.25mm的宽度，切口12k在其中心部分具有100％的金属覆盖率；而在侧部分具有87.5％的金属覆盖率。金属覆盖率中的这种差异使得从半导体芯片3的中心部分观察的阻抗与通过其周边部分观察的阻抗稍微不同。因此，从半导体芯片3与其外部之间的精确阻抗匹配的观点来看，图5中所示的顶金属层12d5的布置变得更加优选。
第四修改
图15示出显示另一半导体器件的截面，该半导体器件设置有根据图3所示的侧壁11修改的侧壁11A。半导体器件1将与外部电路板51组装在一起，确切地说，将受制于半导体器件1的RF信号通过设置在外部电路板51上的传输线51a、作为输入端子的顶金属层12d和输入匹配单元4a输入到半导体芯片3。顶金属层12d(即，输入端子)通常与设置传输线51a的外部电路板51的顶面齐平，如图11A所示。然而，外部电路板51的顶面有时具有与输入端子12d不同的水平高度。而且，经常要求外部电路板51与半导体器件1尽可能近的组装在一起，如图15所示。在这样的布置中，布线层12被迫陡峭地弯曲，这有时会破坏布线层12的根部。侧壁11A的修改的布置设置有对应于布线层12的根部的底切11f。底切11f使得布线层12能够适度地弯曲。也就是说，互连件51a的面对半导体器件1的一端从外部电路板51的边缘退回例如约0.5mm。当底切11f具有距侧壁11A的边缘例如0.2mm的深度时，布线层12能够弯曲的长度可以扩大30％以上。因此，可以抑制布线层12中引起的应力，并且布线层12可以增强抗破裂的柔韧性。
第五修改
根据本实施例的方法在使烧结金属糊剂6中包含的溶剂挥发之后，将树脂滴在烧结金属糊剂6上，以防止银离子(Ag+)被拉到半导体芯片3的栅极焊盘的迁移。图16A和图16B所示的半导体器件1的第五修改具有可以抑制或防止置于侧壁11和金属基体2之间的银离子Ag+被拉向布线层12的背金属层12e的布置。图16A是示出侧壁11的背面的平面图，图16B示出沿图16A中指示的线XVIb-XVIb截取的截面。因为连接到半导体芯片3的栅极焊盘的背金属层12e被负偏置，所以烧结金属糊剂6中包含的银(Ag)可能被空气中的水分正离子化并且偶尔被拉到背金属层12e，这可能导致栅极与地的短路。本实施例的修改的方法有意地在侧壁11下方的烧结金属糊剂6中形成针孔(pin hole)6a。滴下的树脂8a可以通过针孔6a从空间A泄漏至外部，并且可以在金属基体2上有效覆盖向外渗出的烧结金属糊剂6，如图16B所示。因此，由于即使在空间A的外部,烧结金属糊剂6也被滴下的树脂8a覆盖，因此可以有效地防止银离子(Ag+)与布线层12中的背金属层12e的迁移。
背金属图案11d除了对应于输入引线端子的部分之外没有间隙11e；也就是说，仅在输入引线端子的该部分中设置有网状背金属图案11d。参考图5B，因为烧结金属糊剂6的厚度在背金属图案11d上变薄，所以本修改中的方法在如图8B所示的用于将侧壁11固定到相应金属基体2的过程中，在金属基体2和侧壁11之间使用间隔物。具体地，在将烧结金属糊剂6涂敷到金属基体2上之后，将衬底10放置在金属基体2上，使得在金属基体2和侧壁11中的背金属层11d之间确保40μm至60μm的空间，这意味着在间隙11e中的金属基体2与侧壁11之间留有约80μm至100μm的空间。因此，将衬底10放置在基体上，将烧结金属糊剂6置于其间，间隙11e有效地留下未填充烧结金属糊剂6的部分，该部分在对烧结金属糊剂6进行热处理之后变成针孔6a。将覆盖树脂8滴在空间A中以覆盖烧结金属糊剂6，覆盖的树脂8a可以容易地通过针孔6a渗出并覆盖在侧壁11的下方向外扩散的烧结金属糊剂6。
第六修改
图17A是示出半导体器件1的平面图，图17B示出沿图17A中指示的线XVIIb-XVIIb截取的截面。图17A和图17B中所示的半导体器件1包括如下特征：其金属基体2沿连接两个顶金属层12d的方向具有横向宽度，所述两个顶金属层12d可用作输入引线端子，该横向宽度比侧壁11B和布线层12H的横向宽度短；而金属基体2沿连接输入引线端子12d和输出引线端子的方向的纵向宽度基本上等于或略大于侧壁11B的纵向宽度。因为金属基体2的纵向宽度等于或略大于布线层12H和侧壁11B的纵向宽度，所以与半导体器件1组装在一起的外部电路板紧邻半导体器件1放置，这可以缩小安装有半导体器件1和外部电路板的设备的平面尺寸。
此外，因为金属基体2从侧壁11B和布线层12H的端部退回，并且侧壁11B和布线层12H设置有垂直凹陷12n(11g)，所以当组装半导体器件1的装备将半导体器件1放置在外部电路板旁边时，该装备可以保持凹陷12n(11g)。
虽然本文已经出于说明的目的描述了本发明的特定实施例，但是许多修改和变化对于本领域技术人员而言将变得显而易见。因此，所附权利要求旨在包含落入本发明的真实精神和范围内的所有这些修改和变化。

Claims (11)

1.一种同时组装多个半导体器件的方法，所述多个半导体器件的每一个包括金属基体、侧壁、布线层和盖子，所述方法包括以下步骤：
在载体上排列多个金属基体；
将烧结金属糊剂同时涂敷到各个金属基体上；
将包括所述侧壁和所述布线层的衬底同时设置在所述烧结金属糊剂上，所述布线层与相应的金属基体连续，但所述侧壁独立于相应的金属基体；以及
通过使所述烧结金属糊剂中包含的溶剂挥发来固化所述烧结金属糊剂。
2.根据权利要求1所述的方法，
其中，通过丝网印刷同时对各个金属基体执行涂敷烧结金属糊剂的处理。
3.根据权利要求1所述的方法，
其中，所述衬底设置有孔，并且所述载体设置有另外的孔，以及
其中，设置所述衬底的步骤包括将所述衬底的所述孔与所述载体的所述孔对准的步骤。
4.根据权利要求2所述的方法，
其中，所述衬底设置有孔，并且所述载体设置有另外的孔，以及
其中，设置所述衬底的步骤包括将所述衬底的所述孔与所述载体的所述孔对准的步骤。
5.根据权利要求1所述的方法，
在固化所述烧结金属糊剂之后，进一步包括以下步骤：
通过固化涂敷在各个盖子和相应的金属基体之间的粘合剂，将所述各个盖子附接到所述相应的金属基体，以及
通过划分所述布线层来分离伴随着所述各个盖子的所述相应的金属基体。
6.根据权利要求5所述的方法，
其中，所述盖子共同地包括具有孔的系杆，所述盖子分别包括具有与所述系杆连接的角的矩形平面形状，并且
其中，附接所述盖子的步骤包括将所述系杆中的所述孔与所述载体中的所述孔对准的步骤。
7.根据权利要求3所述的方法，
其中，所述侧壁包括浸渍了聚苯醚(PPE)、液晶聚合物(LCP)和碳氢化合物陶瓷(HCC)中的至少一种的玻璃布。
8.根据权利要求1至7中任一项所述的方法，
其中，所述侧壁分别设置有背部金属图案，在所述背部金属图案之间具有间隙，并且
其中，执行设置所述侧壁的步骤，使得在所述间隙内留下的所述烧结金属糊剂厚，并且在所述背部金属图案上留下的所述烧结金属糊剂薄。
9.根据权利要求1至7中任一项所述的方法，
其中，所述半导体器件分别包括半导体芯片、输入匹配单元和输出匹配单元，并且
其中，将所述烧结金属糊剂涂敷在安装有所述半导体芯片、所述输入匹配单元和所述输出匹配单元的区域中。
10.根据权利要求9所述的方法，
在固化所述烧结金属糊剂的步骤之后，进一步包括以下步骤：
在从用于所述半导体芯片、所述输入匹配单元和所述输出匹配单元的区域向外扩散的部分中用覆盖树脂覆盖所述烧结金属糊剂。
11.根据权利要求1至7中任一项所述的方法，
其中，所述侧壁分别设置有背部金属图案，在所述背部金属图案之间具有间隙，
其中，执行设置所述侧壁的步骤，使得在所述背部金属图案上留下的所述烧结金属糊剂厚，并且在所述间隙内留下针孔，并且
其中，在固化所述烧结金属糊剂的步骤之后，所述方法进一步包括以下步骤：在从用于半导体芯片、输入匹配单元、输出匹配单元的区域向外扩散的部分中以及在从通过所述针孔泄漏的所述侧壁向外扩散的部分中用覆盖树脂覆盖所述烧结金属糊剂。
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