JP2023133677A - 高周波装置およびドハティ増幅装置 - Google Patents

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Abstract

【課題】小型化可能な高周波装置を提供する。【解決手段】高周波装置は、金属ベース１０と、前記金属ベース１０上に搭載された誘電体基板３０と、前記金属ベース１０上に設けられ前記誘電体基板３０を覆い、誘電率が前記誘電体基板３０より小さい絶縁体層と、前記絶縁体層の厚さ方向からみて前記誘電体基板３０と重なり、前記絶縁体層の上面に設けられ、第１マイクロストリップ線路Ｚ１を形成する線路１９ａと、を備える。【選択図】図２

Description

本発明は、高周波装置およびドハティ増幅装置に関する。
金属ベース上に絶縁性枠体が設けられたパッケージにおける金属ベース上に回路素子および半導体チップをフェースアップ実装し、絶縁性枠体上のパターンと半導体チップとをボンディングワイヤを用い電気的に接続する高周波装置が知られている（例えば特許文献１）。
特開２０１９－１７６１４９号公報
特許文献１では、高周波信号がボンディングワイヤを伝送するため高周波特性が劣化する。伝送線路としてマイクロストリップ線路を用いることが考えられるが、線路が大きくなり、高周波装置が大型化してしまう。
本開示は、上記課題に鑑みなされたものであり、小型化可能な高周波装置およびドハティ増幅装置を提供することを目的とする。
本開示の一実施形態は、金属ベースと、前記金属ベース上に搭載された誘電体基板と、前記金属ベース上に設けられ前記誘電体基板を覆い、誘電率が前記誘電体基板より小さい絶縁体層と、前記絶縁体層の厚さ方向からみて前記誘電体基板と重なり、前記絶縁体層の上面に設けられ、第１マイクロストリップ線路を形成する線路と、を備える高周波装置である。
本開示の一実施形態は、高周波信号を分配する分配器と、前記分配器が分配した高周波信号の一方を増幅するメインアンプと、前記分配器が分配した高周波信号の他方を増幅するピークアンプと、前記メインアンプが増幅した高周波信号と前記ピークアンプが増幅した高周波信号とを合成する合成器と、金属ベースと、前記金属ベース上に搭載され、前記メインアンプが形成された第１半導体チップと、前記金属ベース上に搭載され、前記ピークアンプが形成された第２半導体チップと、前記金属ベース上に搭載され、上面に第１導電体パターンが形成され、下面に第２導電体パターンが形成され、前記第１導電体パターンと前記第２導電体パターンとでマイクロストリップ線路を形成する誘電体基板と、前記金属ベース上に設けられ前記第１半導体チップ、前記第２半導体チップおよび前記誘電体基板を覆い、誘電率が前記誘電体基板より小さい絶縁体層と、前記絶縁体層の上面に設けられ、前記第１半導体チップにおける前記メインアンプの出力電極と前記マイクロストリップ線路の第１端とを電気的に接続する第１配線と、前記絶縁体層の上面に設けられ、前記マイクロストリップ線路の第２端と合成器とを電気的に接続する第２配線と、を備えるドハティ増幅装置である。
本開示によれば、小型化可能な高周波装置およびドハティ増幅装置を提供することができる。
図１は、実施例１に係る高周波装置の回路図である。 図２は、実施例１に係る高周波装置の平面図である。 図３は、図２のＡ－Ａ断面図である。 図４は、図２のＢ－Ｂ断面図である。 図５は、比較例１に係る高周波装置の断面図である。 図６は、比較例２に係る高周波装置の断面図である。 図７は、実施例１の変形例１に係る高周波装置の平面図である。 図８は、実施例１の変形例２に係る高周波装置の平面図である。 図９は、実施例２に係る増幅装置のブロック図である。 図１０は、実施例２に係る増幅装置の回路図である。 図１１は、実施例２に係る増幅装置の回路図である。 図１２は、実施例２に係る増幅装置の側面図である。 図１３は、図１２のＡ－Ａ断面図である。 図１４は、実施例２に係る増幅装置の平面図である。 図１５は、図１４のＡ－Ａ断面図である。 図１６は、実施例２における受動素子２０ｃ付近の平面図である。 図１７は、実施例２における受動素子２０ｄ付近の平面図である。 図１８は、実施例２における半導体チップ２２ａ付近の平面図である。 図１９は、図１８のＡ－Ａ断面図である。 図２０は、実施例２における半導体チップ２２ｂ付近の平面図である。 図２１は、実施例２における半導体チップ２２ｃ付近の平面図である。
［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、金属ベースと、前記金属ベース上に搭載された誘電体基板と、前記金属ベース上に設けられ前記誘電体基板を覆い、誘電率が前記誘電体基板より小さい絶縁体層と、前記絶縁体層の厚さ方向からみて前記誘電体基板と重なり、前記絶縁体層の上面に設けられ、第１マイクロストリップ線路を形成する線路と、を備える高周波装置である。これにより、小型化可能な高周波装置を提供することができる。
（２）前記誘電体基板は、上面に設けられた第１導電体パターンを備え、前記線路は前記第１導電体パターンに電気的に接続されることが好ましい。
（３）前記誘電体基板は、下面に設けられ、前記金属ベースと接合する第２導電体パターンを備え、前記第１導電体パターンと前記第２導電体パターンとは第１キャパシタを形成することが好ましい。
（４）前記誘電体基板は、上面に設けられ前記第１導電体パターンと前記上面において分離され、前記第２導電体パターンとで第２キャパシタを形成する第３導電体パターンを備え、前記線路は前記第１導電体パターンと前記第３導電体パターンとを電気的に接続することが好ましい。
（５）前記線路のうち、前記絶縁体層の厚さ方向から見て前記誘電体基板の上面に設けられた導電体パターンと重ならない領域は前記線路の１／２以上であることが好ましい。
（６）前記絶縁体層の厚さ方向からみて前記誘電体基板と重ならず、前記絶縁体層の上面に設けられ、前記金属ベースとで第２マイクロストリップ線路を形成する第２線路を備えることが好ましい。
（７）前記金属ベース上に設けられた半導体チップを備え、前記絶縁体層は前記半導体チップを覆うことが好ましい。
（８）前記絶縁体層上に搭載された電子部品と、前記絶縁体層の上面に設けられ、前記半導体チップと前記電子部品とを接続する配線を備えることが好ましい。
（９）前記金属ベース上に搭載され、増幅器を備える半導体チップを備え、前記絶縁体層は前記半導体チップを覆い、前記誘電体基板は、上面に設けられた第１導電体パターンと、下面に設けられ、前記金属ベースと接合する第２導電体パターンと、を備え、前記第１マイクロストリップ線路と、前記第１導電体パターンと前記第２導電体パターンとで形成されるキャパシタと、は、前記増幅器の入力端子または出力端子に接続された整合回路を形成することが好ましい。
（１０）本開示の一実施形態は、高周波信号を分配する分配器と、前記分配器が分配した高周波信号の一方を増幅するメインアンプと、前記分配器が分配した高周波信号の他方を増幅するピークアンプと、前記メインアンプが増幅した高周波信号と前記ピークアンプが増幅した高周波信号とを合成する合成器と、金属ベースと、前記金属ベース上に搭載され、前記メインアンプが形成された第１半導体チップと、前記金属ベース上に搭載され、前記ピークアンプが形成された第２半導体チップと、前記金属ベース上に搭載され、上面に第１導電体パターンが形成され、下面に第２導電体パターンが形成され、前記第１導電体パターンと前記第２導電体パターンとでマイクロストリップ線路を形成する誘電体基板と、前記金属ベース上に設けられ前記第１半導体チップ、前記第２半導体チップおよび前記誘電体基板を覆い、誘電率が前記誘電体基板より小さい絶縁体層と、前記絶縁体層の上面に設けられ、前記第１半導体チップにおける前記メインアンプの出力電極と前記マイクロストリップ線路の第１端とを電気的に接続する第１配線と、前記絶縁体層の上面に設けられ、前記マイクロストリップ線路の第２端と合成器とを電気的に接続する第２配線と、を備えるドハティ増幅装置である。これにより、小型化可能な高周波装置およびドハティ増幅装置を提供することができる。
［本開示の実施形態の詳細］
本開示の実施形態にかかる高周波装置およびドハティ増幅装置の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
［実施例１］
図１は、実施例１に係る高周波装置の回路図である。図１に示すように、高周波装置１００では、端子Ｔ１とＴ２との間に伝送線路Ｚ１が接続されている。伝送線路Ｚ１の端子Ｔ１側のノードＮ１にキャパシタＣ１０１がシャント接続され、伝送線路Ｚ２の端子Ｔ２側のノードＮ２にキャパシタＣ１０２がシャント接続されている。高周波装置１００はＣＬＣπ型回路として機能する。
図２は、実施例１に係る高周波装置の平面図である。図３は、図２のＡ－Ａ断面図である。図４は、図２のＢ－Ｂ断面図である。図２では、絶縁体層２６を図示せず、金属層３２をクロスハッチングで示している。金属ベース１０の厚さ方向をＺ方向、金属ベース１０の上面の平面方向をＸ方向およびＹ方向とする。図２～図４に示すように、金属ベース１０上に受動素子２０ａが搭載されている。金属ベース１０は例えば銅を主成分とする。受動素子２０ａは、誘電体基板３０、金属層３２および導電体パターン３４を備えている。誘電体基板３０の上面に金属層３２が設けられている。金属層３２は、導電体パターン３３ａおよび３３ｂを形成する。導電体パターン３３ａと３３ｂとは誘電体基板３０の上面において分離されている。誘電体基板３０の下面に導電体パターン３４が設けられている。金属層３２および導電体パターン３４は例えば金層等の金属層である。導電体パターン３４は誘電体基板３０の下面のほぼ全面に設けられている。誘電体基板３０の比誘電率は例えば３～２００であり、絶縁体層１２および２６の比誘電率より高い。導電体パターン３４と金属ベース１０とは接合材３５により接合されている。接合材３５は、例えば銀ペースト等の金属ペーストを焼結した材料である。
金属ベース１０上に受動素子２０ａを覆うように絶縁体層１２が設けられている。絶縁体層１２は例えばエポキシ樹脂等の樹脂層である。誘電体基板３０の厚さはＴ３０であり、Ｚ方向から見て誘電体基板３０と重なる誘電体基板３０上の絶縁体層１２の厚さはＴ１２である。絶縁体層１２を貫通するようにピラー（または貫通電極）１６ａ、１６ｂおよび１６ｃが設けられている。ピラー１６ａは導電体パターン３３ａ上に設けられ、ピラー１６ｂおよび１６ｃは導電体パターン３３ｂ上に設けられている。ピラー１６ａ、１６ｂおよび１６ｃは、例えば銅ピラー等の金属ピラーである。絶縁体層１２上に金属層１８が設けられている。金属層１８は再配線層であり、金属層１８により配線１８ａ、１８ｂおよび線路１９ａが形成される。金属層１８は例えば銅層または金層である。配線１８ａおよび線路１９ａはピラー１６ａを介し導電体パターン３３ａに電気的に接続され、配線１８ｂおよび線路１９ａはピラー１６ｂおよび１６ｃを介し導電体パターン３３ｂに電気的に接続されている。絶縁体層１２上に金属層１８を覆うように絶縁体層２６が設けられている。絶縁体層２６は例えばエポキシ樹脂等の樹脂層である。
誘電体基板３０を挟む導電体パターン３３ａと３４とはキャパシタＣ１０１を形成し、誘電体基板３０を挟む導電体パターン３３ｂと３４とはキャパシタＣ１０２を形成する。金属ベース１０にはグランド電位等の基準電位が供給される。これにより、導電体パターン３４はグランド電位となる。線路１９ａと導電体パターン３４とはマイクロストリップ線路として伝送線路Ｚ１を形成する。以上により、伝送線路Ｚ１の両端にキャパシタＣ１０１およびＣ１０２がシャント接続される。受動素子２０ａに誘電体基板３０を用いることで、キャパシタＣ１０１およびＣ１０３を小型化できる。
［比較例１］
図５は、比較例１に係る高周波装置の断面図である。図５に示すように、比較例１の高周波装置１１０は、金属層１８により形成される線路１９ａは、Ｚ方向からみて受動素子２０ａに重ならない。線路１９ａと金属ベース１０とでマイクロストリップ線路（伝送線路Ｚ１）が形成される。マイクロストリップ線路では、線路１９ａと金属ベース１０との間に設けられる誘電体の誘電率が低くなると、同じ特性インピーダンスを得るための線路幅が大きくなる。また、同じ電気長を得るための物理的な線路長が大きくなる。比較例１では、絶縁体層１２の比誘電率は例えば３～５と低い。これは、絶縁体層１２は受動素子２０ａを覆うように設けるため、樹脂層を用いるためである。このため、比較例１では、伝送線路Ｚ１が大きくなり、高周波装置１１０が大型化する。
［比較例２］
図６は、比較例２に係る高周波装置の断面図である。図６に示すように、比較例２の高周波装置１１２では、線路１９ａは誘電体基板３０の上面に設けられた金属層３２により形成される。線路１９ａと誘電体基板３０の下面に設けられた導電体パターン３４とでマイクロストリップ線路（伝送線路Ｚ１）が形成される。比較例２では、誘電体基板３０の誘電率が高いためマイクロストリップ線路を小さくでき、高周波装置を小型化できる。しかし、誘電体基板３０の比誘電率が例えば４０以上と非常に大きいと、マイクロストリップ線路の特性インピーダンスおよび電気長を制御するために線路１９ａの寸法精度を高くしなければならなくなる。また、誘電損失をα、比例定数をＫ、周波数をｆ、比誘電率をεｒ、誘電正接をｔａｎδとすると、誘電損失αはα＝Ｋ×ｆ×√εｒ×ｔａｎδである。このように、比誘電率の大きな材料は誘電損失が大きくなりやすい。このため、高誘電体を用いた誘電体基板３０では誘電損失が大きくなり誘電体内での電気エネルギーの損失が大きくなる。
実施例１によれば、誘電体基板３０は、金属ベース１０上に搭載されている。絶縁体層１２は、金属ベース１０上に設けられた誘電体基板３０を覆い、誘電率が誘電体基板３０より小さい。線路１９ａ（第１線路）は、絶縁体層１２の厚さ方向からみて誘電体基板３０と重なり、絶縁体層１２の上面に設けられ、伝送線路Ｚ１（第１マイクロストリップ線路）を形成する。これにより、線路１９ａと導電体パターン３４との間に絶縁体層１２と誘電体基板３０が設けられる。よって、絶縁体層１２と誘電体基板３０との複合した層の比誘電率が高くなるこのため、比較例１よりマイクロストリップ線路を短くでき、高周波装置１００を小型化できる。また、比較例２よりマイクロストリップ線路を大きくできるため、線路１９ａの寸法精度が低くてもよい。また、誘電体基板３０による電気エネルギーの損失を小さくできる。
小型化の観点から、誘電体基板３０の誘電率は絶縁体層１２の誘電率の１．５倍以上が好ましく、２倍以上がより好ましく、５倍以上がさらに好ましい。高誘電率の誘電体基板３０は、誘電損失が大きくなる、また製造が難しい。損失の観点から、誘電体基板３０の誘電率は絶縁体層１２の誘電体層の１００倍以下が好ましく、１０倍以下がより好ましく、５倍以下がさらに好ましい。例えば、小型化を優先する場合には、誘電体基板３０の誘電率を絶縁体層１２の誘電率の１０倍～１００倍に設定し、損失を優先する場合には、誘電体基板３０の誘電率を絶縁体層１２の誘電率の１．１倍～１０倍に設定する。
誘電体基板３０の厚さについて、誘電体基板３０の厚さＴ３０が、Ｚ方向から見て誘電体基板３０と重なる誘電体基板３０上における絶縁体層１２の厚さＴ１２に比べ薄すぎると、伝送線路Ｚ１の寸法が大きくなり大型化してしまう。小型化の観点から、誘電体基板３０の厚さＴ３０は、誘電体基板３０上の絶縁体層１２の厚さＴ１２の１／３００倍以上が好ましく、１／１０倍以上がより好ましく、１倍以上がさらに好ましい。誘電体基板３０の厚さＴ３０が誘電体基板３０上の絶縁体層１２の厚さＴ１２に対し厚すぎると、誘電体基板３０の誘電損失が大きくなり、また寸法精度を高くしなければならなくなる。損失この観点から、誘電体基板３０の厚さＴ３０は、誘電体基板３０上の絶縁体層１２の厚さＴ１２の１倍以下が好ましく、１／２倍以下がより好ましく、１／１０倍以下がさらに好ましい。例えば、小型化を優先する場合には、誘電体基板３０の厚さＴ３０を絶縁体層１２の厚さＴ１２の１／１０倍～１０倍に設定し、損失を優先する場合には、誘電体基板３０の厚さＴ３０を絶縁体層１２の厚さＴ１２の１／３００倍～１／１０倍に設定する。
実施例１において、誘電体基板３０は、誘電体基板３０の上面に設けられた導電体パターン３３ａ（第１導電体パターン）を備える。これにより、導電体パターンを用い伝送線路およびキャパシタを形成できる。
線路１９ａは導電体パターン３３ａに電気的に接続される。これにより、導電体パターン３３ａに接続された伝送線路Ｚ１を小型化できる。
誘電体基板３０は、誘電体基板３０の下面に設けられ、金属ベース１０と接合する導電体パターン３４（第２導電体パターン）を備える。導電体パターン３３ａと３４とはキャパシタＣ１０１（第１キャパシタ）を形成する。これにより、キャパシタＣ１０１を小型化でき、かつ伝送線路Ｚ１を小型化できる。
誘電体基板３０は、誘電体基板３０の上面に設けられた導電体パターン３３ｂを備える。導電体パターン３３ａと３３ｂとは誘電体基板３０の上面において分離されている。導電体パターン３３ｂ（第３導電体パターン）は、導電体パターン３４とでキャパシタＣ１０２（第２キャパシタ）を形成する。線路１９ａは導電体パターン３３ａと３３ｂとを電気的に接続する。これにより、ＣＬＣπ型の高周波装置をできる。キャパシタＣ１０１およびＣ１０２は誘電体基板３０により形成されるため、小型化できる。かつ伝送線路Ｚ１を小型化できる。
線路１９ａのうち、Ｚ方向から見て金属層３２と線路１９ａとが重なる領域は誘電体基板３０の影響を受けず、小型化に寄与しにくい。よって、線路１９ａのうち、Ｚ方向から見て誘電体基板３０の上面に設けられた導電体パターンと線路１９ａとが重ならない領域の面積は線路１９ａの総面積の１／２以上であることが好ましく、２／３以上であることがより好ましい。
［実施例１の変形例１］
図７は、実施例１の変形例１に係る高周波装置の平面図である。図７に示すように、実施例１の変形例１の高周波装置１０２では、誘電体基板３０の上面に導電体パターン３３ｈが設けられている。実施例１と同様の金属層１８について、実施例１の変形例１では線路１９ｅが形成されている。線路１９ｅは、導電体パターン３３ｈとは電気的に接続されていない。その他の構成は実施例1と同じであり説明を省略する。実施例１の変形例１のように、線路１９ｅは導電体パターン３３ｈと接続されていなくてもよい。実施例１の変形例１においても、実施例１における線路１９ａと同様に線路１９ｅを小さく実装できるため、高周波装置１０２を小型化できる。
［実施例１の変形例２］
図８は、実施例１の変形例２に係る高周波装置の平面図である。図８に示すように、実施例１の変形例２の高周波装置１０４では、誘電体基板３０の上面の導電体パターン３３ｈと線路１９ｅとはピラー１６ｄにより電気的に接続されている。その他の構成は実施例1と同じであり説明を省略する。実施例１の変形例２のように、導電体パターン３３ｈにより線路１９ｅにキャパシタがシャント接続されていてもよい。
［実施例２］
実施例２は、実施例１の高周波装置を用いた増幅装置の例である。図９は、実施例２に係る増幅装置のブロック図である。図９に示すように、増幅装置１０６は、トランジスタＱ１～Ｑ３を備えている。トランジスタＱ１～Ｑ３は、例えばＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、例えばＧａＮ ＨＥＭＴ（Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）である。トランジスタＱ１はドライバ増幅器であり、トランジスタＱ２およびＱ３はドハティ増幅器のそれぞれメインアンプおよびピークアンプである。
入力端子Ｔｉｎは整合回路６０を介しトランジスタＱ１のゲートＧ１に接続される。整合回路６０は入力端子Ｔｉｎから整合回路６０を見たインピーダンスと整合回路６０からゲートＧ１を見たインピーダンスを整合させる。ゲートＧ１にはバイアス端子Ｔｇ１より整合回路６０を介しゲートバイアス電圧が印加される。トランジスタＱ１のソースＳ１は接地される。トランジスタＱ１のドレインＤ１は整合回路６１を介し分配器６６に接続される。整合回路６１はドレインＤ１から整合回路６１を見たインピーダンスと整合回路６１から分配器６６を見たインピーダンスを整合させる。ドレインＤ１にはバイアス端子Ｔｄ１よりドレインバイアス電圧が印加される。分配器６６は、整合回路６１から出力される高周波信号を２つに分配する。
分配器６６は移相器６８および整合回路６２を介しトランジスタＱ２のゲートＧ２に接続される。移相器６８は、分配器６６が出力する高周波信号の位相をシフトする。整合回路６２は分配器６６から整合回路６２を見たインピーダンスと整合回路６２からゲートＧ２を見たインピーダンスを整合させる。ゲートＧ２にはバイアス端子Ｔｇ２より整合回路６２を介しゲートバイアス電圧が印加される。トランジスタＱ２のソースＳ２は接地される。トランジスタＱ２のドレインＤ２は整合回路６４を介し合成器６７に接続される。整合回路６４は、ドレインＤ２から整合回路６４を見たインピーダンスと整合回路６４から合成器６７を見たインピーダンスを整合させる。ドレインＤ２にはバイアス端子Ｔｄ２よりドレインバイアス電圧が印加される。
分配器６６は移相器６９および整合回路６３を介しトランジスタＱ３のゲートＧ３に接続される。移相器６９は、分配器６６が出力する高周波信号の位相をシフトする。整合回路６３は分配器６６から整合回路６３を見たインピーダンスと整合回路６３からゲートＧ３を見たインピーダンスを整合させる。ゲートＧ３にはバイアス端子Ｔｇ３より整合回路６３を介しゲートバイアス電圧が印加される。トランジスタＱ３のソースＳ３は接地される。トランジスタＱ３のドレインＤ３は整合回路６５を介し合成器６７に接続される。整合回路６５は、ドレインＤ３から整合回路６５を見たインピーダンスと整合回路６５から合成器６７を見たインピーダンスを整合させる。ドレインＤ３にはバイアス端子Ｔｄ３よりドレインバイアス電圧が印加される。
合成器６７は、ドレインＤ２から出力される高周波信号と、ドレインＤ３から出力される高周波信号と、を合成し、出力端子Ｔｏｕｔに出力する。バイアス端子Ｔｇ１～Ｔｇ３およびＴｄ１～Ｔｄ３と各トランジスタＱ１～Ｑ３との間にはバイアス回路が設けられているが図示を省略する。
入力端子Ｔｉｎから入力された高周波信号はトランジスタＱ１により増幅される。トランジスタＱ２、Ｑ３、分配器６６および合成器６７は、ドハティ増幅装置である。分配器６６は増幅された高周波信号を分配しトランジスタＱ２およびＱ３に出力する。トランジスタＱ２はメインアンプであり、分配器６６が分配した高周波信号の一方を増幅する。トランジスタＱ３はピークアンプであり、分配器６６が分配した高周波信号の他方を増幅する。合成器６７は、トランジスタＱ２が増幅した高周波信号とトランジスタＱ３が増幅した高周波信号とを合成し出力端子Ｔｏｕｔに合成された高周波信号を出力する。入力端子Ｔｉｎに入力され、出力端子Ｔｏｕｔから出力される高周波信号は、例えば０．５ＧＨｚ～１００ＧＨｚの信号であり、典型的には０．５Ｇｚ～１０ＧＨｚの信号である。
トランジスタＱ２はＡ級またはＢ級動作し、トランジスタＱ３はＣ級動作する。入力電力が小さいときにはトランジスタＱ２が主に入力信号を増幅する。入力電力が大きくなると、トランジスタＱ２に加え、トランジスタＱ３が入力信号のピークを増幅する。これにより、トランジスタＱ２およびＱ３が入力信号を増幅する。入力電力が小さくトランジスタＱ３が動作しないとき、トランジスタＱ２から合成器６７をみたインピーダンスは出力端子Ｔｏｕｔの負荷Ｒの２倍（２Ｒ、例えば２×５０Ω）である。入力電力が大きくトランジスタＱ３が動作するとき、トランジスタＱ２から合成器６７をみたインピーダンス、並びに、トランジスタＱ３から合成器６７をみたインピーダンスは、各々負荷Ｒ（例えば５０Ω）である。整合回路６２および６４は、トランジスタＱ３が動作しないときに上述のように負荷２ＲにおいてトランジスタＱ２が飽和出力で最適動作するように調整されており、一方、トランジスタＱ３が動作するとき負荷ＲにおいてトランジスタＱ２が飽和出力で最適動作するように調整されている。整合回路６３および６５は、トランジスタＱ３が動作しないとき、合成器６７からトランジスタＱ３をみたインピーダンスがオープンとなるように調整されており、一方、トランジスタＱ３が動作するとき、負荷ＲにおいてトランジスタＱ３が飽和出力で最適動作するように調整されている。このような動作を行うため、整合回路６４には例えば伝送線路により形成されたインピーダンス変換器が用いられる。
図１０および図１１は、実施例２に係る増幅装置の回路図である。図１０は、入力端子ＴｉｎとノードＮｍとの間の回路を主に図示し、図１１は、ノードＮｍと出力端子Ｔｏｕｔとの間の回路を主に図示する。ノードＮｍは図９の分配器６６に含まれる。図１０に示すように、トランジスタＱ１は半導体チップ２２ａに形成されている。入力端子ＴｉｎとトランジスタＱ１のゲートＧ１との間にはキャパシタＣ１がシャント接続され、キャパシタＣ２および受動素子２０ａが直列接続されている。受動素子２０ａは伝送線路Ｚ１とキャパシタＣ１０１およびＣ１０２を備えるＣＬＣπ型回路である。受動素子２０ａは整合回路６０（図９参照）の少なくとも一部を形成する。キャパシタＣ２と受動素子２０ａとの間のノードとバイアス端子Ｔｇ１との間にインダクタＬ１が接続され、インダクタＬ１とバイアス端子Ｔｇ１との間のノードにキャパシタＣ５がシャント接続される。インダクタＬ１およびキャパシタＣ５はバイアス回路の少なくとも一部を形成する。
ドレインＤ１とノードＮｍとの間に、キャパシタＣ８およびＣ９が直列接続されている。キャパシタＣ８とＣ９との間のノードにインダクタＬ４がシャント接続され、ノードＮｍにインダクタＬ５およびキャパシタＣ２３がシャント接続されている。インダクタＬ４、Ｌ５およびキャパシタＣ９は整合回路６１（図９参照）の少なくとも一部を形成する。ドレインＤ１とキャパシタＣ８との間のノードとバイアス端子Ｔｄ１との間にインダクタＬ３が接続され、インダクタＬ３とバイアス端子Ｔｄ１との間のノードにキャパシタＣ６がシャント接続される。インダクタＬ３およびキャパシタＣ６はバイアス回路の少なくとも一部を形成する。
図１１に示すように、トランジスタＱ２およびＱ３はそれぞれ半導体チップ２２ｂおよび２２ｃに形成されている。ノードＮｍは分配器６６（図９参照）の少なくとも一部を形成し、ノードＮｏは合成器６７（図９参照）の少なくとも一部を形成する。ノードＮｍとトランジスタＱ２のゲートＧ２との間にインダクタＬ１１、Ｌ１３、キャパシタＣ３および受動素子２０ｂが直列接続されている。インダクタＬ１１とＬ１３との間のノード、およびインダクタＬ１３とキャパシタＣ３との間のノードにそれぞれキャパシタＣ２４およびＣ３０がシャント接続されている。インダクタＬ１１、Ｌ１３、キャパシタＣ２４およびＣ３０は移相器６８（図９参照）の少なくとも一部を形成する。受動素子２０ｂは伝送線路Ｚ２とキャパシタＣ１０３およびＣ１０４を備えるＣＬＣπ型回路である。受動素子２０ｂは整合回路６２（図９参照）の少なくとも一部を形成する。キャパシタＣ３と受動素子２０ｂとの間のノードとバイアス端子Ｔｇ２との間にインダクタＬ６が接続されている。インダクタＬ６はバイアス回路の少なくとも一部を形成する。ドレインＤ２とノードＮｏとの間に、受動素子２０ｃおよびキャパシタＣ１０が直列接続されている。受動素子２０ｃとキャパシタＣ１０との間のノードにキャパシタＣ１７およびＣ１８がシャント接続されている。受動素子２０ｃは、伝送線路Ｚ５を備え、整合回路６４（図９参照）の少なくとも一部を形成する。
ノードＮｍとトランジスタＱ３のゲートＧ３との間にインダクタＬ１２、キャパシタＣ４、Ｃ７および受動素子２０ｄが直列接続されている。インダクタＬ１２とキャパシタＣ４との間のノード、およびキャパシタＣ４とＣ７との間のノードにそれぞれキャパシタＣ２９およびインダクタＬ１６がシャント接続されている。インダクタＬ１２、Ｌ１６、キャパシタＣ４およびＣ２９は移相器６９（図９参照）の少なくとも一部を形成する。受動素子２０ｄは、並列接続された、伝送線路Ｚ３とキャパシタＣ１０５およびＣ１０６を備えるＣＬＣπ型回路と、伝送線路Ｚ４とキャパシタＣ１０７およびＣ１０８を備えるＣＬＣπ型回路と、を有し、整合回路６３（図９参照）の少なくとも一部を形成する。キャパシタＣ７と受動素子２０ｄとの間のノードとバイアス端子Ｔｇ３との間にインダクタＬ２が接続されている。インダクタＬ２はバイアス回路の少なくとも一部を形成する。ドレインＤ３とノードＮｏとの間に、キャパシタＣ１５が直列接続されている。ドレインＤ３とキャパシタＣ１５との間のノードにキャパシタＣ１１～Ｃ１４がシャント接続されている。ドレインＤ３とキャパシタＣ１１～Ｃ１４は整合回路６５（図９参照）の少なくとも一部を形成する。
図１２は、実施例２に係る増幅装置１０６の側面図である。図１３は、図１２のＡ－Ａ断面図である。図１２および図１３に示すように、増幅装置１０６はリードフレーム１１とリードフレーム１１上に設けられた絶縁体層１２および２６を備えている。リードフレーム１１は金属ベース１０と端子１０ａを備えている。金属ベース１０は、絶縁体層１２の下面から露出する。端子１０ａは絶縁体層１２の下面および側面から露出する。金属ベース１０と端子１０ａとは絶縁体層１２により電気的に分離されている。金属ベース１０にはグランド電位が供給される。端子１０ａは、入力端子Ｔｉｎ、出力端子Ｔｏｕｔ、バイアス端子Ｔｇ１～Ｔｇ３およびＴｄ１～Ｔｄ３に相当する。リードフレーム１１は例えば銅板に銀めっきが施されている。絶縁体層１２および２６は例えばエポキシ樹脂等の樹脂層である。
図１４は、実施例２に係る増幅装置１０６の平面図である。図１５は、図１４のＡ－Ａ断面図である。図１４では、主に金属層１８、貫通電極１４ａ、１４ｂ、ピラー１６、受動素子２０ａ～２０ｄおよび半導体チップ２２ａ～２２ｃを示している。金属層１８をクロスハッチングで示し、金属層１８内に図示された大きい点線円は貫通電極１４ｂを示し、小さい点線円はピラー１６を示し、貫通電極１４ｂとピラー１６との間の大きさの点線円は貫通電極１４ａを示す。図１５は模式図でありＸ方向の寸法は図１４と対応していない。金属ベース１０の厚さ方向をＺ方向、高周波装置の長辺方向をＸ方向、短辺方向をＹ方向とする。
図１５に示すように、金属ベース１０上に受動素子２０ａ～２０ｄおよび半導体チップ２２ａ～２２ｃが搭載されている（図１４参照）。受動素子２０ａ～２０ｄおよび半導体チップ２２ａ～２２ｃと、金属ベース１０との接合には、例えば焼結された銀ペーストを用いる。リードフレーム１１上に受動素子２０ａ～２０ｄおよび半導体チップ２２ａ～２２ｃを覆うように絶縁体層１２が設けられている。絶縁体層１２の上面はほぼ平坦である。絶縁体層１２上に金属層１８が設けられている。金属層１８は、再配線層を形成する。金属層１８は、例えば金層または銅層である。
絶縁体層１２を貫通する貫通電極１４ａおよび１４ｂが設けられている。貫通電極１４ａは金属層１８と金属ベース１０とを電気的に接続し短絡する。貫通電極１４ｂは金属層１８と端子１０ａとを電気的に接続し短絡する。貫通電極１４ａおよび貫通電極１４ｂは例えば金層または銅層である。絶縁体層１２を貫通し金属層１８と受動素子２０ａ～２０ｄおよび半導体チップ２２ａ～２２ｃとを接続するピラー１６が設けられている。ピラー１６は例えば金層または銅層である。絶縁体層１２上に電子部品２４が搭載されている。電子部品２４の電極２５は金属層１８と接合する。電極２５と金属層１８との接合には例えばＳｎＡｇＣｕ等の半田を用いる。電子部品２４は、例えばディスクリート部品であり、チップ抵抗、チップコンデンサおよびチップインダクタである。絶縁体層１２上に電子部品２４を覆うように絶縁体層２６が設けられている。絶縁体層２６は、例えばエポキシ樹脂等の樹脂層である。リードフレーム１１の厚さは例えば２００μｍ、絶縁体層１２の厚さは例えば２００μｍ、絶縁体層２６の厚さは例えば４００μｍである。
図１４に示すように、絶縁体層１２上に金属層１８による再配線層が設けられている。貫通電極１４ｂは、金属層１８を、端子１０ａである入力端子Ｔｉｎ、出力端子Ｔｏｕｔ、バイアス端子Ｔｇ１～Ｔｇ３およびＴｄ１～Ｔｄ３に電気的に接続する。貫通電極１４ａは金属層１８を金属ベース１０に電気的に接続する。貫通電極１４ａにより金属ベース１０に電気的に接続された金属層１８はグランドパターンＧｎｄとなる。金属層１８上にキャパシタ、インダクタおよび抵抗等の電子部品２４が搭載されている。ピラー１６は、金属層１８と、受動素子２０ａ～２０ｄおよび半導体チップ２２ａ～２２ｃの上面に設けられた導電体パターンと、を電気的に接続する。
受動素子２０ａおよび２０ｂは、実施例１の図１～図４において説明した受動素子２０ａである。図１４において、受動素子２０ａの辺のうちＸ方向における－Ｘ側の辺から延伸する配線１８ａはキャパシタＣ２とインダクタＬ１に接続され、受動素子２０ａの辺のうちＸ方向における＋Ｘ側の辺から延伸する配線１８ｂは半導体チップ２２ａに接続される。図１～図４に示したように、受動素子２０ａはキャパシタＣ１０１およびＣ１０２として機能し、受動素子２０ａの上方の線路１９ａは伝送線路Ｚ１として機能する（図１～図４にて示されている導電体パターン３３ａおよび３３ｂは、図１４および図１５では省略され図示されていない）。受動素子２０ｂは、配線１８ａがキャパシタＣ３およびインダクタＬ６に接続され、配線１８ｂは半導体チップ２２ｂに接続される（図１４参照）。受動素子２０ｂは、受動素子２０ａのキャパシタＣ１０１およびＣ１０２と同様に、キャパシタＣ１０３およびＣ１０４として機能し、受動素子２０ｂの上方の情報の線路（図２の線路１９ａに相当する線路）は伝送線路Ｚ２として機能する。受動素子２０ａおよび伝送線路Ｚ１は整合回路６０として機能し、受動素子２０ｂと伝送線路Ｚ２とは整合回路６２として機能する。
図１６は、実施例２における受動素子２０ｃ付近の平面図である。誘電体基板３０上に導電体パターン３３ｃが設けられている（図１４および１５では、導電体パターン３３ｃは省略され図示されていない）。配線１８ｄ～１８ｆは金属層１８により形成される。配線１８ｄは半導体チップ２２ｂに接続され、配線１８ｅはキャパシタＣ１０に接続され、配線１８ｆはキャパシタＣ１７に接続される（図１４参照）。配線１８ｄ～１８ｆは導電体パターン３３ｃに各々ピラー１６を介し電気的に接続されている。導電体パターン３３ｃと誘電体基板３０の下面に設けられた導電体パターン３４（図３、図４参照）とは伝送線路Ｚ３を形成する。伝送線路Ｚ３は、整合回路６４の一部を形成する。受動素子２０ｃの断面構造は図３および図４と同じであり説明を省略する。
図１７は、実施例２における受動素子２０ｄ付近の平面図である。誘電体基板３０上に導電体パターン３３ｄ～３３ｇが設けられている（図１４および１５では、導電体パターン３３ｄ～３３ｇは省略され図示されていない）。金属層１８により線路１９ｃおよび１９ｄが形成されている。配線１８ａはキャパシタＣ７およびインダクタＬ２に接続され、配線１８ｂ１および１８ｂ２は半導体チップ２２ｃに接続される（図１４参照）。線路１９ｃはピラー１６を介し導電体パターン３３ｄと３３ｅとを電気的に接続する。線路１９ｄはピラー１６を介し導電体パターン３３ｆと３３ｇとを電気的に接続する。導電体パターン３３ｄ～３３ｇと誘電体基板３０の下面に設けられた導電体パターン３４（図３および図４参照）は、それぞれキャパシタＣ１０５～Ｃ１０８を形成する。線路１９ｃおよび１９ｄと導電体パターン３４とはそれぞれ伝送線路Ｚ４およびＺ５を形成する。受動素子２０ｄ、線路１９ｃおよび１９ｄは整合回路６３として機能する。受動素子２０ｄの断面構造は図３および図４と同じであり説明を省略する。
図３および図４における、誘電体基板３０の厚さＴ３０と誘電体基板３０上の絶縁体層１２の厚さＴ１２との合計の厚さＴ３０＋Ｔ１２は例えば２００μｍ～２５０μである。絶縁体層１２の比誘電率は例えば３．０～３．５である。小型化を優先する場合、受動素子２０ａ、２０ｂおよび２０ｄにおける誘電体基板３０の比誘電率は例えば１５０であり、誘電体基板３０の厚さＴ３０は例えば１２０μｍである。受動素子２０ｃにおける誘電体基板３０の比誘電率は例えば４０であり、誘電体基板３０の厚さＴ３０は例えば１２０μｍである。損失を優先する場合、受動素子２０ａ～２０ｄにおける誘電体基板３０の比誘電率は例えば５～３０であり、誘電体基板３０の厚さＴ３０は例えば１μｍ～２５μｍである。
図１８は、実施例２における半導体チップ２２ａ付近の平面図である。図１９は、図１８のＡ－Ａ断面図である。図１８および図１９に示すように、半導体チップ２２ａでは、基板３６上に半導体層３７が設けられている。トランジスタＱ１～Ｑ３がＧａＮ ＨＥＭＴの場合、基板３６は例えばＳｉＣ基板、サファイア基板等である。半導体層３７は、ＧａＮチャネル層およびＡｌＧａＮバリア層を含む。半導体層３７の上面に金属層３８が設けられ、基板３６の下面に金属層３９が設けられている。金属層３８は、ゲート電極３８ａおよびドレイン電極３８ｂを形成する（図１４および１５では、導電体パターンとして３８ａおよび３８ｂは省略され図示されていない）。金属層３９は、例えばソース電極に電気的に接続されている。金属層３９は金属ベース１０に接合材３５を介し接合される。接合材３５は例えば焼結された金属ペーストである。配線１８ｂおよび１８ｃはピラー１６を介しゲート電極３８ａおよびドレイン電極３８ｂにそれぞれ電気的に接続されている。配線１８ｂは受動素子２０ａに接続され、配線１８ｃはキャパシタＣ８およびインダクタＬ３に接続される（図１４参照）。
図２０は、実施例２における半導体チップ２２ｂ付近の平面図である。図２０に示すように、半導体チップ２２ｂでは、配線１８ｂおよび１８ｃはピラー１６を介しゲート電極３８ａおよびドレイン電極３８ｂにそれぞれ電気的に接続されている（図１４および１５では、導電体パターンとして３８ａおよび３８ｂは省略され図示されていない）。ソース電極は金属ベース１０に電気的に接続されている。配線１８ｂは受動素子２０ｂに接続され、配線１８ｃは受動素子２０ｃおよびバイアス端子Ｔｄ２に接続される（図１４参照）。半導体チップ２２ｂの断面構造は図１９と同じであり説明を省略する。
図２１は、実施例２における半導体チップ２２ｃ付近の平面図である。図２１に示すように、半導体チップ２２ｃでは、配線１８ｂ１および１８ｂ２はピラー１６を介しゲート電極３８ａに電気的に接続され、配線１８ｃはピラー１６を介しドレイン電極３８ｂに電気的に接続されている（図１４および１５では、導電体パターンとして３８ａおよび３８ｂは省略され図示されていない）。ソース電極は金属ベース１０に電気的に接続されている。配線１８ｂ１および１８ｂ２は受動素子２０ｄに接続され、配線１８ｃはキャパシタＣ１１～Ｃ１５およびバイアス端子Ｔｄ３に接続される（図１４参照）。半導体チップ２２ｃの断面構造は図１９と同じであり説明を省略する。
実施例２では、Ｚ方向からみて誘電体基板３０と重ならず、絶縁体層１２の上面に設けられた線路（第２線路：例えば図１４におけるインダクタＬ１１とキャパシタＣ３との間の線路）は、金属ベース１０とで第２マイクロストリップ線路を形成する。これにより、Ｚ方向からみて誘電体基板３０と重なる第１線路と、誘電体基板３０と重ならない第２線路と、を目的に応じ用いることができる。例えば、大きさを重視する場合にはＺ方向から見て誘電体基板３０と重なる第１線路を用い、損失を重視する場合にはＺ方向からみて誘電体基板３０と重ならない第２線路を用いる。
半導体チップ２２ａ～２２ｃは金属ベース１０上に搭載されている。絶縁体層１２は半導体チップ２２ａ～２２ｃを覆う。これにより、受動素子２０ａ～２０ｄと半導体チップ２２ａ～２２ｃとを、同じ金属ベース１０上に搭載できる。
電子部品２４は、絶縁体層１２上に搭載されている。金属層１８により形成される配線は、絶縁体層１２の上面に設けられ、半導体チップ２２ａ～２２ｃと電子部品２４とを接続する。これにより、電子部品２４を搭載できる。
半導体チップ２２ａ～２２ｃは、増幅器としてトランジスタＱ１～Ｑ３を備える。受動素子２０ａ、２０ｂおよび２０ｄのように、伝送線路Ｚ１、Ｚ２、Ｚ４およびＺ５のマイクロストリップ線路と、キャパシタＣ１０１～Ｃ１０８と、は、トランジスタＱ１～Ｑ３の入力端子または出力端子に接続された整合回路６０、６２および６３を形成する。これにより、整合回路６０、６２および６３を小型化できる。
ドハティ増幅装置におけるメインアンプ（トランジスタＱ２）の整合回路６４には、インピーダンス変換器が用いられる。インピーダンス変換器は伝送線路（例えばマイクロストリップ線路）により形成される。伝送線路の電気長は例えば１／４波長である。インピーダンス変換器を金属層１８と金属ベース１０とのマイクロストリップ線路を用いて形成する場合、絶縁体層１２の比誘電率を３．３および厚さを２００μｍとすると、３．６ＧＨ用の線路の幅および長さは４００μｍおよび１２．８ｍｍとなる。特性インピーダンスを５．４Ωおよび電気長を２８°とすると、線路は短くなるが広くなり、幅および長さは７．２ｍｍおよび３．６ｍｍとなる。このように、インピーダンス変換器が大型化する。
実施例２では、図１４から図１６のように、トランジスタＱ２（メインアンプ）が形成された半導体チップ２２ｂ（第１半導体チップ）とトランジスタＱ３（ピークアンプ）が形成された半導体チップ（第２半導体チップ）とを金属ベース１０上に搭載する。さらに、上面に導電体パターン３３ｃ（第１導電体パターン）が形成され、下面に導電体パターン３４（第２導電体パターン）が形成され、導電体パターン３３ｃと３４とで伝送線路Ｚ３（マイクロストリップ線路）を形成する誘電体基板３０を金属ベース１０上に搭載する。絶縁体層１２は、金属ベース１０上に設けられ半導体チップ２２ｂ、２２ｃおよび誘電体基板３０を覆う。配線１８ｄ（第１配線）は、絶縁体層１２の上面に設けられ、半導体チップ２２ｂにおけるドレイン電極３８ｂ（メインアンプの出力電極）と伝送線路Ｚ３の第１端とを電気的に接続する。配線１８ｅ（第２配線）は、絶縁体層１２の上面に設けられ、伝送線路Ｚ３の第２端と合成器６７とを電気的に接続する。誘電体基板３０の誘電率は絶縁体層１２の誘電率より高いため、伝送線路Ｚ３により形成されるインピーダンス変換器を小型化できる。例えば誘電体基板３０の比誘電率を４０、誘電体基板３０の厚さを１２０μｍとすると、特性インピーダンス及び電気長がそれぞれ５．４Ωおよび２８°の線路を１．１ｍｍ×１．１ｍｍの大きさで実現できる。
小型化を優先する場合には、誘電体基板３０の誘電率は絶縁体層１２の誘電率の１０倍～１００倍が好ましい。損失を優先する場合には、誘電体基板３０の誘電率は絶縁体層１２の誘電率の１．１倍～１０倍が好ましい。
実施例２では、高周波装置として増幅装置を例に説明したが、高周波装置は増幅装置以外でもよい。増幅装置として、ドハティ増幅装置を例に説明したが、ドハティ増幅装置以外の増幅装置でもよい。高周波装置が、４つの受動素子２０ａ～２０ｄと３つの半導体チップ２２ａ～２２ｃを備える例を説明したが、高周波装置は、１または複数の受動素子を備えればよく、１または複数の半導体チップを備えればよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１０ 金属ベース
１０ａ 端子
１１ リードフレーム
１２、２６ 絶縁体層
１４ａ、１４ｂ 貫通電極
１６ ピラー
１８、３２、３８、３９ 金属層
１８ａ～１８ｃ、１８ｆ 配線
１８ｄ 配線（第１配線）
１８ｅ 配線（第２配線）
１９ａ、１９ｃ～１９ｅ 線路
２０ａ～２２ｄ 受動素子
２２ａ～２２ｃ 半導体チップ
２４ 電子部品
２５ 電極
３０ 誘電体基板
３３ａ 導電体パターン（第１導電体パターン）
３３ｂ 導電体パターン（第３導電体パターン）
３４ 導電体パターン（第２導電体パターン）
３３ｃ～３３ｇ 導電体パターン
３６ 基板
３７ 半導体層
３８ａ ゲート電極
３８ｂ ドレイン電極
６０～６５ 整合回路
６６ 分配器
６７ 合成器
６８、６９ 移相器
１００、１０２、１０４、１１０、１１２ 高周波装置
１０６ 増幅装置
Ｃ１０１ キャパシタ（第１キャパシタ）
Ｃ１０２ キャパシタ（第２キャパシタ）
Ｚ１、Ｚ３ 伝送線路（マイクロストリップ線路）
Ｑ２ トランジスタ（メインアンプ）
Ｑ３ トランジスタ（ピークアンプ）
［実施例１］
図１は、実施例１に係る高周波装置の回路図である。図１に示すように、高周波装置１００では、端子Ｔ１とＴ２との間に伝送線路Ｚ１が接続されている。伝送線路Ｚ１の端子Ｔ１側のノードＮ１にキャパシタＣ１０１がシャント接続され、伝送線路Ｚ１の端子Ｔ２側のノードＮ２にキャパシタＣ１０２がシャント接続されている。高周波装置１００はＣＬＣπ型回路として機能する。
誘電体基板３０を挟む導電体パターン３３ａと３４とはキャパシタＣ１０１を形成し、誘電体基板３０を挟む導電体パターン３３ｂと３４とはキャパシタＣ１０２を形成する。金属ベース１０にはグランド電位等の基準電位が供給される。これにより、導電体パターン３４はグランド電位となる。線路１９ａと導電体パターン３４とはマイクロストリップ線路として伝送線路Ｚ１を形成する。以上により、伝送線路Ｚ１の両端にキャパシタＣ１０１およびＣ１０２がシャント接続される。受動素子２０ａに誘電体基板３０を用いることで、キャパシタＣ１０１およびＣ１０２を小型化できる。
誘電体基板３０の厚さについて、誘電体基板３０の厚さＴ３０が、Ｚ方向から見て誘電体基板３０と重なる誘電体基板３０上における絶縁体層１２の厚さＴ１２に比べ薄すぎると、伝送線路Ｚ１の寸法が大きくなり大型化してしまう。小型化の観点から、誘電体基板３０の厚さＴ３０は、誘電体基板３０上の絶縁体層１２の厚さＴ１２の１／３００倍以上が好ましく、１／１０倍以上がより好ましく、１倍以上がさらに好ましい。誘電体基板３０の厚さＴ３０が誘電体基板３０上の絶縁体層１２の厚さＴ１２に対し厚すぎると、誘電体基板３０の誘電損失が大きくなり、また寸法精度を高くしなければならなくなる。損失の観点から、誘電体基板３０の厚さＴ３０は、誘電体基板３０上の絶縁体層１２の厚さＴ１２の１倍以下が好ましく、１／２倍以下がより好ましく、１／１０倍以下がさらに好ましい。例えば、小型化を優先する場合には、誘電体基板３０の厚さＴ３０を絶縁体層１２の厚さＴ１２の１／１０倍～１０倍に設定し、損失を優先する場合には、誘電体基板３０の厚さＴ３０を絶縁体層１２の厚さＴ１２の１／３００倍～１／１０倍に設定する。
入力端子Ｔｉｎから入力された高周波信号はトランジスタＱ１により増幅される。トランジスタＱ２、Ｑ３、分配器６６および合成器６７は、ドハティ増幅装置である。分配器６６は増幅された高周波信号を分配しトランジスタＱ２およびＱ３に出力する。トランジスタＱ２はメインアンプであり、分配器６６が分配した高周波信号の一方を増幅する。トランジスタＱ３はピークアンプであり、分配器６６が分配した高周波信号の他方を増幅する。合成器６７は、トランジスタＱ２が増幅した高周波信号とトランジスタＱ３が増幅した高周波信号とを合成し出力端子Ｔｏｕｔに合成された高周波信号を出力する。入力端子Ｔｉｎに入力され、出力端子Ｔｏｕｔから出力される高周波信号は、例えば０．５ＧＨｚ～１００ＧＨｚの信号であり、典型的には０．５ＧＨｚ～１０ＧＨｚの信号である。
受動素子２０ａおよび２０ｂは、実施例１の図１～図４において説明した受動素子２０ａである。図１４において、受動素子２０ａの辺のうちＹ方向における－Ｙ側の辺から延伸する配線１８ａはキャパシタＣ２とインダクタＬ１に接続され、受動素子２０ａの辺のうちＹ方向における＋Ｙ側の辺から延伸する配線１８ｂは半導体チップ２２ａに接続される。図１～図４に示したように、受動素子２０ａはキャパシタＣ１０１およびＣ１０２として機能し、受動素子２０ａの上方の線路１９ａは伝送線路Ｚ１として機能する（図１～図４にて示されている導電体パターン３３ａおよび３３ｂは、図１４および図１５では省略され図示されていない）。受動素子２０ｂは、配線１８ａがキャパシタＣ３およびインダクタＬ６に接続され、配線１８ｂは半導体チップ２２ｂに接続される（図１４参照）。受動素子２０ｂは、受動素子２０ａのキャパシタＣ１０１およびＣ１０２と同様に、キャパシタＣ１０３およびＣ１０４として機能し、受動素子２０ｂの上方の線路（図２の線路１９ａに相当する線路）は伝送線路Ｚ２として機能する。受動素子２０ａおよび伝送線路Ｚ１は整合回路６０として機能し、受動素子２０ｂと伝送線路Ｚ２とは整合回路６２として機能する。
図１６は、実施例２における受動素子２０ｃ付近の平面図である。誘電体基板３０上に導電体パターン３３ｃが設けられている（図１４および１５では、導電体パターン３３ｃは省略され図示されていない）。配線１８ｄ～１８ｆは金属層１８により形成される。配線１８ｄは半導体チップ２２ｂに接続され、配線１８ｅはキャパシタＣ１０に接続され、配線１８ｆはキャパシタＣ１７に接続される（図１４参照）。配線１８ｄ～１８ｆは導電体パターン３３ｃに各々ピラー１６を介し電気的に接続されている。導電体パターン３３ｃと誘電体基板３０の下面に設けられた導電体パターン３４（図３、図４参照）とは伝送線路Ｚ５を形成する。伝送線路Ｚ５は、整合回路６４の一部を形成する。受動素子２０ｃの断面構造は図３および図４と同じであり説明を省略する。
図１７は、実施例２における受動素子２０ｄ付近の平面図である。誘電体基板３０上に導電体パターン３３ｄ～３３ｇが設けられている（図１４および１５では、導電体パターン３３ｄ～３３ｇは省略され図示されていない）。金属層１８により線路１９ｃおよび１９ｄが形成されている。配線１８ａはキャパシタＣ７およびインダクタＬ２に接続され、配線１８ｂ１および１８ｂ２は半導体チップ２２ｃに接続される（図１４参照）。線路１９ｃはピラー１６を介し導電体パターン３３ｄと３３ｅとを電気的に接続する。線路１９ｄはピラー１６を介し導電体パターン３３ｆと３３ｇとを電気的に接続する。導電体パターン３３ｄ～３３ｇと誘電体基板３０の下面に設けられた導電体パターン３４（図３および図４参照）は、それぞれキャパシタＣ１０５～Ｃ１０８を形成する。線路１９ｃおよび１９ｄと導電体パターン３４とはそれぞれ伝送線路Ｚ３およびＺ４を形成する。受動素子２０ｄ、線路１９ｃおよび１９ｄは整合回路６３として機能する。受動素子２０ｄの断面構造は図３および図４と同じであり説明を省略する。
図３および図４における、誘電体基板３０の厚さＴ３０と誘電体基板３０上の絶縁体層１２の厚さＴ１２との合計の厚さＴ３０＋Ｔ１２は例えば２００μｍ～２５０μｍである。絶縁体層１２の比誘電率は例えば３．０～３．５である。小型化を優先する場合、受動素子２０ａ、２０ｂおよび２０ｄにおける誘電体基板３０の比誘電率は例えば１５０であり、誘電体基板３０の厚さＴ３０は例えば１２０μｍである。受動素子２０ｃにおける誘電体基板３０の比誘電率は例えば４０であり、誘電体基板３０の厚さＴ３０は例えば１２０μｍである。損失を優先する場合、受動素子２０ａ～２０ｄにおける誘電体基板３０の比誘電率は例えば５～３０であり、誘電体基板３０の厚さＴ３０は例えば１μｍ～２５μｍである。
半導体チップ２２ａ～２２ｃは、増幅器としてトランジスタＱ１～Ｑ３を備える。受動素子２０ａ、２０ｂおよび２０ｄのように、伝送線路Ｚ１、Ｚ２、Ｚ３およびＺ４のマイクロストリップ線路と、キャパシタＣ１０１～Ｃ１０８と、は、トランジスタＱ１～Ｑ３の入力端子または出力端子に接続された整合回路６０、６２および６３を形成する。これにより、整合回路６０、６２および６３を小型化できる。
実施例２では、図１４から図１６のように、トランジスタＱ２（メインアンプ）が形成された半導体チップ２２ｂ（第１半導体チップ）とトランジスタＱ３（ピークアンプ）が形成された半導体チップ２２ｃ（第２半導体チップ）とを金属ベース１０上に搭載する。さらに、上面に導電体パターン３３ｃ（第１導電体パターン）が形成され、下面に導電体パターン３４（第２導電体パターン）が形成され、導電体パターン３３ｃと３４とで伝送線路Ｚ５（マイクロストリップ線路）を形成する誘電体基板３０を金属ベース１０上に搭載する。絶縁体層１２は、金属ベース１０上に設けられ半導体チップ２２ｂ、２２ｃおよび誘電体基板３０を覆う。配線１８ｄ（第１配線）は、絶縁体層１２の上面に設けられ、半導体チップ２２ｂにおけるドレイン電極３８ｂ（メインアンプの出力電極）と伝送線路Ｚ５の第１端とを電気的に接続する。配線１８ｅ（第２配線）は、絶縁体層１２の上面に設けられ、伝送線路Ｚ５の第２端と合成器６７とを電気的に接続する。誘電体基板３０の誘電率は絶縁体層１２の誘電率より高いため、伝送線路Ｚ５により形成されるインピーダンス変換器を小型化できる。例えば誘電体基板３０の比誘電率を４０、誘電体基板３０の厚さを１２０μｍとすると、特性インピーダンス及び電気長がそれぞれ５．４Ωおよび２８°の線路を１．１ｍｍ×１．１ｍｍの大きさで実現できる。

Claims (10)

  1. 金属ベースと、
    前記金属ベース上に搭載された誘電体基板と、
    前記金属ベース上に設けられ前記誘電体基板を覆い、誘電率が前記誘電体基板より小さい絶縁体層と、
    前記絶縁体層の厚さ方向からみて前記誘電体基板と重なり、前記絶縁体層の上面に設けられ、第１マイクロストリップ線路を形成する線路と、
    を備える高周波装置。
  2. 前記誘電体基板は、上面に設けられた第１導電体パターンを備え、
    前記線路は前記第１導電体パターンに電気的に接続される請求項１に記載の高周波装置。
  3. 前記誘電体基板は、下面に設けられ、前記金属ベースと接合する第２導電体パターンを備え、
    前記第１導電体パターンと前記第２導電体パターンとは第１キャパシタを形成する請求項２に記載の高周波装置。
  4. 前記誘電体基板は、上面に設けられ前記第１導電体パターンと前記上面において分離され、前記第２導電体パターンとで第２キャパシタを形成する第３導電体パターンを備え、
    前記線路は前記第１導電体パターンと前記第３導電体パターンとを電気的に接続する請求項３に記載の高周波装置。
  5. 前記線路のうち、前記絶縁体層の厚さ方向から見て前記誘電体基板の上面に設けられた導電体パターンと重ならない領域は前記線路の１／２以上である請求項１から請求項４のいずれか一項に記載の高周波装置。
  6. 前記絶縁体層の厚さ方向からみて前記誘電体基板と重ならず、前記絶縁体層の上面に設けられ、前記金属ベースとで第２マイクロストリップ線路を形成する第２線路を備える請求項１から請求項５のいずれか一項に記載の高周波装置。
  7. 前記金属ベース上に設けられた半導体チップを備え、
    前記絶縁体層は前記半導体チップを覆う請求項１から請求項６のいずれか一項に記載の高周波装置。
  8. 前記絶縁体層上に搭載された電子部品と、
    前記絶縁体層の上面に設けられ、前記半導体チップと前記電子部品とを接続する配線を備える請求項７に記載の高周波装置。
  9. 前記金属ベース上に搭載され、増幅器を備える半導体チップを備え、
    前記絶縁体層は前記半導体チップを覆い、
    前記誘電体基板は、上面に設けられた第１導電体パターンと、下面に設けられ、前記金属ベースと接合する第２導電体パターンと、を備え、
    前記第１マイクロストリップ線路と、前記第１導電体パターンと前記第２導電体パターンとで形成されるキャパシタと、は、前記増幅器の入力端子または出力端子に接続された整合回路を形成する請求項１に記載の高周波装置。
  10. 高周波信号を分配する分配器と、
    前記分配器が分配した高周波信号の一方を増幅するメインアンプと、
    前記分配器が分配した高周波信号の他方を増幅するピークアンプと、
    前記メインアンプが増幅した高周波信号と前記ピークアンプが増幅した高周波信号とを合成する合成器と、
    金属ベースと、
    前記金属ベース上に搭載され、前記メインアンプが形成された第１半導体チップと、
    前記金属ベース上に搭載され、前記ピークアンプが形成された第２半導体チップと、
    前記金属ベース上に搭載され、上面に第１導電体パターンが形成され、下面に第２導電体パターンが形成され、前記第１導電体パターンと前記第２導電体パターンとでマイクロストリップ線路を形成する誘電体基板と、
    前記金属ベース上に設けられ前記第１半導体チップ、前記第２半導体チップおよび前記誘電体基板を覆い、誘電率が前記誘電体基板より小さい絶縁体層と、
    前記絶縁体層の上面に設けられ、前記第１半導体チップにおける前記メインアンプの出力電極と前記マイクロストリップ線路の第１端とを電気的に接続する第１配線と、
    前記絶縁体層の上面に設けられ、前記マイクロストリップ線路の第２端と合成器とを電気的に接続する第２配線と、
    を備えるドハティ増幅装置。
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